JPS6081941A - フレ−ム同期クロツクパルス発生回路 - Google Patents
フレ−ム同期クロツクパルス発生回路Info
- Publication number
- JPS6081941A JPS6081941A JP58191441A JP19144183A JPS6081941A JP S6081941 A JPS6081941 A JP S6081941A JP 58191441 A JP58191441 A JP 58191441A JP 19144183 A JP19144183 A JP 19144183A JP S6081941 A JPS6081941 A JP S6081941A
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- JP
- Japan
- Prior art keywords
- output
- clock
- oscillator
- frame
- frequency divider
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は同期通信装置において，時分割多重信号を多重
分離するとき使用されるフレーム・クロツクに同期した
フレーム同期クロツクパルスを発生する発生回路に関す
る。
分離するとき使用されるフレーム・クロツクに同期した
フレーム同期クロツクパルスを発生する発生回路に関す
る。
例えば３・１図に示す如く，送信装［１と受信装置２を
有する同期通信装置において，通信データＤが時分割多
重されている場合，フレームクロツクＦＣに同期して多
重分離し，またこのフレーム・クアックＦＣに同期した
フレーム同期クロック・バルスＦＳＯにより通信データ
Ｄｉサンプリングして同期伝達を行なう。このとき同期
通信装置の受信装１１２ではその内部に持っているクロ
ックパルス発生器を．時分割多重さｎた信号に含まれる
フレームクロツクＦＣに同期させる必要がある。
有する同期通信装置において，通信データＤが時分割多
重されている場合，フレームクロツクＦＣに同期して多
重分離し，またこのフレーム・クアックＦＣに同期した
フレーム同期クロック・バルスＦＳＯにより通信データ
Ｄｉサンプリングして同期伝達を行なう。このとき同期
通信装置の受信装１１２ではその内部に持っているクロ
ックパルス発生器を．時分割多重さｎた信号に含まれる
フレームクロツクＦＣに同期させる必要がある。
このため，従米はＰＬＬを使用して同期化を行っていた
が，ＰＬＬは多数のＩＣを必要とし，スペース的にも経
済的にも問題があった。
が，ＰＬＬは多数のＩＣを必要とし，スペース的にも経
済的にも問題があった。
もしこの同期化を簡単な回路で実現するため．オ２図に
示す如く，発振器４の出力ｆＣを分周器３で分周して，
フレームクロツクＦＣでリセットをかけ同期化すること
も考えられるが．オ３図仲》に示す如（，発振器４の出
力ｆＣの位相がフレームクロツクＦＣの位相とづれがあ
るとき，オ・３図ｅ）に示ず如〈．分周器３の出力ｆＯ
に狭幅のパルス信号がｕｉ力されていわゆるヒゲが発生
することになシ，装ｔｉｔの他の部分に悪影響を生ずる
原因となる。
示す如く，発振器４の出力ｆＣを分周器３で分周して，
フレームクロツクＦＣでリセットをかけ同期化すること
も考えられるが．オ３図仲》に示す如（，発振器４の出
力ｆＣの位相がフレームクロツクＦＣの位相とづれがあ
るとき，オ・３図ｅ）に示ず如〈．分周器３の出力ｆＯ
に狭幅のパルス信号がｕｉ力されていわゆるヒゲが発生
することになシ，装ｔｉｔの他の部分に悪影響を生ずる
原因となる。
本発明の目的はこのような問題点を改岩した．Ｔ’ＬＬ
ｋｋＪｌ４ずることなくフレームクロックＦＯｋｍ同Ｉ
Ｊｔ，たフレーム同期クロツク・パルスヲ得ルことがで
きるフレーム同期クロツクパルス発生回賂ヲ提供するこ
とである。
ｋｋＪｌ４ずることなくフレームクロックＦＯｋｍ同Ｉ
Ｊｔ，たフレーム同期クロツク・パルスヲ得ルことがで
きるフレーム同期クロツクパルス発生回賂ヲ提供するこ
とである。
この目的を達成するために本発明のフレーム同ル」クロ
ックパルス発生回路では，時分割多重ざれＩＣ信号を多
貫分離して同期通１ｇを行う同期通信装１ｈにおいて．
所望の周波数のル倍の周波数で発振する発振器と，この
発振器の周波数を１／に分局しフレーム・クロツクによ
り初期化される分局部と．該分周部の出力パルスを計数
してフレーム内に必要なクロツクパルス数に対応ずる数
となった時にこの分周部を停止させる計数部を備えたこ
とを特徴とする。
ックパルス発生回路では，時分割多重ざれＩＣ信号を多
貫分離して同期通１ｇを行う同期通信装１ｈにおいて．
所望の周波数のル倍の周波数で発振する発振器と，この
発振器の周波数を１／に分局しフレーム・クロツクによ
り初期化される分局部と．該分周部の出力パルスを計数
してフレーム内に必要なクロツクパルス数に対応ずる数
となった時にこの分周部を停止させる計数部を備えたこ
とを特徴とする。
本発明を一実施例構成にもとづき峰述するに先立ちその
概略をオ４図およびオ６図にもとづき説明する。
概略をオ４図およびオ６図にもとづき説明する。
受信装置側に発振器ＩＯを設けこれを分周器ｌ１にて１
／／；Ｌに分周してフレーム同期クロツクパルスと同一
周波数のクロツクを発生する。このとき発振器１０の出
力を同期微分器１３に出力し，フレームクロツクＦＯと
同期微分をとり．得られた出力信号０１を分周器ｌ１に
印加してこの出力信号Ｇ１にて分周器１１の動作を開始
させる。
／／；Ｌに分周してフレーム同期クロツクパルスと同一
周波数のクロツクを発生する。このとき発振器１０の出
力を同期微分器１３に出力し，フレームクロツクＦＯと
同期微分をとり．得られた出力信号０１を分周器ｌ１に
印加してこの出力信号Ｇ１にて分周器１１の動作を開始
させる。
フレームクロツクＦＯがオ６図（イ）の状態にあシ発振
器ｌＯの出力が同（口）に示す如〈征相同期していなく
とも，後述詳述する同期微分器ｌ３のフリツブフロッグ
Ｆ’ｌｌＦ２によル同（ホ）の如き，フレームクロツク
ＦＣにほぼ同期し発振器１０の出力に同期した出力信号
Ｇｌが得られる。この信号により分周器ｌ１を起動制御
し．フレームクロックＦＣ間に存在する既知のデータ数
７だけフレーム同期クロックパルスが分周器１１から出
カしたとき計数器１２が分周器１１を停止させ，再び同
期微分器１３の出力信号Ｇ’ｌにょシ分周器１１を起動
させるようにすれば．発振器１ｏの発振周波数がフレー
ム同期クロツク・パルスの周波数よりはるかに大なので
，フレームクロックＦＣと分周器１１から出力されるフ
レーム同期クロックパルスの位相差は常時修正されてそ
の誤差は実用上問題のないものに抑制できる。
器ｌＯの出力が同（口）に示す如〈征相同期していなく
とも，後述詳述する同期微分器ｌ３のフリツブフロッグ
Ｆ’ｌｌＦ２によル同（ホ）の如き，フレームクロツク
ＦＣにほぼ同期し発振器１０の出力に同期した出力信号
Ｇｌが得られる。この信号により分周器ｌ１を起動制御
し．フレームクロックＦＣ間に存在する既知のデータ数
７だけフレーム同期クロックパルスが分周器１１から出
カしたとき計数器１２が分周器１１を停止させ，再び同
期微分器１３の出力信号Ｇ’ｌにょシ分周器１１を起動
させるようにすれば．発振器１ｏの発振周波数がフレー
ム同期クロツク・パルスの周波数よりはるかに大なので
，フレームクロックＦＣと分周器１１から出力されるフ
レーム同期クロックパルスの位相差は常時修正されてそ
の誤差は実用上問題のないものに抑制できる。
本発明の一火施例構成をオ５図〜３′７図にもとづき，
必要に応じて他図を参照｛一つつ祝明する。
必要に応じて他図を参照｛一つつ祝明する。
オ・５図は本発明の一実施例構成図オ６図はその同期微
分器の」Ｉｈ作説明図．閏・７図は本発明の全体的な動
作祝明図である。
分器の」Ｉｈ作説明図．閏・７図は本発明の全体的な動
作祝明図である。
オ５ｔＡにｈいて，２０は発振器であって，例えば７〜
１６８ＭＩ−１Ｚのクロックを発振するものである。２
１．２２はフリップ・フロップであり，フリツプ・フロ
ツブ２１のＤ端子にはフレーム・クロツク］；’Ｏ（８
ＫＨＺ）が印加され，スリップ・フロツプ２２のＤ端子
にはフリップ・フロップ２１のＱ端子出力が印加される
。それ故フリツプ・フロツプ２１のＱ端子出力表フリッ
プ・フロップ２２のＱ端子出力はオ６図（ハ），（ニ）
のｐ＋，Ｆ２に示す如きものとなシ．ナンド回路２３か
らは之・６図０９の０１に示す如き出力が得られる。こ
れによりフリツプ・フロッグ２１，２２およびナンド回
路２３で構成される同期微分器の出力はオ６図（ホ）の
Ｑｌで示す如く，フレーム・クロックＦＣと発振器２０
の出力にほほ位相同期し．発振器２０の１サイクル出力
信号が得られる。
１６８ＭＩ−１Ｚのクロックを発振するものである。２
１．２２はフリップ・フロップであり，フリツプ・フロ
ツブ２１のＤ端子にはフレーム・クロツク］；’Ｏ（８
ＫＨＺ）が印加され，スリップ・フロツプ２２のＤ端子
にはフリップ・フロップ２１のＱ端子出力が印加される
。それ故フリツプ・フロツプ２１のＱ端子出力表フリッ
プ・フロップ２２のＱ端子出力はオ６図（ハ），（ニ）
のｐ＋，Ｆ２に示す如きものとなシ．ナンド回路２３か
らは之・６図０９の０１に示す如き出力が得られる。こ
れによりフリツプ・フロッグ２１，２２およびナンド回
路２３で構成される同期微分器の出力はオ６図（ホ）の
Ｑｌで示す如く，フレーム・クロックＦＣと発振器２０
の出力にほほ位相同期し．発振器２０の１サイクル出力
信号が得られる。
２４はオｌカウンタであってＶ分周動作を行１６
うものであり．通常は発振器２０から印加されるクロツ
クを１６個カウントしたとき出力パルス信号Ｔｏを出力
する。２５はオ２カウンタであって．オｌカウンタ２４
からの出力パルス信号を８個カウントしたとき出力端Ｑ
Ｏより出力パルスを出力するものである。オ１カウンタ
２４およびオ２カウンタ２５によシ鴇．の分周器を構成
するものであり，したがって５６ＫＨＺの出力パルスが
得られる。
クを１６個カウントしたとき出力パルス信号Ｔｏを出力
する。２５はオ２カウンタであって．オｌカウンタ２４
からの出力パルス信号を８個カウントしたとき出力端Ｑ
Ｏより出力パルスを出力するものである。オ１カウンタ
２４およびオ２カウンタ２５によシ鴇．の分周器を構成
するものであり，したがって５６ＫＨＺの出力パルスが
得られる。
オ３カウンタ２６，ナンド回路２７，およびフリツプ・
フロツプ２８により計数器が構成される。
フロツプ２８により計数器が構成される。
オ３カウンタ２６はオ２カウンタ２５の５６ＫＨＺの出
力信号を６個カウントしたとき出力端ＱＬＱ．Ｃｒりそ
れぞれｒｌＪを出力してナンド回路２７からゲート出力
信号Ｇ２を出力するものであり．このＧ２によシフリツ
プ・フロップ２８のＱ端子は「０」を出力してオ１カウ
ンタ２４，オ２カウンタ２５の動作をストップさせる。
力信号を６個カウントしたとき出力端ＱＬＱ．Ｃｒりそ
れぞれｒｌＪを出力してナンド回路２７からゲート出力
信号Ｇ２を出力するものであり．このＧ２によシフリツ
プ・フロップ２８のＱ端子は「０」を出力してオ１カウ
ンタ２４，オ２カウンタ２５の動作をストップさせる。
ところで３′１カウンタ２４には，図示省略した初期匝
ｔが印加されておりフリッグ・フロツプ２８による波形
整形や図示省略したレジスタの使用のため，オ１カウン
タ２４にはナンド回路２３から出力信号Ｇ１が印加され
たときこれがＬＯＡＤ１．４号としても動ｆＦ．Ｌて上
記ｔに初期設定される。
ｔが印加されておりフリッグ・フロツプ２８による波形
整形や図示省略したレジスタの使用のため，オ１カウン
タ２４にはナンド回路２３から出力信号Ｇ１が印加され
たときこれがＬＯＡＤ１．４号としても動ｆＦ．Ｌて上
記ｔに初期設定される。
このときオ２カウンタ２５は苓に初期設定される。
それ故オ７図ｅ）に示す如く．ナンド回路２３よシ出力
１Ｂ号Ｇ＋が印加されたときのみオ１カウンタ２４は乙
に初期設定されるので，これからスタートして１５をカ
ウントしたときにオ２カウンタ２５に出力パルスを送出
するが，以降はオｌカウンタ２５は０から１５までカウ
ントしたときオ２カウンタ２５に出力する。
１Ｂ号Ｇ＋が印加されたときのみオ１カウンタ２４は乙
に初期設定されるので，これからスタートして１５をカ
ウントしたときにオ２カウンタ２５に出力パルスを送出
するが，以降はオｌカウンタ２５は０から１５までカウ
ントしたときオ２カウンタ２５に出力する。
したがってオ７図（イ）に示す８ＫＨＺのフレーム・ク
ロツク１−０がフリップ・フロツプ２１に印加されたと
き，ナンド回路２３からオ７図←〕に示す如き出力信号
（＋Ｌが出力されるのでこれにまり３・１カウンタ２４
が初期値乙にロードされ．オ２カウンタ２５が零にリセ
ットされる。これにょシ発振器２０の７，１６８ＭＨＺ
の出力パルスは１２８分の１に分周されてオ７図（ハ）
に示す５６Ｋｉ−ＩＺの出力信号となる。そしてオ３カ
ウンタ２６がこれを６個カウントしたとき出力端子ＱＢ
．Ｑｃよシそれぞれ「１」が出力されナンド回路２７が
出力信号０２ｒＯＪを出力する。それ故，オ２カウンタ
２５がら７個目の出力信号が出力されたとき，フリッグ
・フロツプ２８のＤ端子は，オ７図（ニ）に示すＲｎ＜
．ス｝ツノ信号ＳＴＯＰを出力する。これによリＩ’１
カウンタ２４，オ２カウンタ２５は動作停止して，次の
フレーム・クロックＦＣにもとづきナンド回路２３より
出力された出方信号Ｇ＋にょり上記と同様にオ１カウン
タ２４．オ２カウンタ２５は再び動作することになる。
ロツク１−０がフリップ・フロツプ２１に印加されたと
き，ナンド回路２３からオ７図←〕に示す如き出力信号
（＋Ｌが出力されるのでこれにまり３・１カウンタ２４
が初期値乙にロードされ．オ２カウンタ２５が零にリセ
ットされる。これにょシ発振器２０の７，１６８ＭＨＺ
の出力パルスは１２８分の１に分周されてオ７図（ハ）
に示す５６Ｋｉ−ＩＺの出力信号となる。そしてオ３カ
ウンタ２６がこれを６個カウントしたとき出力端子ＱＢ
．Ｑｃよシそれぞれ「１」が出力されナンド回路２７が
出力信号０２ｒＯＪを出力する。それ故，オ２カウンタ
２５がら７個目の出力信号が出力されたとき，フリッグ
・フロツプ２８のＤ端子は，オ７図（ニ）に示すＲｎ＜
．ス｝ツノ信号ＳＴＯＰを出力する。これによリＩ’１
カウンタ２４，オ２カウンタ２５は動作停止して，次の
フレーム・クロックＦＣにもとづきナンド回路２３より
出力された出方信号Ｇ＋にょり上記と同様にオ１カウン
タ２４．オ２カウンタ２５は再び動作することになる。
このようにしてフレーム・クロックＩｉ’Ｏにほぼ同１
！ＩＩＬた５６ＫＨＺのフレーム同期クロック・パルス
を得ることができるので，これにより．オ７図（ホ）に
示すリ［１き入カデータをその丸印部分で正確にサンプ
リングすることができる。
！ＩＩＬた５６ＫＨＺのフレーム同期クロック・パルス
を得ることができるので，これにより．オ７図（ホ）に
示すリ［１き入カデータをその丸印部分で正確にサンプ
リングすることができる。
本発明によれぱＰＴＪＬｆ．使用しないのでそのハード
址を少くすることができる。しかもＰＬＬにけ必装とし
たアナログ部分が発振器を除きないので経年変化による
性能の劣化を防止することができる。
址を少くすることができる。しかもＰＬＬにけ必装とし
たアナログ部分が発振器を除きないので経年変化による
性能の劣化を防止することができる。
オｌ図は時分割多重同期通信の説明図，オ２図は同期化
を実現する回路，１・３図はその問題点説明図，オ４図
は本発明の概略図，オ５図は本発明の一実施例構成図．
オ６ＦｊＪはその同期微分器の動作説明崗，オ７図は本
発明の全体的な１１【ｂ作説明文である。 図中．１０は発振器．ｌ１は分周器，１２は計数器，１
３は同期微分器．２０は発撮器，２１，２２はフリツプ
・フロツプ．２３はナンド回路，２４はオｌカウンタ．
２５はオ２カウンタ，２６はオ３カウンタ，２７はナン
ド回路，２８はフリップ・フロツプである。 特許出願人富士通株式会社 代理人弁理士山谷晧榮 −２０２−
を実現する回路，１・３図はその問題点説明図，オ４図
は本発明の概略図，オ５図は本発明の一実施例構成図．
オ６ＦｊＪはその同期微分器の動作説明崗，オ７図は本
発明の全体的な１１【ｂ作説明文である。 図中．１０は発振器．ｌ１は分周器，１２は計数器，１
３は同期微分器．２０は発撮器，２１，２２はフリツプ
・フロツプ．２３はナンド回路，２４はオｌカウンタ．
２５はオ２カウンタ，２６はオ３カウンタ，２７はナン
ド回路，２８はフリップ・フロツプである。 特許出願人富士通株式会社 代理人弁理士山谷晧榮 −２０２−
Claims (1)
- 時分割多重された信号を多重分離して同期通信を行う同
期通信装置において．所望の周波数のルｆキの周波数で
発振する発振器と，この発振器の周波数を４に分周しフ
レーム・クロツクによ）初期化される分局部と．該分周
部の出力パルスを計数してフレーム内に必要なクロツク
・パルス数に対応する数となった時にこの分周部を停止
させる計数部を備えたことを特徴とするフレーム同期ク
ロツクパルス発生１１ｆｆｌ路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191441A JPS6081941A (ja) | 1983-10-12 | 1983-10-12 | フレ−ム同期クロツクパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191441A JPS6081941A (ja) | 1983-10-12 | 1983-10-12 | フレ−ム同期クロツクパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081941A true JPS6081941A (ja) | 1985-05-10 |
Family
ID=16274669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191441A Pending JPS6081941A (ja) | 1983-10-12 | 1983-10-12 | フレ−ム同期クロツクパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0448837A (ja) * | 1990-06-18 | 1992-02-18 | Fujitsu Ltd | 回線速度変換装置の同期回路 |
-
1983
- 1983-10-12 JP JP58191441A patent/JPS6081941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0448837A (ja) * | 1990-06-18 | 1992-02-18 | Fujitsu Ltd | 回線速度変換装置の同期回路 |
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