JPH0448837A - 回線速度変換装置の同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 交換機とディジタル伝送路間の回線速度変換を行う回線
速度変換装置の同期回路に関し、調整が不要な簡単な回
路構成からなる回線速度変換装置の同期回路を提供する
ことを目的とし、 ディジタル伝送路側信号の回線速度と交換機側信号の回
線速度との間で速度変換を行う回線速度変換装置におけ
る回線速度変換用クロックを作成する同期回路であって
、基本クロックを発生する発振器と、この発振器の基本
クロックを分周して１以上の回線速度変換用クロックを
作成する分周回路と、ディジタル伝送路側信号のフレー
ム同期信号に同期して分周回路をリセットするリセット
信号を作成するリセット信号作成回路とを具備してなる
。

［産業上の利用分野］ 本発明は交換機とディジタル伝送路間の回線速度変換を
行う回線速度変換装置の同期回路に関する。

回線速度変換装置の同期回路は回線速度変換の際に用い
る各種の回線速度変換用クロックを作成する回路であり
、この同期回路は調整が不要な簡単な回路構成で実現で
きることが必要とされている。

［従来の技術］ 第５図には交換機におけるディジタル伝送路とのインタ
フェース部分の構成例が示される。第５図において、１
０は交換機、２３はディジタル伝送路、２１．２２はモ
デム等であり、交換機１０は回線速度変換装置１１、Ｖ
ｌｌインタフェース相当回線対応部１３．１４、Ｖ２８
インタフェース相当回線対応部１５等を含む。ディジタ
ル伝送路２３は回線速度変換装置１１およびＶｌｌイン
タフェース相当回線対応部１３を介して交換機内に接続
される。この回線速度変換装置１１はディジタル伝送路
の１．５４４Ｍｂｐｓの回線速度を６４　ｋｂｐｓ　−
１，、５３６Ｍｂｐｓの交換機内回線速度に変換する回
路であり、同期回路１２を含み、この同期回路１２は回
線速度変換の際に必要な、ディジタル伝送路２３の信号
に同期した各種の回線速度変換用クロックを作成し供給
する。

この同期回路１２の従来例が第６図に示される。この゛
同期回路はＰＬＬ　（位相同期」ループ）回路により伝
送路側の信号に同期した各種回線速度変換用クロックを
作成するものである。第６図において、１２１は位相比
較回路、１２２は位相比較回路１２１の出力を増幅する
演算増幅器、１２３は演算増幅器１２２に電源電圧を供
給する電源回路、１２４は演算増幅器１２２の出力に応
じて基準周波数となる基準波を発生する電圧制御発振器
、１２５は電圧制御発振器１２５の基準波を分周して６
４　ｋｂｐｓ　〜１　、５３６Ｍｂｐｓの各種の交換機
側回線速度変換用クロックを作成する分周回路であり、
この分周回路１２５の出力を位相比較回路１２１に帰還
して伝送路側同期クロックを比較することで、位相同期
ループを構成するようになっている。

［発明が解決しようとする課題］ 上述のように、従来の交換機システムでは、ディジタル
伝送路２．３からの１．５４４Ｍｂｐｓのデータを交換
機側の標準インタフェースで受ける場合、交換機側に設
けられた回線速度変換装置により、ディジタル伝送路２
３の１．５４４Ｍｂｐｓのデータと交換機側の交換機側
回線速度（６４ｋｂｐｓ　〜１．５３６Ｍｂｐｓ　）の
データとの間で同期をとりつつ速度変換を行っている。

この速度変換の際に必要な速度変換用クロックを作成す
る同期回路には、制御入力の電圧変化により発振周波数
が変化する特殊な構成の発振器が必要である。また演算
増幅器１２２に供給する電圧としては正負両極性の電源
電圧例えば±５Ｖあるいは±ｌ’　ＯＶが必要となるの
で電源回路としても特殊な構成のものが必要となる。さ
らに大部分がアナログ回路で構成されているため、各同
期回路毎に個々に微調整が必要であり、また回路的にも
相当複雑なものになっている。このような従来の同期回
路は開発工数および試験工数が多くかかるものとなって
いる。

本発明はかかる事情に鑑みてなされたものであり、その
目的とするところは、調整が不要な簡単な回路構成から
なる回線速度変換装置の同期回路を提供することにある
。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係る回線速度変換装置の同期回路は、ディジタ
ル伝送路側信号の回線速度と交換機側信号の回線速度と
の間で速度変換を行う回線速度変換装置における回線速
度変換用クロックを作成する同期回路であって、基本ク
ロックを発生する発振器１０１と、発振器１０１の基本
クロックを分周して１以上の回線速度変換用クロックを
作成する分周回路１０２と、ディジタル伝送路側信号の
フレーム同期信号に同期して分周回路１０２をリセット
するリセット信号を作成するリセット信号作成回路１０
３とを具備してなる。

上述の分周回路１０２はディジタル伝送路側から交換機
側への速度変換を行う回線速度変換用クロックを出力す
る第１のカウンタと、交換機側からディジタル伝送路側
への速度変換を行う回線速度変換用クロックを出力する
第２のカウンタで構成し、リセット信号作成回路１０３
はディジタル伝送路からの人力データのフレーム同期信
号に同期したリセットパルスを発生して第１のカウンタ
に与える第１のリセットパルス作成回路と、ディジタル
伝送路への出力データのフレーム同期信号に同期したリ
セットパルスを発生して第２のカウンタに与える第２の
リセットパルス作成回路で構成することができる。

［作用］ リセット信号作成回路１０３によりディジタル伝送路の
信号フレームに同期したリセット信号を作成し、このリ
セット信号で分周回路１０２を各フレーム毎にリセット
する。これにより分周回路１０２からはディジタル伝送
路の各フレームに同期した回線速度変換用クロックを出
力することができる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

本発明の一実施例としての回線速度変換装置の同期回路
が第２図に示される。第２図において、ｌは発振器であ
り、回線速度作成用の６．１４４ＭＨｚ又は１２．２８
８ＭＨｚの基本クロックを発生する回路である。この発
振器ｌからの基本クロックは分周回路としてのカウンタ
４．５のクロック端子に入力される。

カウンタ４は伝送路回線速度を交換機側回線速度に変換
する際の各種速度６４　ｋ　ｂｐｓ〜１．５３６Ｍｂｐ
ｓの交換機側回線速度変換用クロックＲＴを作成する回
路である。またカウンタ５は交換機側回線速度を伝送路
側回線速度に変換する際の各種速度６４　ｋｂｐｓ　＝
　１　、５３６Ｍｂｐｓの交換機側回線速度変換用クロ
ックＳＴ２を作成する回路である。

２は先端微分回路であり、伝送路からの入力データから
抽出されたフラグ信号（入力データ中のフレーム同期信
号に同期する信号）ＥＳＷＲを先端微分して得たＲＣＮ
ＴＲ３Ｔ信号をカウンタ４にリセットパルスとして与え
るものである。また３も先端微分回路であり、伝送路へ
の出力データから抽出したフラグ信号ＥＳＲＲ（出力デ
ータ中のフレーム同期信号に同期する信号）を先端微分
して得た５ＣＮＴＲ３Ｔ信号をカウンタ５にリセットパ
ルスとして与えるものである。

この実施例の動作が図面を参照しつつ以下に説明される
。この実施例回路の各部信号のタイムチャートが第３図
に示される。第３図中、［Ａ］はディジタル伝送路側回
線速度を交換機側回線速度に変換する際のタイムチャー
ト、［Ｂ］はその逆に交換機側回線速度をディジタル伝
送路側回線速度に変換する際のタイムチャートであり、
（１）は先端微分回路２に入力されるＥＳＷＲ信号、（
２）はディジタル伝送路から入力される入力データＤＩ
、（３）は先端微分回路２から出力されるＲＣＮＴＲ３
Ｔ信号（リセットパルス）、（４）はディジタル伝送路
９交換機方向変換時の回線速度変換用クロックＲＴ、（
５）は先端微分回路３に入力されるＥＳＲＲ信号、（６
）はディジタル伝送路へ出力される出力データＤＯ１（
７）は先端微分回路３から出力さる５ＣＮＴＲＳＴ信号
（リセットパルス）、（８）は交換機中ディジタル伝送
路方向変換時の回線速度変換用クロックＳＴ２である。

まず第３図［Ａ］のディジタル伝送路に）交換機方向へ
の回線速度変換時の動作について説明する。

ディジタル伝送路から交換機側への方向においては、デ
ィジタル伝送路から入力された人力データＤＩのフレー
ムからそのフレーム同期信号Ｆに同期したＥＳＷＲ信号
が抽出され、これが先端微分回路２に入力される。先端
微分回路２はこのＥＳＷＲ信号を先端微分してＲＣＮＴ
Ｒ３Ｔ信号を発生し、これをカウンタ４にリセットパル
スとして与える。

カウンタ４はこのリセットパルスによりカウント値Ｏか
らカウントアツプして各種の交換機側回線速度変換用ク
ロックＲＴを出力する。したがってカウンタ４は入力デ
ータＤＩのフレームに同期した交換機側回線速度変換用
クロックＲＴを作成することになる。このカウンタ４の
リセットは入力データＤＩの各フレーム毎に行われ、１
フレーム毎に同期がとられることになる。

この場合、第４図に示されるように、ディジタル伝送路
からの入力データＤＩのデータは１２５μｓの１フレー
ムがフレーム同期ビットＦ＋１９２ビットの合計１９３
ビツトで構成され、二方、交換機側の変換データは最大
回線速度１．５３６Ｍｂｐｓのもので１９２ビツトで構
成されている。

このため上述のようにフラグ信号ＥＳＷＲに同期してカ
ウンタ４をリセットして交換機側回線速度変換用クロッ
クＲＴを作成しても、■フレーム内におけるビットのズ
レは１ビツトを越えることはなく、カウンタ４のリセッ
トは入力データＤＩの各フレーム毎に行われるのでビッ
トのズレが累積することもなく、よってビットのズレに
起因した誤動作が生じることはない。

第３図［Ｂ］の交換機側からディジタル伝送路への方向
に回線速度変換を行う場合も同様な動作となる。すなわ
ちディジタル伝送路に出力される出力データＤｏからそ
のフレーム同期信号Ｆに同期したＥＳＲＲ信号を抽出し
、それを先端微分回路３で微分して得た５ＣＮＴＲ３Ｔ
信号でカウンタ５をリセットする。これによりカウンタ
５はカウント値Ｏから順次にカウントアツプされて各種
の回線速度変換用クロックＳＴ２を出力する。

なお第４図にはディジタル伝送路側データと回線速度変
換後の交換機側データのデータビットの対応が示される
。図示の如く、交換機側のデータは各種の回線速度対応
にその構成ビット数が変わる。

〔発明の効果１ 以上に説明したように、本発明によれば、調整が不要な
簡単な回路構成からなる回線速度変換装置の同期回路を
提供することができる。この同期回路によれば、標準イ
ンタフェースとの互換性を保ちながらディジタル伝送路
のデータを送受信することができ、また開発工数および
試験工数の削減を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としての回線速度変換装置の
同期回路を示すプロ・ツク図。 第３図は実施例回路の各部信号のタイムチャート、 第４図はディジタル伝送路側と交換機側のデータの速度
変換によるデータビットの対応を示す図、 第５図は交換機におけるディジタル伝送路とのインタフ
ェース部分を示すブロック図、および、 第６図は回線速度変換装置の同期回路の従来例を示すブ
ロック図である。 図において、 ｌ・・−発振器 ２．３・・・先端微分回路 ４．５・・・カウンタ 】Ｏ・・・交換機 １１・・・回線速度変換装置 １２・・・同期回路 １３．１４−・−Ｖｌｌインタフェース相当回線対応部 １５・・・Ｖ２８インタフェース相当回線対応部２１．
２２・・・モデム ２３・・・ディジタル伝送路 １２１・・・位相比較回路 １２２・・・演算増幅器 １２３・・・電源回路 １２４・・−電圧制御発振器 １２５・・・分周回路 本足甲ｎ実應ｆ９’Ｊ回路 第２図 ［Ａ］ 〔￥使１ｔ＜ｆインフル（云■蹟〕 ［Ｂ］ ア姫（り旧躇の谷部１＠号のフイム＋Ｖ−ト第３図 ＣＹ４’；′ｙル（ＺｍＭｆｆ−７１ ［回ｔＩＪＬ！Ｉ責費瞳の文捜費側〒−７〕ナー′９Ｌ
°“・フトの灯尺”図 １０：父便費側 同期回路の従七例

Claims (1)

1. 【特許請求の範囲】 １、ディジタル伝送路側信号の回線速度と交換機側信号
   の回線速度との間で速度変換を行う回線速度変換装置に
   おける回線速度変換用クロックを作成する同期回路であ
   って、 基本クロックを発生する発振器（１０１）と、 該発振器（１０１）の基本クロックを分周して１以上の
   回線速度変換用クロックを作成する分周回路（１０２）
   と、 ディジタル伝送路側信号のフレーム同期信号に同期して
   該分周回路（１０２）をリセットするリセット信号を作
   成するリセット信号作成回路（１０３）とを具備してな
   る回線速度変換装置の同期回路。 ２、該分周回路（１０２）はディジタル伝送路側から交
   換機側への速度変換を行う回路速度変換クロックを出力
   する第１のカウンタと、交換機側からディジタル伝送路
   側への速度変換を行う回線速度変換用クロックを出力す
   る第２のカウンタで構成され、該リセット信号作成回路
   （１０３）はディジタル伝送路からの入力データのフレ
   ーム同期信号に同期したリセットパルスを発生して該第
   １のカウンタに与える第１のリセットパルス作成回路と
   、ディジタル伝送路への出力データのフレーム同期信号
   に同期したリセットパルスを発生して該第２のカウンタ
   に与える第２のリセットパルス作成回路で構成された請
   求項１記載の回線速度変換装置の同期回路。