KR20020064158A

KR20020064158A - 샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기

Info

Publication number: KR20020064158A
Application number: KR1020020004353A
Authority: KR
Inventors: 스미요시노부야
Original assignee: 로무 가부시키가이샤
Priority date: 2001-01-31
Filing date: 2002-01-25
Publication date: 2002-08-07
Also published as: US7233638B2; US20020101947A1; US20070195918A1; US7421054B2

Abstract

샘플링 클록 발생기 회로는 제1 전원공급라인에 연결되어 있으며 서로 직렬로 연결되어 있는 m(m은 3이상의 홀수)개의 제1 인버터를 포함하는 링 발진기(ring oscillator), 제2 전원공급라인에 연결되어 있으며 서로 직렬로 연결되어 있는 2m 또는 2m-1개의 제2 인버터를 포함하는 지연라인(delay line), 및 상기 링 발진기를 전압 제어 발진기(VCO: voltage controlled oscillator)로서 사용하여 상기 제1 전원공급라인의 전압을 조정함으로써 상기 링 발진기의 발진 주파수를 조정하기 위한 위상동기루프(PLL: phased locked loop)로 구성된다. 상기 제2 전원공급라인의 전압은 상기 제1 전원공급라인의 전압과 거의 같도록 설정되고 상기 제2 인버터들로부터 얻는 지연 클록은 샘플링 클록으로 사용된다.

Description

샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기{SAMPLING CLOCK GENERATOR CIRCUIT AND DATA RECEIVER USING THE SAME}

본 발명은 전송장치에서 사용되는 샘플링 클록 생성기 회로와 이를 이용하는 데이터 수신장치에 관한 것이다. 상기 전송장치의 송신부에서는 한 주기 당 n(n은 2이상의 정수)개의 데이터 즉, 전송 클록 주파수의 n배의 주파수로 데이터를 직렬 전송하며, 수신부에서는 상기 송신부에서 전송된 데이터를 수신하여 n 개의 샘플링 클록 펄스들과 상기 샘플링 클록 생성기 회로를 사용하는 데이터 수신장치를 사용하여 병렬데이터로 변환한다

본 발명은 특히 외부 클록의 지터(jitter)에 의한 데이터 샘플링 오류를 예방하기 위한 샘플링 클록 발생기 회로 및 상기 샘플링 클록 발생기 회로를 이용하는 데이터 수신장치에 관한 것이다.

종래에는 데이터가 개인용 컴퓨터에서 주변 장치로 전송되는 경우에 있어 데이터가 클록 신호와 함께 고속으로 전송되는 것이 일반적이었다. 직렬 데이터 전송 시스템에서 송신부는 한 주기에 n(n은 2이상의 정수)개, 즉 상기 클록 CLK 주파수의 n배 또는 상기 클록 주기의 n분의 1의 주기로 데이터를 직렬 전송하고, 수신부는 송신된 데이터와 함께 상기 데이터 주기의 n배의 주기를 갖는 상기 클록 신호를 수신하여 전송부에서 전송한 상기 클록 신호의 n배의 주파수를 갖는 샘플링 클록 펄스들을 만들고, 상기 직렬 데이터를 n개의 샘플링 클록 펄스에 기초하여 n개의 데이터 단위로 병렬화한다. 이때, 상기 n은 2 이상의 정수이다.

이러한 종류의 고속 전송 시스템은 예를 들어 개인용 컴퓨터에서 컬러 프린터 혹은 컬러 액정표시장치로의 전송시, 디지털 TV 또는 셋톱박스 등의 내부에서의 전송시, 다양한 통신장비 또는 컴퓨터 주변장치에서의 데이터 전송시에 사용된다. 수신부에서 외부 클록 CLK를 수신하고 n개의 데이터를 병렬로 출력하기 위해서, 데이터 수신부는 상기 외부 클록 CLK에 기초한 위상동기루프(PLL) 제어 방식을 사용하여 상기 외부 클록 CLK의 주파수의 n배에 해당하는 주파수를 가지는 샘플링 클록을 만들어야 한다. 따라서 수신부에는 PLL 제어 방식을 사용하는 샘플링 클록 발생기 회로가 구비되어 있다.

전송시에 발생하는 데이터와 클록의 스큐(skew)나 지터(jitter)를 최소화하고자 하는 경우에, 상기 외부 클록 CLK의 주파수의 n배의 주파수를 가지는 샘플링 클록은 상기 n배의 주파수에서 발진하는 발진기 회로를 직접 이용해서는 얻을 수 없다. 즉, n개의 클록 펄스 CK 각각의 주기는 외부 클록 CLK의 주기와 같은 T이고, 외부 클록 신호 CLK의 주기 T를 n으로 나누어서 얻어지는 하위주기(sub period) T/n의 중앙에 펄스 CK의 에지(edge)가 위치하도록 서로 위상이 어긋나게 구성되어 있다. 다시 말하여, 상기 샘플링 클록 발생기 회로는 n개의 클록 CK를 만들고 이들 중 첫 번째 클록은 상기 데이터 주기 T와 T/2n 만큼 위상이 어긋나 있고, 나머지 클록 CK들은 각각 바로 앞에 있는 클록에서 T/n 만큼 위상이 지연되도록 구성되어 있으며, 상기 n개의 클록 펄스 CK들의 상승에지(edge)들은 상기 외부 클록 CLK 주파수의 n배의 주파수를 갖는 샘플링 클록 신호로 사용된다. 따라서, 수신부에서는정확한 타이밍을 가지는 고주파의 샘플링 클록 신호를 얻을 수 있게 된다.

상기 외부 클록 신호 CLK와 상기 데이터는 각각 위상차이가 180도인 두 개의 선을 통해서 양위상 및 음위상 신호 데이터로서 동시에 전송이 이루어진다. 이를 위하여 저전압 차동 신호(LVDS: Low Voltage Differential Signalling) 시스템이 사용되고, 상기 시스템에서는 두 개의 위상을 갖는 신호들이 차동(differentially operating) 송신/수신 버퍼회로를 통하여 전송된다.

디지털 컬러 액정표시장치는 이와 같은 시스템을 사용하는 한 예이다. 상기 디지털 액정표시장치에서는 데이터가 7(n=7)개의 단위로 외부클록 신호 CLK의 전송속도의 7(n=7)배의 속도로 컴퓨터에서 직렬 전송되고, 이렇게 전송된 데이터는 수신부에서 병렬로 출력된다.

이런 경우에 수신부에서 외부 클록 신호 CLK의 주파수의 n배의 주파수를 가지는 샘플링 클록을 만들기 위한 샘플링 클록 발생기 회로는 도 4에 나타난 바와 같이 링 발진기를 전압제어발진기(VCO: Voltage Controlled Oscillator)로서 사용하는 위상동기루프(PLL) 회로의 형태를 하고 있다. 링 발진기의 n(n이 짝수인 경우에는 n+1)개 단계들의 출력은 샘플링 클록으로 사용된다.

구체적으로, 도 4와 같이 PLL 제어회로 형태의 샘플링 클록 발생기 회로(1)는 위상비교기(2), 전하펌프회로(3), 저주파필터(LPF)(4)와 7개의 인버터들이 직렬로 연결된 링 발진기(5)를 갖는다. 상기 전하펌프회로(3)는 상기 위상비교기(2)의 출력을 입력으로 받고, 상기 전하펌프회로(3)의 출력 전류는 상기 저주파필터(4)에 입력된다.

상기 링 발진기(5)를 전압제어발진기(VCO)로 사용하는 상기 샘플링 클록 발생기 회로(1)에서, 발진 제어 전압을 만들기 위한 상기 저주파필터(4)의 출력 전압은 전압폴로어(voltage follower)에 입력되고 전압폴로어의 출력은 링 발진기의 홀수 개의 인버터들을 구동하기 위해 전원공급라인에 공급된다. 상기 링 발진기의 최종단계의 인버터 출력은 최초단계의 인버터에 피드백 된다. 따라서, 상기 각 인버터들의 작동 전류는 상기 저주파필터(4)의 출력 전압에 의해서 조절되고 결국 상기 링 발진기의 발진 주파수를 제어하게 된다.

전송부인 컴퓨터에서 전송회로(9)를 통해 전송되며 주기가 T인 상기 외부 클록 신호(CLK)는 상기 위상비교기(2)에 입력되고 n(n=7)개의 클록 펄스(CK)는 상기 외부 클록 신호(CLK)에 동기되어 상기 링 발진기(5)에 있는 홀수 번째 단계의 인버터에서 출력된다. 따라서, 상기 링 발진기(5)는 직렬로 연결된 7개의 인버터들로 구성되어있다.

데이터 수신 회로(7)에서 직렬/병렬 변환기(6)에 직렬로 공급되는 R, G, B에 해당하는 각각의 데이터를 샘플링하기 위해서 상기 링 발진기(5)에서 얻은 n(n=7)개의 클록 펄스 CK는 직렬/병렬 변환회로(6)에 샘플링 클록으로서 입력된다. 상기 직렬/병렬 변환기(6)는 상기 R, G, B 데이터 각각을 n(n=7)개의 데이터 비율로 병렬화하는데, 이는 데이터 전송 비율의 n(n=7)배에 해당한다. 상기 병렬 데이터는 제어기(8)에 공급된다.

참고로, 10a는 컴퓨터 쪽에 있는 상기전송회로(9)와 상기 액정표시장치 쪽에 있는 상기 수신회로(7) 사이에 있는 데이터 선들을 나타내고 10b는상기전송회로(9)와 상기 수신회로(7) 사이에 있는 상기 외부 클록 신호 전송 선을 나타낸다. 이런 경우에 상기 각각의 데이터와 상기 외부 클록 신호(CLK)는 상기 LVDS 시스템을 이용하여 차동증폭기(differential amplifier)를 구동기(driver)로 사용하여 만들어진 위상이 180도 차이가 나는 두 개의 신호를 통해서 송신/수신된다.

도 5에서 보는 바와 같이, 상기 링 발진기(5)에서 출력되는 상기 샘플링 클록 펄스CK는 상기 링 발진기의 홀수 번째 인버터들에서 얻어지고, 제1 단계 인버터의 샘플링 클록 펄스 CK의 위상은 T를 상기 외부 클록 신호(CLK)의 주기라고 할 때 상기 외부 클록 신호로부터 T/2n (2n=14)만큼 시프트되어 있으며, 홀수 번째 인버터들의 출력들 중에서 바로 앞선 샘플링 클록 펄스에 비해 그 바로 뒤에 있는 샘플링 클록 펄스의 위상은 T/n(n=7)만큼 지연되어 있다.

제2 인버터 단계의 샘플링 클록 펄스 CK가 제9 인버터 단계의 샘플링 클록 펄스 CK가 되는 경우에는, 제4 인버터 단계의 샘플링 클록 펄스 CK는 제11 인버터 단계의 샘플링 클록 펄스 CK가 되고 제6 인버터 단계의 샘플링 클록 펄스는 제13 인버터 단계의 샘플링 클록 펄스가 된다.

이들 클록 CK의 상승에지들이 데이터를 샘플링하는 타이밍이 된다. 이러한 방법으로, 데이터가 상기 외부 클록 신호 CLK의 주파수의 n배에 해당하는 주파수로 전송되어야 하는 경우, n개의 클록 펄스(CK)들의 상승 또는 하강에지들은 상기 수신된 외부 클록 신호 CLK의 주파수의 n배에 해당하는 주파수를 갖는 샘플링 클록으로 사용된다.

액정표시장치에서 XGA(1024 X 768)급의 디스플레이가 수행되는 경우에, 외부 클록 신호(CLK)의 주기는 15.38 나노 초(약 65 MHz)로 한정되며, 상기 외부 클록 신호의 주파수의 n배의 주파수로 전송되는 데이터의 주기는 약 2.20 나노 초(약 455 MHz)가 된다. 따라서, 만일 케이블을 통해서 전송되는 상기 외부 클록 신호(CLK)에 지터(jitter)가 있게 되면, 상기 전송되는 데이터와 상기 전송되는 클록의 위상차이는 점점 커지게 되어 데이터의 상승 및 하강이 불확실해지는 주기가 시프트되어 결국, 데이터 샘플링이 가능한 범위가 1 나노 초 이하가 된다. 따라서 PLL 제어에 의해서 상기 외부 클록 신호의 주파수의 n배에 해당하는 샘플링 클록을 만들더라도, 매우 정확한 데이터 수신은 불가능하게 되는 문제가 있다.

지터(jitter)에 의한 타이밍 문제의 한 예가 도 5의 타원부분에 있다. 도 5에서 보는 바와 같이 PLL로 제어되는 각각의 클록 CK의 상승에지가 상기 외부 클록 신호 CLK의 상승에지와 부합하지 않고 있다. 따라서, 만일 상기 외부 클록 신호가 지연되는 경우에는 클록 CK의 상승에지들은 상기 외부 클록 신호 CLK의 상승에지보다 앞서게 되므로, 상기 외부 클록 신호 CLK와 동기되어 있으며 상기 외부 클록 신호의 주파수의 n배의 주파수를 가진(상기 외부 클록 신호의 주기의 n분의 1의 주기를 가진) 상기 데이터를 샘플링할 수 없게 된다.

본 발명의 목적은 외부에서 전송된 클록 신호의 지터에 의한 데이터 샘플링 오류를 피할 수 있는 데이터 샘플링 클록을 만드는 샘플링 클록 발생기 회로를 통해 이러한 종래 기술의 문제를 해결하고자 하는 데 있다.

본 발명의 또 다른 목적은 외부에서 전송된 클록 신호의 지터에 의한 데이터 샘플링 오류를 방지할 수 있는 데이터 수신 장치를 제공하는 데 있다.

도 1은 본 발명에 따른 샘플링 클록 발생기 회로가 적용된 한 실시예인 액정표시장치의 블록회로도.

도 2는 상기 샘플링 클록의 파형도.

도 3은 본 발명에 따른 샘플링 클록 발생기 회로가 적용된 또 다른 실시예인 액정표시장치의 블록회로도.

도 4는 종래기술에 따른 샘플링 클록 발생기 회로가 적용된 실시예인 액정표시장치의 블록회로도.

도 5는 도 4의 상기 샘플링 클록 발생기 회로에서 만들어진 샘플링 클록의 파형도.

<도면의 주요부분에 대한 부호의 설명>

1(11) : 샘플링 클록 발생기 회로2 : 위상비교기

3 : 전하펌프회로4 : 저주파필터

5(12) : 링 발진기6 : 직렬/병렬 변환기

7 : 수신회로8 : 제어기

9 : 송신회로13 : 지연라인

15 : 전압폴로어

상기 목적들을 달성하기 위하여, 본 발명에 따른 샘플링 클록 발생기 회로는, 제1 전원공급라인에 연결되어 있고 서로 직렬로 연결된 m(m은 3이상의 홀수)개의 제1 인버터를 구비한 링 발진기; 제2 전원공급라인에 연결되어 있고 서로 직렬로 연결된 2m 또는 2m-1개의 제2 인버터를 구비하고 있으며 외부에서 공급되는 클록을 지연시키는 것을 목적으로 하는 지연라인; 및 상기 링 발진기를 전압제어발진회로(Voltage Controlled Oscillation Circuit)로 사용하여 상기 제1 전원공급라인의 발진 주파수를 조절함으로써 상기 링 발진기의 전압을 제어하기 위한 PLL 회로로 구성되어 있으며, 상기 제2 전원공급라인의 전압은 상기 제1 전원공급라인의 전압과 거의 같도록 설정되고 상기 제2 인버터들에 의해서 얻어진 상기 지연된 클록은 샘플링 클록 신호로서 사용되는 것을 특징으로 한다.

본 발명에 따른 데이터 수신장치는 제1 전원공급라인에 연결되어 있고 서로 직렬로 연결된 m(m은 3이상의 홀수)개의 제1 인버터를 구비한 링 발진기; 제2 전원공급라인에 연결되어 있고 서로 직렬로 연결된 2m 또는 2m-1개의 인버터를 구비하고 있으며 외부에서 공급되는 클록을 지연시키기 위한 지연라인; 및 상기 링 발진기를 전압제어발진회로(Voltage controlled oscillation circuit)로 사용함으로써 상기 제1 전원공급라인의 전압을 조정하여 상기 링 발진기의 발진 주파수를 제어하기 위한 PLL 회로; 상기 외부 클록의 주기의 n(n은 2이상의 정수)분의 1의 주기를갖는 n개의 (샘플링) 클록들의 상승에지 또는 하강에지를 이용하여 직렬로 전송된 데이터를 n개의 직렬 데이터 단위로 병렬화하기 위한 직렬/병렬 변환회로로 구성되어 있으며, 상기 제2 전원공급라인의 전압은 상기 제1 전원공급라인의 전압과 거의 같도록 설정되며 상기 제2 인버터들에서 얻어지는 지연된 클록들은 샘플링 클록으로 사용된다.

이미 설명한 바와 같이 본 발명에는 상기 링 발진기의 구조와 거의 같으며 링 발진기에 포함된 인버터 수의 거의 두 배에 해당하는 직렬로 연결된 인버터들을 포함하고 있고 이들 인버터들 각각의 지연시간을 거의 같도록 제어하는 지연라인과 상기 외부 클록 신호 CLK의 주파수와 같은 기준 주파수에서 발진하는 링 발진기가 제공된다. 상기 샘플링 클록은 상기 지연라인에 의하여 지터(jitter)가 있는 상기 외부클록 신호를 지연시켜 상기 외부 클록 신호 CLK와 동기된 지연 클록들을 생성함으로써 만들어진다.

이 경우에, 상기 링 발진기의 인버터에 연결된 전원공급라인의 전압과 상기 지연라인의 인버터에 연결된 전원공급라인의 전압은 거의 같도록 제어되므로, 상기 지연라인의 인버터들의 상기 지연 시간도 또한 PLL 방식으로 제어된다. 더욱이, 상기 외부 클록 CLK은 상기 지연라인에 입력되므로 상기 외부 클록 CLK에 기준을 두고 있는 상기 샘플링 클록들을 생성할 수 있다. 결과적으로 상기 외부 클록이 지터를 포함하고 있더라도, 상기 데이터 수신 장치에서 병렬/직렬 변환시에 상기 데이터 샘플링 오류는 거의 발생하지 않는다.

참고로, 직렬로 연결된 m개의 인버터를 포함하는 종래의 데이터 지연 회로는본 출원의 양수인에게 양도된 미국 특허 6333652(일본특허 JP 2000-341099A)에 나타나 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 다음의 실시예에 대한 설명에서 m은 3이상의 홀수로서 링 발진기나 지연라인을 구성하는 인버터들의 수를 나타낸다. n은 m과 같거나 m보다 작은 2이상의 정수로서 외부 클록 신호의 전송속도에 대한 전송속도의 배율을 나타낸다. 아래 실시예들에서 m = n = 7이다.

도 1은 본 발명의 제1 실시예에 따른 데이터 전송 시스템의 구성을 도시하는데, 상기 데이터 전송 시스템은 송신회로(9)를 포함하는 송신부(컴퓨터 측)와 수신부(액정표시장치 측)를 갖는다. 상기 수신부는 직렬/병렬 변환기(6), 데이터 수신회로(7), 제어기(8) 및 샘플링 클록 발생기 회로(11)로 구성되어 있으며 상기 샘플링 클록 발생기 회로(11)는 위상 비교기(2), 전하 펌프(3), 저주파필터(4), 상기 저주파필터(4)의 출력에 응답하여 제어전압 Vs를 발생시키는 전압폴로어(15), 2m개의 직렬로 연결된 인버터(12a)들로 구성된 링 발진기(12) 및 2m개의 직렬로 연결된 인버터(13a)들로 구성된 지연라인(13)으로 구성되어 있다. 상기 제어전압은 상기 인버터들(12a,13a)에 연결된 전원공급라인(14)에 인가된다. 따라서, 상기 링 발진기(12)의 발진 주파수는 상기 외부 클록 신호 (CLK)와 일치하도록 PLL 방식으로 제어된다.

참고로, 상기 샘플링 클록 발생기(11), 상기 링 발진기(12), 상기지연라인(13) 및 상기 전압폴로어(15)를 제외한 나머지 부분들은 도 4에 있는 것과 동일하고 동일한 기호로 표시되므로, 이들에 대한 자세한 설명은 중복을 피하기 위해서 생략하였다.

상기 링 발진기(12)를 구성하는 각각의 인버터(12a)들과 상기 지연라인(13)을 구성하는 각각의 인버터(13a)들은 같은 특징을 가지고 있으므로, 상기 지연라인(13)에 있는 인버터(13a)들의 지연시간은 상기 인버터(12a)들의 지연시간과 같아지도록 PLL 방식으로 제어된다.

상기 링 발진기(12)의 홀수 번째 인버터들의 출력들은 도 1과 같이 사용되므로, 상기 지연라인(13)의 마지막 단계에 있는 인버터(13a)의 출력은 필요하지 않다. 따라서, 상기 지연라인의 인버터(13a)들의 개수는 2m-1개이더라도 무방하다. 상기 인버터(13a)들의 개수를 2m개라고 한 이유는 마지막 단계에 있는 인버터(13a)의 출력을 다른 목적을 위하여 사용할 수 있기 때문이다.

참고로, 상기 지연라인(13)의 제1 인버터 단계에서 출력된 클록 CK의 타이밍 (상승에지)을 도 2에서와 같이 상기 외부 클록 신호의 주기를 m으로 나눈 하위주기(sub period) T/m의 중간으로 설정하기 위해서, 상기 제1 인버터(13a) 단은 주기 T의 상기 외부 클록 신호 CLK의 타이밍(하강에지)으로부터 T/2m만큼 지연시켜야 하며, 이러한 지연 시간은 하나의 인버터(13a)의 지연시간에 해당한다. 반면에, 상기 링 발진기(12)와 상기 지연라인(13)의 인버터들(12a, 13a)은 각각 직류전압을 스위칭하여 교류전압을 발생시키는 동작을 한다. 따라서 인버터들(12a, 13a)은 두 개씩 건너뛸 때마다 모양이 동일한 상승 및 하강에지를 갖는 펄스가 된다.

상기 m개의 인버터(12a)로 이루어진 상기 링 발진기(12)의 발진 주파수는 상기 외부 클록 신호 CLK의 주기 T에 의해서 1/T (주기는 T)이므로, 하나의 인버터(12a)의 지연시간을 k라고 표시하고 상기 외부 클록 신호 CLK의 하강에지 또는 상승에지에 대응하는 상승에지 또는 하강에지를 만들면 k는 T/2m이 된다. 따라서, 각 인버터들(12a, 13a)의 작동 지연시간은 T/2m이 된다.

이를 통해서, 상기 지연라인(13)은 각각이 T/2m의 작동 지연시간을 갖는 2m(2m-1)개의 인버터(13a)로 구성되어 있으며, 위 T/2m은 상기 링 발진기의 한 인버터(12a)의 작동 지연시간과 일치하기 때문에, 도 2에서 보는 바와 같이 홀수 번째의 인버터(13a)들로부터 샘플링 클록 CK를 얻을 수 있다. 도 2에서 보는 바와 같이 샘플링 클록 신호 SP는 외부 클록 신호 CLK의 하강에지를 따르는 클록 CK들의 상승에지들을 이용하여 얻을 수 있다.

상기 샘플링 클록 신호 SP의 각 클록 펄스는 주기 T/m의 중간 위치에서 발생하며, 상기 주기는 상기 외부 클록 신호 CLK의 주기 T를 상기 링 발진기(12)의 인버터들의 개수인 m(m=7)으로 나눈 것이다.

따라서, 상기 지연라인(13)에서 발생한 상기 클록 펄스 CK의 주기는 상기 외부 클록 신호 CLK와 같이 T가 되고, 이미 언급한 바와 같이 상기 클록의 펄스들은 PLL 방식으로 제어된다. 상기 샘플링 클록 발생기 회로(11)는 m개의 클록 펄스 CK들의 상승에지 또는 하강에지에서 높은 정밀도를 가지고 상기 외부 클록 신호 CLK의 주파수보다 높은 주파수를 갖는 샘플링 클록 신호 SP를 만들 수 있다. 더욱이,상기 지연라인(13)의 홀수 번째 인버터(13a)들에서 얻은 상기 클록 펄스들은 상기 외부 클록 신호 CLK를 지연시켜서 만들기 때문에, 상기 클록 신호 CK는 외부 클록 신호CLK의 지터(jitter)와 같은 위상 변화를 즉각 반영한다.

상기 샘플링 클록 펄스 CK는 도 2의 타원부분에 나타난 바와 같이 수신한 상기 외부 클록 신호 CLK의 지터에 대응하는 지터를 포함할 수 있으며, 상기 클록의 주파수가 상기 외부 클록 주파수의 n배에 해당하는 경우에는 상기 샘플링 클록 CK의 상승에지들은 지터의 발생에 관계없이 주기가 T/n인 부분 주기의 거의 중간에 설정된다.

따라서, 지터에 대처할 수 있는 광범위한 실시예를 제공하는 것이 가능하다.

도 3은 본 발명에 따른 또 다른 실시예로서 생산과정에서 발생하는 인버터 소자들의 특성변화의 효과를 제한하여 상기 클록 CK의 주파수 조절을 불필요하게 한다.

도 1에 나타난 실시예에서 상기 링 발진기(12)의 발진 주파수는 PLL 방식으로 제어되고 상기 PLL에서 발생하는 제어전압은 상기 링 발진기(12)의 인버터(12a) 및 상기 지연라인(13)의 인버터(13a)의 전원전압으로 사용되는 것에 주목해야 한다.

결국, 일정 개수의 인버터들에 연결된 상기 전원공급라인의 전압은 인버터들에 의해서 제어되는 데, 그 개수는 상기 전원공급라인에 연결된 인버터 개수의 3분의 1이다. 따라서, 상기 지연라인(13)의 인버터 소자들에 특성변화가 있는 경우에는 상기 지연라인(13)의 지연시간은 PLL 방식으로 제어되는 링 발진기(12)만에 의해서는 제어되지 않는 문제가 발생할 수 있다.

이는 상기 인버터 소자들의 특성(작동시간) 변화에 기인하고, 상기 인버터 소자들 중 일부는 지연시간을 정밀하게 조정해야 하는 경우가 있을 수 있다.

이러한 문제를 피하기 위해 도 3에 나타난 실시예에서는 링 발진기(12)를 위한 전원공급라인이 지연라인을 위한 전원공급라인에서 분리되어 있어서 전원공급라인들의 제어전압은 별도로 만들어진다. 도 3에서 상기 링 발진기(12)의 전원공급라인의 전압으로는 Vs가 주로 사용된다. 또한, 상기 지연라인(13)의 특성에 영향을 주는 전압은 링 발진기(12)의 전원공급라인의 Vs를 보정하기 위한 전압으로서, 지연라인의 제어전압은 Vp로부터 얻어진다. 상기 조정 전압은 상기 지연라인(13)의 전원공급라인(13b)의 전압으로 사용된다. 따라서, 상기 클록 CK의 주파수를 조정하는 것이 불필요하게 된다.

도 3에서 상기 링 발진기(12)의 전원공급라인(12b)와 상기 지연라인(13)의 전원공급라인(13b)는 서로 분리되어 있다.

위상비교기 회로(2a)는 도 1의 위상비교기 회로(2)에 해당하고 상기 지연라인(13)의 2m번째 단계에서 출력된 외부 클록 CLK의 위상과 상기 지연라인(13)에 입력되는 외부 클록(CLK)의 위상을 비교한다. 상기 비교 결과 출력된 신호는 전하펌프(3a)에 공급된다. 도 1에 나타난 바와 같이, 상기 전하펌프(3a), 저주파필터(4a) 및 전압폴로어(15a)는 각각 전하펌프(3), 저주파필터(4) 및 전압폴로어(15)에 대응한다. 이들 부분들은 상기 링 발진기(12)와 함께 상기 지연라인(13)을 위한 PLL 회로(16)를 구성한다. 상기 PLL 회로(16)를 구성하는 상기 전압폴로어(15a)는 상기지연라인(13)에서 출력된 상기 클록 CK의 위상을 입력된 외부 클록 신호 CLK의 위상에 맞추기 위한 제어 전압 신호 Vp를 만들고, 상기 전원공급라인(14a)에 상기 제어신호를 공급한다.

이런 경우에, 올바른 지연시간을 만들기 위한 상기 전압은 상기 전원공급라인(13b)에서 만들어진다. 따라서, 만일 상기 인버터(13a)들의 지연 시간들이 올바르다면 입력부의 클록의 위상은 상기 인버터(13a)의 개수가 2m(=14)이므로 360도 만큼 지연된 출력부의 클록의 위상과 일치해야 한다. 이들 클록의 위상이 서로 부합하지 않는 경우에는 상기 지연라인(13)의 인버터(13a)들의 특성의 변화에 의해 위상 오류가 발생한다.

이 실시예에서, 입력부의 외부 클록 CLK의 위상은 출력부의 외부 클록 CLK의 위상과 비교되고 전압폴로어(15a)에서 위상 차이를 교정하기 위한 제어 전압 신호(Vp)가 발생한다. 위상차이를 교정하기 위한 상기 제어전압신호(Vp)는 합성회로(17)에 공급되고 여기에서 전압폴로어(15)에서 발생한 전압(Vs)과 합성된다.

상기 합성회로(17)는 상기 전원공급라인(13b)의 전압 V를 만들기 위해 상기 전압폴로어(15a)에서 발생한 제어전압신호(Vp)와 전압폴로어(15)에서 발생한 제어전압신호 Vs를 미리 정해진 비율(예를 들어 1:4)로 합성한다.

예를 들어, 각 인버터(12a, 13a)의 평균지연시간 k는 약 T/2m, 상기 전압폴로어(15a)의 출력 전압 Vp는 5V, 상기 전압폴로어(15)의 출력전압 Vs는 5V라고 가정한다. 이런 경우에, V1 = Vs X 0.8 = 5.0 X 0.8, V2 = Vp X 0.2 = 5.0 X 0.2라고 하면, 상기 합성회로(17)는 V1+V2 = 5.0V 의 전압을 만들어 낸다. 상기 입력부의외부 클록 신호 CLK의 출력부의 외부 클록 신호의 위상을 일치시키기 위한 상기 전압 Vp가 6.0V일 때, V2 = Vp X 0.2 = 6.0V X 0.2 = 1.2V이므로 상기 합성회로(17)는 V = V1 + V2 = 5.2V를 만든다. 따라서, 상기 인버터 소자들의 작동지연시간의 변화를 흡수할 수 있게 된다.

상기 합성 비율 1:4는 상기 지연라인(13)의 인버터들(13a)의 특성을 조절하기 위한 전압이 기준이 되는 상기 링 발진기(12)의 상기 전원공급라인(14)의 전압 Vs의 약 20%라는 가정 하에 도출된 것이다.

위에 설명한 바와 같이, 상기 비율 1:4는 상기 전압폴로어(15a)에서 발생한 전압의 조절범위를 상기 외부 클록(CLK)의 한 주기 동안의 비교 결과의 범위로 제한시키기 위해 선택되었다. 이 경우에, 상기 인버터들의 특성변화를 흡수할 정도로 충분히 넓은 범위에서 미세한 조정을 수행하면 충분하다. 따라서, 비록 입력부와 출력부의 외부 클록 신호의 비교 결과가 제2 또는 제3 주기에서 더 높아지거나 낮아지더라도 상기 비율을 조절함으로써 상기 링 발진기(12)의 상기 전원공급라인(14)의 전압 Vp와 크게 다르지 않은 제어전압을 상기 인버터들(13a)의 전원공급라인(13a)에 만들 수 있다.

지금까지 자세히 설명한 바와 같이 인버터들은 링 발진기와 지연라인을 구성하기 위한 소자로 사용된다. 상기 인버터들은 차동증폭기 또는 연산 증폭기를 이용하는 반전증폭기를 포함할 수 있다.

상기 실시예들에서는 비록 데이터 전송비율 n이 상기 클록 주파수의 7배이지만 n은 2이상의 자연수이면 된다.

이상에서 설명한 바와 같이 외부에서 전송된 클록 신호에 지터가 발생하더라도 본 발명에 따른 샘플링 클록 발생기 회로에서 발생하는 샘플링 클록은 지터에 의한 영향을 고려하여 구성되므로 데이터 샘플링 오류를 방지할 수 있다.

Claims

제1 전원공급라인에 연결되어 있고 서로 직렬로 연결된 m(m은 3이상의 홀수)개의 제1 인버터들을 구비고 있는 링 발진기(ring oscillator);

제2 전원공급라인에 연결되어 있고 서로 직렬로 연결된 2m 또는 2m-1 개의 제2 인버터들을 구비하고 있으며 외부에서 공급되는 클록 신호를 지연시키기 위한 지연라인(delay line); 및

상기 제1 전원공급라인의 전압을 제어함으로써 상기 링 발진기의 발진 주파수를 제어하기 위한 전압 제어 발진기(voltage controlled oscillator)를 갖는 위상동기루프(PLL: phase locked loop) 회로를 포함하되,

상기 제2 전원공급라인의 전압은 상기 제1 전원공급라인의 전압과 거의 같도록 설정되어 있으며 상기 제2 인버터들에 의해서 얻은 지연 클록은 샘플링 클록으로 사용되는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 1 항에 있어서,

상기 제1 전원공급라인 및 상기 제2 전원공급라인은 서로 직접 연결되고, 거의 같은 전압을 같도록 설정되며, 상기 제2 인버터들에서 얻은 상기 지연 클록들은 직렬로 전송된 데이터를 병렬 데이터로 바꾸기 위해 사용되는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 2 항에 있어서,

상기 링 발진기는 상기 외부 클록 신호의 주기와 거의 같은 주기를 갖는 펄스를 만들어 내고, 상기 PLL 회로는 상기 외부 클록의 위상과 상기 펄스의 위상을 비교하기 위한 위상 비교 회로(phase comparator circuit)를 갖는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 3 항에 있어서,

상기 외부 클록 신호는 상기 직렬로 전송되는 데이터와 함께 전송되나 상기 데이터가 전송되는 선과 다른 선을 통해서 전송되고, 상기 데이터는 상기 전송되는 클록 주파수의 n배의 주파수에서 n(n은 2이상의 정수)개의 데이터의 단위로 직렬로 전송되는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 4 항에 있어서,

상기 m은 7이고 상기 외부 클록 신호는 컴퓨터로부터 상기 데이터와 함께 전송되는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제1 전원공급라인에 연결되어 있고 서로 직렬로 연결된 m(m은 3이상의 홀수)개의 제1 인버터들을 구비하는 링 발진기(ring oscillator);

제2 전원공급라인에 연결되어 있고 서로 직렬로 연결된 2m 또는 2m-1 개의 제2 인버터들을 구비하고 있으며 외부에서 공급된 클록 신호를 지연시키기 위한 지연라인(delay line);

상기 제1 전원공급라인의 전압을 제어함으로써 상기 링 발진기의 발진 주파수를 제어하기 위한 전압 제어 발진기(voltage controlled oscillator)를 갖는 제1 위상동기루프(PLL: phase locked loop) 회로;

상기 외부 클록의 위상과 상기 지연라인에서 출력된 클록들의 위상을 비교함으로써 상기 지연라인의 상기 제2 인버터들에서 출력된 클록들을 고정시키기 위한 제어전압을 발생시키는 제2 위상동기루프(PLL); 및

상기 제1 전원공급라인의 전압과 상기 제어전압에 기초하여 상기 제2 전원공급라인의 전압을 설정하기 위한 전압설정회로(voltage setting circuit)를 포함하되,

상기 제2 인버터들로부터 얻은 지연 클록은 샘플링 클록으로 사용되는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 6 항에 있어서,

상기 링 발진기는 상기 외부 클록 신호의 주기와 거의 같은 주기를 같는 펄스를 발생시키고, 상기 제1 PLL 회로는 상기 외부 클록의 위상과 상기 펄스의 위상을 비교하기 위한 제1 위상 비교 회로를 갖고, 상기 제2 PLL 회로는 상기 외부 클록 신호의 위상과 상기 지연라인의 2m번째 인버터에서 출력된 클록의 위상을 비교하기 위한 제2 위상 비교 회로를 갖는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 7 항에 있어서,

상기 외부 클록 신호는 상기 직렬로 전송되는 데이터와 함께 전송되나 상기 데이터가 전송되는 선과 다른 선을 통해서 전송되고, 상기 데이터는 상기 전송되는 클록 주파수의 n(n은 2이상의 정수)배의 주파수에서 n개의 데이터의 단위로 직렬로 전송되는 것을 특징으로 하는 샘플링 클록 발생기 회로.
제 8 항에 있어서,

상기 m은 상기 n과 같고,

상기 제1 PLL 회로는 제1 전하 펌프 회로(charge pump circuit), 제1 저주파 필터 및 제1 전압폴로어(voltage follower)를 구비하며, 상기 제1 위상 비교기의 출력은 상기 제1 전하 펌프 회로에 입력되고, 상기 제1 전하 펌프 회로의 출력은 상기 제1 저주파 필터에 입력되고, 상기 제1 저주파 필터의 출력은 상기 제1 전압폴로어에 입력되며,

상기 제2 PLL 회로는 제2 전하 펌프 회로, 제2 저주파 필터 및 제2 전압폴로어를 구비하며, 상기 제2 위상 비교기의 출력은 상기 제2 전하 펌프 회로에 입력되고, 상기 제2 전하 펌프 회로의 출력은 상기 제2 저주파 필터에 입력되고, 상기 제2 저주파 필터의 입력은 상기 제2 전압폴로어에 입력되며,

상기 전압 설정 회로는 상기 제1 전압폴로어의 전압 신호와 상기 제2 전압폴로어의 전압 신호를 합성하는 회로인 것을 특징으로 하는 샘플링 클록 생성기 회로.
제1 전원공급라인에 연결되어서 서로 직렬로 연결된 m(m은 3이상의 홀수)개의 제1 인버터들을 구비하는 링 발진기(ring oscillator);

제2 전원공급라인에 연결되어서 서로 직렬로 연결된 2m 또는 2m-1 개의 제2 인버터들을 구비하고 있으며, 외부에서 공급된 클록을 지연시키고 상기 지연된 클록을 상기 제2 인버터들로부터 출력시키기 위한 지연라인(delay line);

상기 제1 전원공급라인의 전압을 제어함으로써 상기 링 발진기의 발진 주파수를 제어하기 위한 전압 제어 발진기(voltage controlled oscillator)를 갖는 위상동기루프(PLL: phase locked loop) 회로; 및

직렬 전송된 데이터를 n(n은 2이상의 정수)개의 데이터 단위의 병렬 데이터로 변환하기 위한 직렬/병렬 변환 회로를 구비하고 있으며, 상기 직렬/병렬 변환 회로에는 상기 제2 전원공급라인의 전압을 상기 제1 전원공급라인의 전압과 거의 같도록 설정함으로써 상기 제2 인버터들로부터 얻은 상기 지연 클록이 공급되는 것을 특징으로 하는 데이터 수신장치.
제1 전원공급라인에 연결되어서 서로 직렬로 연결된 m(m은 3이상의 홀수)개의 제1 인버터들을 갖는 링 발진기(ring oscillator);

제2 전원공급라인에 연결되어서 서로 직렬로 연결된 2m 또는 2m-1 개의 제2 인버터들을 갖고 있으며, 외부에서 공급된 클록을 지연시키고 상기 지연된 클록을상기 제2 인버터로부터 출력시키기 위한 지연라인(delay line);

상기 제1 전원공급라인의 전압을 제어함으로써 상기 링 발진기의 발진 주파수를 제어하기 위한 전압 제어 발진기(voltage controlled oscillator)를 갖는 제1 위상동기루프(PLL: phase locked loop) 회로;

상기 외부 클록의 위상과 상기 지연라인의 상기 제2 인버터들에서 출력된 클록들의 위상을 비교하고, 상기 지연라인의 상기 제2 인버터들에서 출력된 클록들을 고정시키기 위한 제어전압을 발생시키는 제2 위상동기루프(PLL);

상기 제1 전원공급라인의 전압과 상기 제어전압에 기초하여 상기 제2 전원공급라인의 전압을 설정하기 위한 전압 설정 회로; 및

직렬로 전송된 데이터를 n(n은 2이상의 정수)개의 데이터 단위로 병렬 데이터로 변환하기 위한 직렬/병렬 변환기로 구성되며,

상기 직렬/병렬 변환기 회로에는 상기 제2 인버터들에서 얻은 상기 지연 클록이 공급되는 것을 특징으로 하는 데이터 수신장치.
제 11 항에 있어서,

상기 제1 전원공급라인 및 제2 전원공급라인은 서로 직접 연결되어 있고, 양 전압은 거의 같도록 설정되어 있으며, 상기 제2 인버터들로부터 얻는 상기 지연 클록들은 직렬로 전송된 데이터를 병렬 데이터로 변환하기 위해 사용되는 것을 특징으로 하는 데이터 수신장치.