JP2704103B2 - 位相比較回路 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
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- H03—ELECTRONIC CIRCUITRY
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- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/001—Details of arrangements applicable to more than one type of frequency demodulator
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Description
【０００１】
【産業上の利用分野】本発明は位相比較回路に関し、特
にループフィルタおよびＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｏｃｉｌｌａｔｏｒ）とともにＰＬ
Ｌ（Ｐｈａｓｅ−ｌｏｏｋｅｄ ｌｏｏｐ）を構成し、
ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）
符号とＶＣＯの発生するＶＣＯクロックとの位相差を比
較出力する位相比較回路に関する。
にループフィルタおよびＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｏｃｉｌｌａｔｏｒ）とともにＰＬ
Ｌ（Ｐｈａｓｅ−ｌｏｏｋｅｄ ｌｏｏｐ）を構成し、
ＣＭＩ（Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）
符号とＶＣＯの発生するＶＣＯクロックとの位相差を比
較出力する位相比較回路に関する。
【０００２】
【従来の技術】ＣＭＩ符号は、１タイムスロットを２分
割し、符号“０”に対しては“０１”を対応させ、符号
“１”に対しては“００”と“１１”を交互に対応させ
る符号である。このＣＭＩ符号とＶＣＯクロックとの位
相差を比較するためにＣＭＩ符号の含むクロックを抽出
する方法としてセラミックフィルタを利用するものもあ
るが、装置の小型化、低価格化が隘路となって、通常は
この機能を集積回路上のＰＬＬで実現することが多い。
ＰＬＬは、位相比較回路、ループフィルタおよびＶＣＯ
で構成されている。
割し、符号“０”に対しては“０１”を対応させ、符号
“１”に対しては“００”と“１１”を交互に対応させ
る符号である。このＣＭＩ符号とＶＣＯクロックとの位
相差を比較するためにＣＭＩ符号の含むクロックを抽出
する方法としてセラミックフィルタを利用するものもあ
るが、装置の小型化、低価格化が隘路となって、通常は
この機能を集積回路上のＰＬＬで実現することが多い。
ＰＬＬは、位相比較回路、ループフィルタおよびＶＣＯ
で構成されている。
【０００３】この位相比較回路としては、図５に示す従
来の回路がある。図５において、Ｄ型フリップフロップ
を利用するフリップフロップ１０はＶＣＯクロックを２
分周したＱ出力および−Ｑ出力をそれぞれ出力ｉおよび
出力ｊとして出力する。エッジ検出回路９は、ＣＭＩ符
号の立ち上がりと立ち下がりのタイミングで微小幅のパ
ルスを発生し出力ｈとして送出する。このエッジ検出回
路９は、遅延回路とＥＸＯＲ（ＥＸｃｌｕｓｉｖｅ Ｏ
Ｒ，排他的論理和）ゲートとにより構成できる。エッジ
検出回路９で発生する微小幅のパルスは、入力信号と入
力信号の遅延信号との排他的論理和をとれば、遅延回路
の遅延時間に比例したパルス幅のパルスが得られる。Ｄ
型フリップフロップを利用するフリップフロップ１１
は、フリップフロップ１０の出力ｊをＤ入力端子に入力
し、エッジ検出回路９の出力ｈをｃ入力端子に入力す
る。ＥＸＯＲゲート１２はフリップフロップ１０の出力
ｉとフリップフロップ１１の出力ｋとの排他的論理和を
とり位相比較出力ｐを得る。
来の回路がある。図５において、Ｄ型フリップフロップ
を利用するフリップフロップ１０はＶＣＯクロックを２
分周したＱ出力および−Ｑ出力をそれぞれ出力ｉおよび
出力ｊとして出力する。エッジ検出回路９は、ＣＭＩ符
号の立ち上がりと立ち下がりのタイミングで微小幅のパ
ルスを発生し出力ｈとして送出する。このエッジ検出回
路９は、遅延回路とＥＸＯＲ（ＥＸｃｌｕｓｉｖｅ Ｏ
Ｒ，排他的論理和）ゲートとにより構成できる。エッジ
検出回路９で発生する微小幅のパルスは、入力信号と入
力信号の遅延信号との排他的論理和をとれば、遅延回路
の遅延時間に比例したパルス幅のパルスが得られる。Ｄ
型フリップフロップを利用するフリップフロップ１１
は、フリップフロップ１０の出力ｊをＤ入力端子に入力
し、エッジ検出回路９の出力ｈをｃ入力端子に入力す
る。ＥＸＯＲゲート１２はフリップフロップ１０の出力
ｉとフリップフロップ１１の出力ｋとの排他的論理和を
とり位相比較出力ｐを得る。
【０００４】図６は図５の位相比較回路の主要信号の波
形図である。ＣＭＩ符号は、符号“０”に対する“０
１”、符号“１”に対する“００”、“１１”、“０
０”、“１１”および符号“０”に対する“０１”のビ
ット列が入力されている。ＶＣＯクロックは、立ち下が
りがＣＭＩ符号の変化点と一致して入力されている。エ
ッジ検出回路９の出力ｈはＣＭＩ符号の立ち上がりと立
ち下がりに発生するパルスである。フリップフロップ１
０の出力ｉおよび出力ｊは、ＶＣＯクロックを２分周し
ている。フリップフロップ１１の出力ｋは、フリップフ
ロップ１０の出力ｊを出力ｈのタイミングでラッチした
ものである。位相比較回路出力ｐは、フリップフロップ
１０の出力ｉとフリップフロップ１１の出力ｋとの排他
的論理和をＥＸＯＲゲート１２でとることで得られる。
形図である。ＣＭＩ符号は、符号“０”に対する“０
１”、符号“１”に対する“００”、“１１”、“０
０”、“１１”および符号“０”に対する“０１”のビ
ット列が入力されている。ＶＣＯクロックは、立ち下が
りがＣＭＩ符号の変化点と一致して入力されている。エ
ッジ検出回路９の出力ｈはＣＭＩ符号の立ち上がりと立
ち下がりに発生するパルスである。フリップフロップ１
０の出力ｉおよび出力ｊは、ＶＣＯクロックを２分周し
ている。フリップフロップ１１の出力ｋは、フリップフ
ロップ１０の出力ｊを出力ｈのタイミングでラッチした
ものである。位相比較回路出力ｐは、フリップフロップ
１０の出力ｉとフリップフロップ１１の出力ｋとの排他
的論理和をＥＸＯＲゲート１２でとることで得られる。
【０００５】ＣＭＩ符号の位相情報は出力ｈおよびｋ
に、ＶＣＯクロックの位相情報は出力ｉおよびｊに含ま
れるので、位相比較出力ｐのハッチングを施したパルス
幅を有するパルスの位相比較出力ｐとしてＣＭＩ符号と
ＶＣＯクロックとの位相差が得られる。
に、ＶＣＯクロックの位相情報は出力ｉおよびｊに含ま
れるので、位相比較出力ｐのハッチングを施したパルス
幅を有するパルスの位相比較出力ｐとしてＣＭＩ符号と
ＶＣＯクロックとの位相差が得られる。
【０００６】
【発明が解決しようとする課題】この従来の位相比較回
路では、ＣＭＩ符号が“００”、“１１”となると図５
に示すようにエッジ検出回路９の出力ｈがＶＣＯクロッ
クの２分の１の周期となる。従って、フリップフロップ
１１は２分周クロック波形の出力ｊの“１”を常に読み
込むため、出力ｋは“１”が連続する。出力ｋはＣＭＩ
符号の位相情報を表し、出力ｉはＶＣＯクロックの位相
情報を表しているから、ＣＭＩ符号が“００”、“１
１”の時はＶＣＯクロックの位相情報のみが出力され、
ＣＭＩ符号の位相差情報は出力されないこととなる。
路では、ＣＭＩ符号が“００”、“１１”となると図５
に示すようにエッジ検出回路９の出力ｈがＶＣＯクロッ
クの２分の１の周期となる。従って、フリップフロップ
１１は２分周クロック波形の出力ｊの“１”を常に読み
込むため、出力ｋは“１”が連続する。出力ｋはＣＭＩ
符号の位相情報を表し、出力ｉはＶＣＯクロックの位相
情報を表しているから、ＣＭＩ符号が“００”、“１
１”の時はＶＣＯクロックの位相情報のみが出力され、
ＣＭＩ符号の位相差情報は出力されないこととなる。
【０００７】このような位相比較回路を採用したＰＬＬ
は、ＣＭＩ符号が“００”あるいは“１１”の受信確率
が高くなるとループ利得が減少しジッタが増加する要因
となっていた。さらにＣＭＩ符号が“００”、“１１”
の長く連続する符号となると同期はずれを発生するとい
う問題点があった。
は、ＣＭＩ符号が“００”あるいは“１１”の受信確率
が高くなるとループ利得が減少しジッタが増加する要因
となっていた。さらにＣＭＩ符号が“００”、“１１”
の長く連続する符号となると同期はずれを発生するとい
う問題点があった。
【０００８】また、ＣＭＩ符号とＶＣＯクロックとの位
相差がパルス幅に変換されているので、位相差とパルス
幅との対応に精度が必要となり、また雑音が重畳する
と、パルス幅が変動するのでジッタが発生するという問
題点があった。
相差がパルス幅に変換されているので、位相差とパルス
幅との対応に精度が必要となり、また雑音が重畳する
と、パルス幅が変動するのでジッタが発生するという問
題点があった。
【０００９】本発明の目的は、このような問題点を解決
し、簡易な回路構成でありながらＣＭＩ符号が“０
０”、“１１”の連続符号においてもＣＭＩ符号の位相
とＶＣＯクロックの位相とが比較可能な位相比較回路を
提供することにある。
し、簡易な回路構成でありながらＣＭＩ符号が“０
０”、“１１”の連続符号においてもＣＭＩ符号の位相
とＶＣＯクロックの位相とが比較可能な位相比較回路を
提供することにある。
【００１０】
【課題を解決するための手段】本発明の位相比較回路
は、ループフィルタおよびＶＣＯとともにＰＬＬを構成
し、“０１”と“００”および“１１”とのビット列を
含むＣＭＩ符号と前記ＶＣＯの発生するＶＣＯクロック
との位相差を出力する位相比較回路において、前記ＣＭ
Ｉ符号のすべての論理値の変化点に関する位相情報にも
とづいて前記ＣＭＩ符号と前記ＶＣＯクロックとの位相
を比較し前記ＣＭＩ符号が“００”もしくは“１１”の
連続符号であっても前記ＣＭＩ符号の位相と前記ＶＣＯ
クロックの位相との比較を可能とする構成を有する。
は、ループフィルタおよびＶＣＯとともにＰＬＬを構成
し、“０１”と“００”および“１１”とのビット列を
含むＣＭＩ符号と前記ＶＣＯの発生するＶＣＯクロック
との位相差を出力する位相比較回路において、前記ＣＭ
Ｉ符号のすべての論理値の変化点に関する位相情報にも
とづいて前記ＣＭＩ符号と前記ＶＣＯクロックとの位相
を比較し前記ＣＭＩ符号が“００”もしくは“１１”の
連続符号であっても前記ＣＭＩ符号の位相と前記ＶＣＯ
クロックの位相との比較を可能とする構成を有する。
【００１１】また本発明の位相比較回路は、ループフィ
ルタおよびＶＣＯとともにＰＬＬを構成し、“０１”と
“００”および“１１”とのビット列を含むＣＭＩ符号
と前記ＶＣＯの発生するＶＣＯクロックとの位相差を出
力する位相比較回路において、前記ＣＭＩ符号を前記Ｖ
ＣＯクロックで取り込み同期をとって出力する第１のフ
リップフロップと、前記第１のフリップフロップの出力
を前記ＶＣＯクロックの１クロック分遅延させて出力す
る第２のフリップフロップと、前記第１のフリップフロ
ップと前記第２のフリップフロップの出力との排他的論
理和をとり前記ＣＭＩ符号の“０１”に対しては“１”
を“００”および“１１”に対しては“０”を出力する
第１の排他的論理和ゲートと、前記ＣＭＩ符号を前記Ｖ
ＣＯクロックの極性反転出力のタイミングで取り込んで
出力する第３のフリップフロップと、前記第１のフリッ
プフロップと前記第３のフリップフロップの出力との排
他的論理和をとり前記ＣＭＩ符号と前記ＶＣＯクロック
との位相差を表現するパルスとして出力する第２の排他
的論理和ゲートと、前記第２の排他的論理和ゲートの出
力を入力とし前記第１の排他的論理和ゲートと前記ＶＣ
Ｏクロックとの論理積によって前記入力の送出のオン／
オフを制御して位相比較出力を送出する出力回路とを備
える。
ルタおよびＶＣＯとともにＰＬＬを構成し、“０１”と
“００”および“１１”とのビット列を含むＣＭＩ符号
と前記ＶＣＯの発生するＶＣＯクロックとの位相差を出
力する位相比較回路において、前記ＣＭＩ符号を前記Ｖ
ＣＯクロックで取り込み同期をとって出力する第１のフ
リップフロップと、前記第１のフリップフロップの出力
を前記ＶＣＯクロックの１クロック分遅延させて出力す
る第２のフリップフロップと、前記第１のフリップフロ
ップと前記第２のフリップフロップの出力との排他的論
理和をとり前記ＣＭＩ符号の“０１”に対しては“１”
を“００”および“１１”に対しては“０”を出力する
第１の排他的論理和ゲートと、前記ＣＭＩ符号を前記Ｖ
ＣＯクロックの極性反転出力のタイミングで取り込んで
出力する第３のフリップフロップと、前記第１のフリッ
プフロップと前記第３のフリップフロップの出力との排
他的論理和をとり前記ＣＭＩ符号と前記ＶＣＯクロック
との位相差を表現するパルスとして出力する第２の排他
的論理和ゲートと、前記第２の排他的論理和ゲートの出
力を入力とし前記第１の排他的論理和ゲートと前記ＶＣ
Ｏクロックとの論理積によって前記入力の送出のオン／
オフを制御して位相比較出力を送出する出力回路とを備
える。
【００１２】また本発明の位相比較回路は、前記出力回
路を、前記第１の排他的論理和ゲートと前記ＶＣＯクロ
ックとの論理積をイネーブル信号として前記第２の排他
的論理ゲートの出力の送出のオン／オフを制御する３ス
テートバッファとした構成を有する。
路を、前記第１の排他的論理和ゲートと前記ＶＣＯクロ
ックとの論理積をイネーブル信号として前記第２の排他
的論理ゲートの出力の送出のオン／オフを制御する３ス
テートバッファとした構成を有する。
【００１３】また本発明の位相比較回路は、前記第１，
第２および第３のフリップフロップをＤ型フリップフロ
ップとした構成を有する。
第２および第３のフリップフロップをＤ型フリップフロ
ップとした構成を有する。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は、本発明の一実施例の位相比較回路
の回路図である。本実施例は、ＣＭＩ符号をＶＣＯクロ
ックでラッチして取り込む第１のフリップフロップとし
てのＤ型フリップフロップを利用するフリップフロップ
１と、フリップフロップ１の出力をＶＣＯクロックで１
クロック分遅延させる第２のフリップフロップとしての
Ｄ型フリップフロップ利用のフリップフロップ２と、フ
リップフロップ１とフリップフロップ２の出力の排他的
論理和をとる第１の排他的論理和ゲートとしてのＥＸＯ
Ｒゲート３と、ＶＣＯクロックの極性反転した否定出力
を発生するインバータ４と、ＣＭＩ符号をインバータ４
のタイミングで取り込む第３のフリップフロップとして
のＤ型フリップフロップ利用のフリップフロップ５と、
フリップフロップ１の出力とフリップフロップ５の出力
との排他的論理和をとる第２の排他的論理和ゲートとし
てのＥＸＯＲゲート６と、ＥＸＯＲゲート３の出力とＶ
ＣＯクロックとの論理積を出力するＡＮＤゲート７と、
ＡＮＤゲート７の出力をイネーブル信号としてＥＸＯＲ
ゲート６の出力の送出を制御して位相比較出力とする３
ステートバッファ８とを備える。
の回路図である。本実施例は、ＣＭＩ符号をＶＣＯクロ
ックでラッチして取り込む第１のフリップフロップとし
てのＤ型フリップフロップを利用するフリップフロップ
１と、フリップフロップ１の出力をＶＣＯクロックで１
クロック分遅延させる第２のフリップフロップとしての
Ｄ型フリップフロップ利用のフリップフロップ２と、フ
リップフロップ１とフリップフロップ２の出力の排他的
論理和をとる第１の排他的論理和ゲートとしてのＥＸＯ
Ｒゲート３と、ＶＣＯクロックの極性反転した否定出力
を発生するインバータ４と、ＣＭＩ符号をインバータ４
のタイミングで取り込む第３のフリップフロップとして
のＤ型フリップフロップ利用のフリップフロップ５と、
フリップフロップ１の出力とフリップフロップ５の出力
との排他的論理和をとる第２の排他的論理和ゲートとし
てのＥＸＯＲゲート６と、ＥＸＯＲゲート３の出力とＶ
ＣＯクロックとの論理積を出力するＡＮＤゲート７と、
ＡＮＤゲート７の出力をイネーブル信号としてＥＸＯＲ
ゲート６の出力の送出を制御して位相比較出力とする３
ステートバッファ８とを備える。
【００１６】フリップフロップ１のＤ入力端子にＣＭＩ
符号を入力し、Ｃ入力端子にＶＣＯクロックを入力して
Ｑ出力端子にＣＭＩ符号をＶＣＯクロックに同期させた
データとしての出力ａを出力する。フリップフロップ２
は、Ｄ入力端子にフリップフロップ１の出力ａを入力
し、Ｃ入力端子にＶＣＯクロックを入力してＱ出力端子
にＣＭＩ符号をさらに１クロック遅延させたデータとし
ての出力ｂを出力する。ＥＸＯＲゲート３は、フリップ
フロップ１の出力ａとフリップフロップ２の出力ｂとの
排他的論理和をとり出力ｃを出力する。フリップフロッ
プ５のＤ入力端子にはＣＭＩ符号を入力し、Ｃ入力端子
にインバータ４で反転したＶＣＯクロックを入力してＱ
出力端子にＣＭＩ符号を１クロック遅延させた出力ｅを
出力する。ＥＸＯＲゲート６は、フリップフロップ１の
出力ａとフリップフロップ５の出力ｅとの排他的論理和
ある出力ｆを出力する。ＡＮＤゲート７は、ＥＸＯＲゲ
ート３とＶＣＯクロックとの論理積である出力ｇを出力
する。３ステートバッファ８は、イネーブル端子ＥＮに
ＡＮＤゲート７の出力ｇを接続し、イネーブル端子ＥＮ
が“１”を受ける時ＥＸＯＲゲート６の出力を位相比較
出力Ｒとし、“０”の時はハイ・インピーダンス状態を
保つ。
符号を入力し、Ｃ入力端子にＶＣＯクロックを入力して
Ｑ出力端子にＣＭＩ符号をＶＣＯクロックに同期させた
データとしての出力ａを出力する。フリップフロップ２
は、Ｄ入力端子にフリップフロップ１の出力ａを入力
し、Ｃ入力端子にＶＣＯクロックを入力してＱ出力端子
にＣＭＩ符号をさらに１クロック遅延させたデータとし
ての出力ｂを出力する。ＥＸＯＲゲート３は、フリップ
フロップ１の出力ａとフリップフロップ２の出力ｂとの
排他的論理和をとり出力ｃを出力する。フリップフロッ
プ５のＤ入力端子にはＣＭＩ符号を入力し、Ｃ入力端子
にインバータ４で反転したＶＣＯクロックを入力してＱ
出力端子にＣＭＩ符号を１クロック遅延させた出力ｅを
出力する。ＥＸＯＲゲート６は、フリップフロップ１の
出力ａとフリップフロップ５の出力ｅとの排他的論理和
ある出力ｆを出力する。ＡＮＤゲート７は、ＥＸＯＲゲ
ート３とＶＣＯクロックとの論理積である出力ｇを出力
する。３ステートバッファ８は、イネーブル端子ＥＮに
ＡＮＤゲート７の出力ｇを接続し、イネーブル端子ＥＮ
が“１”を受ける時ＥＸＯＲゲート６の出力を位相比較
出力Ｒとし、“０”の時はハイ・インピーダンス状態を
保つ。
【００１７】図２は図１の位相比較回路におけるＶＣＯ
クロックとＣＭＩ符号との位相が一致している場合の主
要信号の波形図である。ＣＭＩデータは０，１，１，
０，１，０の場合を例とし、“０１”、“１１”、“０
０”、“０１”、“１１”、“０１”のビット列が入力
されているものとする。ＶＣＯクロックは立ち下がりが
ＣＭＩ符号の変化点と一致して入力されている。出力ａ
はフリップフロップ１のＱ端子出力を示し、ＣＭＩ符号
をＶＣＯクロックで同期化しＶＣＯクロックの１クロッ
ク分遅延している。出力ｂはフリップフロップ２のＱ端
子出力で、出力ａをさらにＶＣＯクロックの１クロック
分遅延している。出力ｃはＥＸＯＲゲート３の出力で、
出力ａと出力ｂが一致している時“０”を出力し、不一
致の時“１”を出力する。出力ｅはフリップフロップ５
のＱ端子出力を示し、ＶＣＯクロックをインバータ４で
反転した出力ｄでＣＭＩ符号を同期化している。ＣＭＩ
符号の変化点と出力ｄの立ち上がりは一致することにな
り、フリップフロップ５はクロックの立ち上がりでデー
タを読み込める場合と、次のクロックの立ち上がりでデ
ータを読み込める場合とが存在する。出力ｆはＥＸＯＲ
ゲート６の出力で、出力ｅと出力ａとの排他的論理和で
ある。出力ｇはＡＮＤゲート７の出力で、これを３ステ
ートバッファ８のイネーブル端子ＥＮに与え、“１”の
時３ステートバッファ８をイネーブル状態すなわちデー
タ出力を可能な状態とし、“０”の時ハイ・インピーダ
ンスとする。位相比較出力Ｒは３ステートバッファ８の
出力する位相差情報で、“１”の時はＶＣＯの発振周波
数を下げ、“０”の時はＶＣＯの発振周波数を上げるよ
うに制御する。これによりＶＣＯクロックの位相をＣＭ
Ｉ符号に一致させることができる。図中点線およびＨｉ
−Ｚはハイ・インピーダンスを表わす。
クロックとＣＭＩ符号との位相が一致している場合の主
要信号の波形図である。ＣＭＩデータは０，１，１，
０，１，０の場合を例とし、“０１”、“１１”、“０
０”、“０１”、“１１”、“０１”のビット列が入力
されているものとする。ＶＣＯクロックは立ち下がりが
ＣＭＩ符号の変化点と一致して入力されている。出力ａ
はフリップフロップ１のＱ端子出力を示し、ＣＭＩ符号
をＶＣＯクロックで同期化しＶＣＯクロックの１クロッ
ク分遅延している。出力ｂはフリップフロップ２のＱ端
子出力で、出力ａをさらにＶＣＯクロックの１クロック
分遅延している。出力ｃはＥＸＯＲゲート３の出力で、
出力ａと出力ｂが一致している時“０”を出力し、不一
致の時“１”を出力する。出力ｅはフリップフロップ５
のＱ端子出力を示し、ＶＣＯクロックをインバータ４で
反転した出力ｄでＣＭＩ符号を同期化している。ＣＭＩ
符号の変化点と出力ｄの立ち上がりは一致することにな
り、フリップフロップ５はクロックの立ち上がりでデー
タを読み込める場合と、次のクロックの立ち上がりでデ
ータを読み込める場合とが存在する。出力ｆはＥＸＯＲ
ゲート６の出力で、出力ｅと出力ａとの排他的論理和で
ある。出力ｇはＡＮＤゲート７の出力で、これを３ステ
ートバッファ８のイネーブル端子ＥＮに与え、“１”の
時３ステートバッファ８をイネーブル状態すなわちデー
タ出力を可能な状態とし、“０”の時ハイ・インピーダ
ンスとする。位相比較出力Ｒは３ステートバッファ８の
出力する位相差情報で、“１”の時はＶＣＯの発振周波
数を下げ、“０”の時はＶＣＯの発振周波数を上げるよ
うに制御する。これによりＶＣＯクロックの位相をＣＭ
Ｉ符号に一致させることができる。図中点線およびＨｉ
−Ｚはハイ・インピーダンスを表わす。
【００１８】図３はＶＣＯクロックの立ち下がりがＣＭ
Ｉ符号の変化点より遅れ ている場合を示す。出力ａはフ
リップフロップ１のＱ端子出力を示しＣＭＩ符号をＶＣ
Ｏクロックで同期化しＶＣＯクロックの１クロック分遅
延している。出力ｂはフリップフロップ２のＱ端子出力
で、出力ａをさらにＶＣＯクロックの１クロック分遅延
している。出力ｃはＥＸＯＲゲート３の出力で、出力ａ
と出力ｂが一致している時“０”を出力し、不一致の時
“１”を出力する。出力ｅはフリップフロップ５のＱ端
子出力を示し、ＶＣＯクロックをインバータ４で反転し
た出力ｄでＣＭＩ符号を同期化している。 ＣＭＩ符号
の変化点より出力ｄの立ち上がりは遅れているので、フ
リップフロップ５はクロックの立ち上がりでデータを読
み込める。出力ｆはＥＸＯＲゲート６の出力で出力ａと
出力ｅの排他的論理和である。出力ｇはＡＮＤゲート７
の出力で、これを３ステートバッファ８のイネーブル端
子ＥＮに与え、“１”の時３ステートバッファ８のイネ
ーブル状態すなわちデータ出力を可能な状態とし、
“０”の時ハイ・インピーダンスとする。位相比較出力
Ｒは３ステートバッファ８の出力する位相差情報で、こ
の例では“０”を出力してＶＣＯの発振周波数を上げる
ことによりＶＣＯクロックの位相をＣＭＩ符号に一致さ
せることができる。図中点線およびＨｉ−Ｚはハイ・イ
ンピーダンスを表わす。
Ｉ符号の変化点より遅れ ている場合を示す。出力ａはフ
リップフロップ１のＱ端子出力を示しＣＭＩ符号をＶＣ
Ｏクロックで同期化しＶＣＯクロックの１クロック分遅
延している。出力ｂはフリップフロップ２のＱ端子出力
で、出力ａをさらにＶＣＯクロックの１クロック分遅延
している。出力ｃはＥＸＯＲゲート３の出力で、出力ａ
と出力ｂが一致している時“０”を出力し、不一致の時
“１”を出力する。出力ｅはフリップフロップ５のＱ端
子出力を示し、ＶＣＯクロックをインバータ４で反転し
た出力ｄでＣＭＩ符号を同期化している。 ＣＭＩ符号
の変化点より出力ｄの立ち上がりは遅れているので、フ
リップフロップ５はクロックの立ち上がりでデータを読
み込める。出力ｆはＥＸＯＲゲート６の出力で出力ａと
出力ｅの排他的論理和である。出力ｇはＡＮＤゲート７
の出力で、これを３ステートバッファ８のイネーブル端
子ＥＮに与え、“１”の時３ステートバッファ８のイネ
ーブル状態すなわちデータ出力を可能な状態とし、
“０”の時ハイ・インピーダンスとする。位相比較出力
Ｒは３ステートバッファ８の出力する位相差情報で、こ
の例では“０”を出力してＶＣＯの発振周波数を上げる
ことによりＶＣＯクロックの位相をＣＭＩ符号に一致さ
せることができる。図中点線およびＨｉ−Ｚはハイ・イ
ンピーダンスを表わす。
【００１９】図４はＶＣＯクロックの立ち下がりがＣＭ
Ｉ符号の変化点より進んでいる場合を示す。出力ａはフ
リップフロップ１のＱ端子出力を示し、ＣＭＩ符号をＶ
ＣＯクロックで同期化しＶＣＯクロックの１クロック分
遅延している。出力ｂはフリップフロップ２のＱ端子出
力で、出力ａをさらにＶＣＯクロックの１クロック分遅
延している。出力ｃはＥＸＯＲゲート３の出力で、出力
ａと出力ｂが一致している時“０”を出力し、不一致の
時“１”を出力する。出力ｅはフリップフロップ５のＱ
端子出力を示し、ＶＣＯクロックをインバータ４で反転
した出力ｄでＣＭＩ符号を同期化している。ＣＭＩ符号
の変化点より出力ｄの立ち上がりは進んでいるので、フ
リップフロップ５は次のクロックの立ち上がりでデータ
を読み込める。出力ｆはＥＸＯＲゲート６の出力で出力
ａと出力ｅの排他的論理和である。出力ｇはＡＮＤゲー
ト７の出力で、これを３ステートバッファ８のイネーブ
ル端子ＥＮに与え、“１”の時３ステートバッファ８の
イネーブル状態すなわちデータ出力を可能な状態とし、
“０”の時ハイ・インピーダンスとする 。位相比較出力
Ｒは３ステートバッファ８の出力する位相差情報で、こ
の例では“１”を出力してＶＣＯの発振周波数を下げる
ことによりＶＣＯクロックの位相をＣＭＩ符号に一致さ
せることができる。図中点線およびＨｉ−Ｚはハイ・イ
ンピーダンスを表わす。
Ｉ符号の変化点より進んでいる場合を示す。出力ａはフ
リップフロップ１のＱ端子出力を示し、ＣＭＩ符号をＶ
ＣＯクロックで同期化しＶＣＯクロックの１クロック分
遅延している。出力ｂはフリップフロップ２のＱ端子出
力で、出力ａをさらにＶＣＯクロックの１クロック分遅
延している。出力ｃはＥＸＯＲゲート３の出力で、出力
ａと出力ｂが一致している時“０”を出力し、不一致の
時“１”を出力する。出力ｅはフリップフロップ５のＱ
端子出力を示し、ＶＣＯクロックをインバータ４で反転
した出力ｄでＣＭＩ符号を同期化している。ＣＭＩ符号
の変化点より出力ｄの立ち上がりは進んでいるので、フ
リップフロップ５は次のクロックの立ち上がりでデータ
を読み込める。出力ｆはＥＸＯＲゲート６の出力で出力
ａと出力ｅの排他的論理和である。出力ｇはＡＮＤゲー
ト７の出力で、これを３ステートバッファ８のイネーブ
ル端子ＥＮに与え、“１”の時３ステートバッファ８の
イネーブル状態すなわちデータ出力を可能な状態とし、
“０”の時ハイ・インピーダンスとする 。位相比較出力
Ｒは３ステートバッファ８の出力する位相差情報で、こ
の例では“１”を出力してＶＣＯの発振周波数を下げる
ことによりＶＣＯクロックの位相をＣＭＩ符号に一致さ
せることができる。図中点線およびＨｉ−Ｚはハイ・イ
ンピーダンスを表わす。
【００２０】このようにして、ＣＭＩ符号のすべての論
理値の変化点におけるエッジでＶＣＯクロックとの位相
比較を行い、その結果位相比較出力をＶＣＯクロックの
半クロックでＣＭＩ符号のエッジごとに出力する。これ
により、本実施例の位相比較回路を使用したＰＬＬは、
ＣＭＩ符号が“００”、“１１”の連続する符号でも位
相差を出力するので、同期がはずれることもなく、また
ジッターも抑止し得て安定に動作する。
理値の変化点におけるエッジでＶＣＯクロックとの位相
比較を行い、その結果位相比較出力をＶＣＯクロックの
半クロックでＣＭＩ符号のエッジごとに出力する。これ
により、本実施例の位相比較回路を使用したＰＬＬは、
ＣＭＩ符号が“００”、“１１”の連続する符号でも位
相差を出力するので、同期がはずれることもなく、また
ジッターも抑止し得て安定に動作する。
【００２１】
【発明の効果】以上説明したように本発明は、ＣＭＩ符
号の全ての変化点の位相情報を出力するので、ＣＭＩ符
号が“１”を示す“００”、“１１”の連続した符号で
もＣＭＩの位相差情報を出力でき、ＣＭＩ符号が“０
０”、“１１”の連続した符号でも同期はずれを起こさ
ずジッターも抑圧できる効果を有する。
号の全ての変化点の位相情報を出力するので、ＣＭＩ符
号が“１”を示す“００”、“１１”の連続した符号で
もＣＭＩの位相差情報を出力でき、ＣＭＩ符号が“０
０”、“１１”の連続した符号でも同期はずれを起こさ
ずジッターも抑圧できる効果を有する。
【００２２】またＣＭＩ符号とＶＣＯクロックとの位相
差がパルスで変換表現されるので、雑音が重畳しても位
相差の誤差が発生しない効果を有する。
差がパルスで変換表現されるので、雑音が重畳しても位
相差の誤差が発生しない効果を有する。
【図１】本発明の一実施例の位相比較回路の回路図であ
る。
る。
【図２】図１の位相比較回路におけるＶＣＯクロックと
ＣＭＩ符号との位相が一致している場合の主要信号の波
形図である。
ＣＭＩ符号との位相が一致している場合の主要信号の波
形図である。
【図３】図１の位相比較回路におけるＶＣＯクロックが
ＣＭＩ符号より位相が遅れている場合の主要信号の波形
図である。
ＣＭＩ符号より位相が遅れている場合の主要信号の波形
図である。
【図４】図１の位相比較回路におけるＶＣＯクロックが
ＣＭＩ符号より位相が進んでいる場合の主要信号の波形
図である。
ＣＭＩ符号より位相が進んでいる場合の主要信号の波形
図である。
【図５】従来の位相比較回路の回路図である。
【図６】図５の位相比較回路の主要信号の波形図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 溝本 浩之 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平１−226237（ＪＰ，Ａ) 特開 昭63−179636（ＪＰ，Ａ) 特開 昭64−27336（ＪＰ，Ａ) 特開 平１−93213（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 ループフィルタおよびＶＣＯとともにＰ
ＬＬを構成し、“０１”と“００”および“１１”との
ビット列を含むＣＭＩ符号と前記ＶＣＯの発生するＶＣ
Ｏクロックとの位相差を出力する位相比較回路におい
て、前記ＣＭＩ符号のすべての論理値の変化点に関する
位相情報にもとづいて前記ＣＭＩ符号と前記ＶＣＯクロ
ックとの位相を比較し前記ＣＭＩ符号が“００”もしく
は“１１”の連続符号であっても前記ＣＭＩ符号の位相
と前記ＶＣＯクロックの位相との比較を可能とすること
を特徴とする位相比較回路。 - 【請求項２】 ループフィルタおよびＶＣＯとともにＰ
ＬＬを構成し、“０１”と“００”および“１１”との
ビット列を含むＣＭＩ符号と前記ＶＣＯの発生するＶＣ
Ｏクロックとの位相差を出力する位相比較回路におい
て、前記ＣＭＩ符号を前記ＶＣＯクロックで取り込み同
期をとって出力する第１のフリップフロップと、前記第
１のフリップフロップの出力を前記ＶＣＯクロックの１
クロック分遅延させて出力する第２のフリップフロップ
と、前記第１のフリップフロップと前記第２のフリップ
フロップの出力との排他的論理和をとり前記ＣＭＩ符号
の“０１”に対しては“１”を“００”および“１１”
に対しては“０”を出力する第１の排他的論理和ゲート
と、前記ＣＭＩ符号を前記ＶＣＯクロックの極性反転出
力のタイミングで取り込んで出力する第３のフリップフ
ロップと、前記第１のフリップフロップと前記第３のフ
リップフロップの出力との排他的論理和をとり前記ＣＭ
Ｉ符号と前記ＶＣＯクロックとの位相差を表現するパル
スとして出力する第２の排他的論理和ゲートと、前記第
２の排他的論理和ゲートの出力を入力とし前記第１の排
他的論理和ゲートと前記ＶＣＯクロックとの論理積によ
って前記入力の送出のオン／オフを制御して位相比較出
力を送出する出力回路とを備えることを特徴とする位相
比較回路。 - 【請求項３】 前記出力回路を、前記第１の排他的論理
和ゲートと前記ＶＣＯクロックとの論理積をイネーブル
信号として前記第２の排他的論理ゲートの出力の送出の
オン／オフを制御する３ステートバッファで構成したこ
とを特徴とする請求項２記載の位相比較回路。 - 【請求項４】 前記第１，第２および第３のフリップフ
ロップをＤ型フリップフロップで構成したことを特徴と
する請求項２記載の位相比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27877893A JP2704103B2 (ja) | 1993-11-09 | 1993-11-09 | 位相比較回路 |
| US08/336,846 US5550878A (en) | 1993-11-09 | 1994-11-09 | Phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27877893A JP2704103B2 (ja) | 1993-11-09 | 1993-11-09 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131448A JPH07131448A (ja) | 1995-05-19 |
| JP2704103B2 true JP2704103B2 (ja) | 1998-01-26 |
Family
ID=17602052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27877893A Expired - Fee Related JP2704103B2 (ja) | 1993-11-09 | 1993-11-09 | 位相比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5550878A (ja) |
| JP (1) | JP2704103B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644605A (en) * | 1990-11-13 | 1997-07-01 | Dallas Semiconductor Corp. | Jitter attenuator |
| US5917356A (en) * | 1995-09-11 | 1999-06-29 | International Business Machines Corp. | Three state phase detector |
| US5712580A (en) * | 1996-02-14 | 1998-01-27 | International Business Machines Corporation | Linear phase detector for half-speed quadrature clocking architecture |
| US5991609A (en) * | 1996-12-26 | 1999-11-23 | Delco Electronics Corporation | Low cost digital automatic alignment method and apparatus |
| JP2936474B2 (ja) * | 1997-04-03 | 1999-08-23 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| US5966033A (en) * | 1998-01-27 | 1999-10-12 | Credence Systems Corporation | Low ripple phase detector |
| JP3196725B2 (ja) | 1998-06-09 | 2001-08-06 | 日本電気株式会社 | 位相比較回路 |
| US6496555B1 (en) | 1998-07-22 | 2002-12-17 | Nec Corporation | Phase locked loop |
| US6577694B1 (en) * | 1999-11-08 | 2003-06-10 | International Business Machines Corporation | Binary self-correcting phase detector for clock and data recovery |
| JP3296350B2 (ja) | 1999-11-25 | 2002-06-24 | 日本電気株式会社 | 位相検出回路 |
| US6683930B1 (en) * | 1999-12-23 | 2004-01-27 | Cypress Semiconductor Corp. | Digital phase/frequency detector, and clock generator and data recovery PLL containing the same |
| JP3404369B2 (ja) * | 2000-09-26 | 2003-05-06 | エヌイーシーマイクロシステム株式会社 | Ｄｌｌ回路 |
| US6351153B1 (en) * | 2000-10-30 | 2002-02-26 | Hewlett-Packard Company | Phase detector with high precision |
| US20040114702A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3980820A (en) * | 1975-06-17 | 1976-09-14 | Fmc Corporation | Clock phasing circuit |
| DE3431419C1 (de) * | 1984-08-27 | 1986-02-13 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Schaltungsanordnung zum Synchronisieren des empfangsseitig erzeugten Taktsignals mit bei digitaler Informationsuebertragung empfangenen Taktsignale in Fernmeldeanlagen |
| US4789996A (en) * | 1988-01-28 | 1988-12-06 | Siemens Transmission Systems, Inc. | Center frequency high resolution digital phase-lock loop circuit |
-
1993
- 1993-11-09 JP JP27877893A patent/JP2704103B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-09 US US08/336,846 patent/US5550878A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131448A (ja) | 1995-05-19 |
| US5550878A (en) | 1996-08-27 |
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