JPS6033650Y2 - 同期信号分離装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、ＡＦＣ回路を構成する位相比較器のサンプリ
ングパルスとして用いられる水平同期信号を複合同期信
号から得る水平同期信号分離回路に関するもので、特に
信号をディジタル回路で処理することによって、集積回
路化に好適な同期信号分離装置を提供することを目的と
する。

一般にＡＦＣ回路は、第１図に示すように、複合映像信
号から複合同期信号分離回路１０１で複合同期信号を分
離し、さらに複合同期信号から水平同期信号分離回路１
０２で水平同期信号部分のみを分離して、これを位相比
較器１０３のサンプリングパルスとして用いることによ
って電圧制御発振器１０４、分周器１０５とともに安定
なＡＦＣループを構成している。

複合同期信号から水平同期信号を分離する方法として従
来から用いられている回路構成は第２図に示すように、
単安定マルチを２ヶ用い、第一の単安定マルチ１でもっ
て端子イに入力された複合同期信号（第３図ａに示す。

ここで点線部分は等価パルスを示す。

）のうち等価パルス部分を除去し、さらに第二の単安定
マルチ２でもって一定パルス巾のパルスを作成しこれを
水平同期信号（第３図ｄ）として出力端子二から出力し
ていた。

従って第２図で説明したような複合同期信号から水平同
期信号を得る方法では、単安定マルチが２回路必要とな
り、特に集積回路化する場合には時定数回路にコンデン
サがあるため端子数が増加するだけでなく、外付部品と
して時定数回路の抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ
２が必要であり、さらに出力パルス巾は抵抗とコンデン
サとの温度依存性を強くうける等の欠点があった。

なお、第３図のす、 ｃはそれぞれ第２図の端子口、へ
の電圧波形を示す。

本考案は、従来の回路における等価パルスを除去するた
めの第一の単安定マルチを、時定数回路を必要としない
回路で構成することにより、上記欠点を除去しようとす
るものである。

第４図は本考案の一実施例を示すロジック図で、第５図
はそのタイミングチャートを示す。

第４図の実施例において、１１はｆＣ＝４０・ｆＨなる
周波数のクロック信号の入力端子で、このクロック信号
は例えば第１図の電圧制御発振器１０４から得ることが
できる。

なお、ｆＨは水平同期信号周波数を示す。

１２は第１図の複合同期信号分離回路１０１の出力が加
えられる複合同期信号入力端子である。

Ｑ１〜Ｑ９はＤタイプフリップフロップで、うちＱ１〜
Ｑ５はカウンタ回路を構成している。

Ｇ工はフリップフロップＱの反転出力Ｑ３、フリップフ
ロップＱ４の反転出力Ｑ１、フリップフロップＱの反転
出力Ｑ５およびフリップフロップＱ６の出力Ｑ６を入力
とする４人力ＡＮＤゲート、Ｇ２．Ｇ３は２人力ＡＮＤ
ゲート、１３は単安定マルチ、１４は第１図の位相比較
器１０３に接続される水平同期信号の出力端子である。

ここでＤタイプフリップフロップは、よく知られている
様に、Ｄ入力端子がＨｉＬ／ベルのとき、到来するクロ
ック信号によってその出力がＬｏｗレベルからＨｉＬ／
ベルに変化し、又Ｈｉレベルのときはその状態を保つ。

従ってフリップフロップＱ１〜Ｑ５を第４図のように接
続することによってカウンタとして動作し、端子１１に
印加されるクロック信号によるフリップフロップＱ１〜
Ｑ５の出力モードは、第５図のように変化する。

２人力ＡＮＤゲートＧ３によるフリップフロップＱ□〜
Ｑへのセット入力が、クロック信号入力端子１１に入力
される１ケ目のパルスで解除され、２９ケ目のクロック
がクロック信号入力端子１１に入力されると、４人力Ａ
ＮＤゲートＧ１が動作し、フリップフロップＱ６がリセ
ットされて、その反転出力Ｑ６がＬｏｗレベルからＨｉ
ｔ、ｚベルに反転する。

この反転出力Ｑ６がＨｉレベルになると、２人力ＡＮＤ
ゲートＧ２ （Ｑｓ ｔ Ｑｓ ）が動作しフリップフ
ロップＱ７がリセットされる。

一方フリップフロップＱは、フリップフロップＱ８のＤ
入力端子に接続されているため３０ケ目のクロック信号
入力でその反転出力Ｑ８をＤ入力信号とし、フリップフ
ロップＱ２の出力Ｑ２をクロック入力信号とするＤタイ
プフリップフロップＱは、３３ケ目のクロック入力信号
でもって反転するため、その反転出力Ｑ９はＨｉレベル
からＬｏｗレベルに反転する。

従ってフリップフロップＱ７のリセットパルスは約６．
３μ５ｅｃ （＝ ６３．５ｐｓｅｃ×、 ）後に解除される。

０ 次に、フリップフロップＱ７のクロック入力端子１２に
入力される複合同期信号入力がＬｏｗレベルからＨｉレ
ベルになるとその出力Ｑ７はＬｏｗ→Ｈｉレベルに反転
し、２人力ＡＮＤゲートＧ３ （Ｑ７・Ｑ８）が動作し
、フリップフロップＱ１〜Ｑ６がセットされる。

フリップフロップＱ６がセットされるとその出力Ｑ６が
Ｌｏｗ ＋Ｈｉに反転し、この出力Ｑ６がＬｏｗ−＋Ｈ
ｉに反転した直後のフリップフロップｑのクロック入力
信号によって反転出力Ｑ８がＨｉ−＋Ｌｏｗに反転する
ためフリップフロップＱ〜ｑのセット入力は約１．６μ
ｓｅｃ以内に除去される。

以上のステップを経過して、第５図に示すようにフリッ
プフロップＱ７の出力には水平同期信号の立上り部から
、約４６μｓｅｃ 嬰向す匹 ・ （＝ Ｘ２９）のパルス巾の信号が得られ、か
つ、フリップフロップＱ７のリセット端子には、その出
力Ｑ７の立上り部分から約６．３μｓｅｃのリセットパ
ルスが供給されているため、端子１２に入力される信号
は、複合同期信号の立上り部から実質的に約５２．３μ
ＳｅＣ（：４６ｐ ｓ ＋６．３ｕ ｓ ）の期間内で
は、フリップフロップＱ７を作動することがない。

以上説明したように本考案によると、複合同期信号から
等価パルスを除去する手段として、従来用いられていた
単安定マルチを用いることなく、基準発振器、又はＡＦ
Ｃ回路を構成する発振器の出力信号をクロック入力信号
として用いて、ディジタル回路で処理することが出来、
ＣＲ部品による時定数回路を不要にし、かつ端子数が削
減でき集積回路化に適した回路構成が実現できるもので
ある。

【図面の簡単な説明】 第１図は、同期信号分離装置を用いたＡＦＣ回路のブロ
ック図、第２図は従来用いられていた水平同期信号の分
離装置の一例を示す結線図、第３図はその各部波形図、
第４図は、本考案の一実施例を示すロジック図、第５図
は、第４図を説明するためのタイミングチャート図であ
る。 Ｑ１〜Ｑ９・・・・・・Ｄタイプフリップフロップ、Ｇ
１゜Ｇ２？ Ｇ３・・・・・・ＡＮＤゲート回路、１１
・・・・・・クロック信号入力端子、１２・・・・・・
複合同期信号入力端子、１３・・・・・・単安定マルチ
バイブレータ、１４・・・・・・出力端子。

Claims (1)

【実用新案登録請求の範囲】
1. クロック入力端子に複合同期信号が入力され、Ｄ入力端
   子がバイレベルに固定された第１のＤタイプフリップフ
   ロップＱ７と、水平同期信号周波数ｆＨのｎ倍の周波数
   ｎ−ｆＨをクロック入力信号とし、前記複合同期信号の
   前縁を基準として前記クロック入力のｍ番目のクロック
   信号でパルスを発生するパルス発生手段（Ｑ１〜Ｑ？、
   Ｇｔ〜Ｇ３）と、前記パルス発生手段のＱ出力信号をＤ
   入力端子に入力し、クロック入力端子に前記周波数ｎ−
   ｆ１４の信号が入力される第２のＤタイプフリップフロ
   ップＱ８と、この第２のＤタイプフリップフロップＱ８
   のＱ出力信号をＤ入力端子に入力し、クロック入力端子
   に前記周波数ｎ−ｆＨの信号をに分周（ｎｔ ｍ、には
   正の整数で、かつ、ｎ＞ｍ＞百〉ｋ）した信号が入力さ
   れる第３のＤタイプフリップフロップＱ９と、前記パル
   ス発生手段のＱ出力信号と前記第３のＤタイプフリップ
   フロップＱのＱ出力信号との２つの信号を入力とするＡ
   ＮＤゲートＧ２と、前記ＡＮＤゲートＧ２の出力を前記
   第１のＤタイプフリップフロップＱ７にリセット信号と
   して印加する手段と、前記第２のＤタイプフリップフロ
   ップＱ８のＱ出力信号と前記第１のＤタイプフリップフ
   ロップＱ７のＱ出力信号との２つの信号を入力とするＡ
   ＮＤゲートＧ３と、前記ＡＮＤゲートＧ３の出力を前記
   パルス発生手段にセット信号として印加する手段とより
   なり、前記第１のＤタイプフリップフロップＱ７の出力
   端子より前記複合同期信号に含まれた等価パルス部分を
   除去した信号を得ることを特徴とする同期信号分離装置
   。