JPH01273451A - 二重化クロック同期方式 - Google Patents
二重化クロック同期方式Info
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- JPH01273451A JPH01273451A JP63103604A JP10360488A JPH01273451A JP H01273451 A JPH01273451 A JP H01273451A JP 63103604 A JP63103604 A JP 63103604A JP 10360488 A JP10360488 A JP 10360488A JP H01273451 A JPH01273451 A JP H01273451A
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- clock
- current
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- 230000001360 synchronised effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ伝送装置ヘクロックを供給する二重化クロック発
生回路に関し、 二重化クロックの何れを使用するかを定める制御信号U
SHにより選択し切替える場合にデータエラーが出ない
ように2系統の出力クロックを同期させることを目的と
し、 PLL発振器とカウンタとデコーダを二重化したクロッ
ク発生回路に、一方のカウンタの制御信号を自分のカウ
ンタのデコード出力のみならず他方のカウンタ゛のデコ
ード出力のなかの最長周期のクロックによりゲート処理
して使用するカウンタと使用しないカウンタの計数開始
点を一致させる制御回路を具え、2系統のクロック発生
器の出力クロックの同期をとるように構成する。
生回路に関し、 二重化クロックの何れを使用するかを定める制御信号U
SHにより選択し切替える場合にデータエラーが出ない
ように2系統の出力クロックを同期させることを目的と
し、 PLL発振器とカウンタとデコーダを二重化したクロッ
ク発生回路に、一方のカウンタの制御信号を自分のカウ
ンタのデコード出力のみならず他方のカウンタ゛のデコ
ード出力のなかの最長周期のクロックによりゲート処理
して使用するカウンタと使用しないカウンタの計数開始
点を一致させる制御回路を具え、2系統のクロック発生
器の出力クロックの同期をとるように構成する。
本発明はデータ伝送装置ヘクロツタを供給するクロック
供給部を現用と予備の2系統で二重化したクロック発生
回路に係り、特に二重化したクロック発生回路が、入力
クロックを基準にして位相同期した高速の信号を発生す
るPLL発振器と該PLL発振器の出力を周波数逓分し
て整数分の1の周波数のクロックを出力するカウンタを
含めて二重化した場合の出力クロックの同期方式に関す
る。
供給部を現用と予備の2系統で二重化したクロック発生
回路に係り、特に二重化したクロック発生回路が、入力
クロックを基準にして位相同期した高速の信号を発生す
るPLL発振器と該PLL発振器の出力を周波数逓分し
て整数分の1の周波数のクロックを出力するカウンタを
含めて二重化した場合の出力クロックの同期方式に関す
る。
従来の二重化クロック方式の構成は、第3図のブロック
図に示す如く、入力の基準クロック、例えば周波数8
MHzの入力クロックに位相同期した高速信号、例えば
入力クロックの周波数8 KH2の2048倍の周波数
1fli、384 MHzの高速信号を発生するPLL
発振器として、現用のPLL発振器2aNと予備のPL
L発振器2aEの2系統をもち、該PLL発振器の出力
の16 Mflzの高速信号を一定周期で計数して整数
分の1の基本周波数8 KHzと高次周波数、例えば6
4 K11zに分周するカウンタとして、現用のカウン
タ1aN と予備のカウンタ1aEの2系統をもつ。そ
して、現用のカウンタ1aNと予備のカウンタ1aEは
、夫々の分周出力をアドレスとしてデータを出力するR
Ollのデコーダ3aN、3aEから、PLL発振器2
aN、2aEの出力16.384 MHzを1/204
8に分周した現用の周波数8 KHzの基本クロック8
K(N)と1/256に分周した周波数64KHzの高
次クロック64K(N)と、同じ周波数の予備の基本ク
ロック8K (E)と高次クロック64K(E)とを出
力して、現用と予備の2系統で二重化した出力Nと出力
Eを制御信号tlsEで切り替えて、その出力クロック
を図示しないデータ伝送装置へ供給している。
図に示す如く、入力の基準クロック、例えば周波数8
MHzの入力クロックに位相同期した高速信号、例えば
入力クロックの周波数8 KH2の2048倍の周波数
1fli、384 MHzの高速信号を発生するPLL
発振器として、現用のPLL発振器2aNと予備のPL
L発振器2aEの2系統をもち、該PLL発振器の出力
の16 Mflzの高速信号を一定周期で計数して整数
分の1の基本周波数8 KHzと高次周波数、例えば6
4 K11zに分周するカウンタとして、現用のカウン
タ1aN と予備のカウンタ1aEの2系統をもつ。そ
して、現用のカウンタ1aNと予備のカウンタ1aEは
、夫々の分周出力をアドレスとしてデータを出力するR
Ollのデコーダ3aN、3aEから、PLL発振器2
aN、2aEの出力16.384 MHzを1/204
8に分周した現用の周波数8 KHzの基本クロック8
K(N)と1/256に分周した周波数64KHzの高
次クロック64K(N)と、同じ周波数の予備の基本ク
ロック8K (E)と高次クロック64K(E)とを出
力して、現用と予備の2系統で二重化した出力Nと出力
Eを制御信号tlsEで切り替えて、その出力クロック
を図示しないデータ伝送装置へ供給している。
尚、現用と予備のカウンタ1aN、 1aEの分周出力
により出力されるデコーダ3aN、3aRの出力Nと出
力Eのなかで最長周期の基本クロック8K (N)と8
K([)が、夫々自分のカウンタ1aNと1aEのロー
ド端子Loadの入力側に設けられたアンドゲート41
a(N)とアンドゲート41a (E)において、現用
カウンタ1aNと予備カウンタ1aEの何れを使用し不
使用とするかを定める外部からの制御信号USEと論理
積をとって、その出力を夫々のカウンタ1aN、 1a
Eのロード端子Loadに入力して計数を開始する。そ
して制御信号USEが高レベルHで入力する方の、例え
ば現用カウンタ1aNのデコーダ3aNの出力Nが選択
され次段の装置へ供給されている。
により出力されるデコーダ3aN、3aRの出力Nと出
力Eのなかで最長周期の基本クロック8K (N)と8
K([)が、夫々自分のカウンタ1aNと1aEのロー
ド端子Loadの入力側に設けられたアンドゲート41
a(N)とアンドゲート41a (E)において、現用
カウンタ1aNと予備カウンタ1aEの何れを使用し不
使用とするかを定める外部からの制御信号USEと論理
積をとって、その出力を夫々のカウンタ1aN、 1a
Eのロード端子Loadに入力して計数を開始する。そ
して制御信号USEが高レベルHで入力する方の、例え
ば現用カウンタ1aNのデコーダ3aNの出力Nが選択
され次段の装置へ供給されている。
従来の二重化クロック同期方式は、上述の如く、使用す
る側の現用のカウンタ1aNは、自分のデコーダ3aN
の出力する基本タロツク8 K(N)を、自カウンクl
aNの人力に設けられたアンドゲート41a(N)で、
そのカウンタの使用を定める制御信号USEの高レベル
Hと論理積をとって通過させ、自分のカウンタ1aNの
ロード端子Loadに入力して計数開始点を定めている
。
る側の現用のカウンタ1aNは、自分のデコーダ3aN
の出力する基本タロツク8 K(N)を、自カウンクl
aNの人力に設けられたアンドゲート41a(N)で、
そのカウンタの使用を定める制御信号USEの高レベル
Hと論理積をとって通過させ、自分のカウンタ1aNの
ロード端子Loadに入力して計数開始点を定めている
。
一方、使用しない側の予備のカウンタ1aEは、自分の
デコーダ3aEの出力の基本カウンタ8 K(E)を、
自カウンタ1aHの入力に設けられたアントゲ−ト41
a(E)で、そのカウンタの不使用を定める制御信号+
1sEの低レベルLと論理積をとってil!1遇せず、
予備のカウンタ1aEは計数動作をしない。そして、制
御信号USEがカウンタtanの使用を定める高レベル
■で入力した時に、その時点から計数を始める。 した
がって現用のカウンタ1aNと予備のカウンタ1aEの
計数開始点は相互に無関係であるので、その出力の基本
クロック8K(N)と8K(E)は非同期となり、高次
クロック64 K(N)と64K (E) も相互に非
同期となるので、現用の出力クロックNと予備の出力ク
ロックEを、制’+75信号USEで切替えてデータ伝
送装置に供給した場合に、該装置でデータエラーを生じ
るという問題が生じる。本発明はこの問題を解決するこ
とを課題とする。
デコーダ3aEの出力の基本カウンタ8 K(E)を、
自カウンタ1aHの入力に設けられたアントゲ−ト41
a(E)で、そのカウンタの不使用を定める制御信号+
1sEの低レベルLと論理積をとってil!1遇せず、
予備のカウンタ1aEは計数動作をしない。そして、制
御信号USEがカウンタtanの使用を定める高レベル
■で入力した時に、その時点から計数を始める。 した
がって現用のカウンタ1aNと予備のカウンタ1aEの
計数開始点は相互に無関係であるので、その出力の基本
クロック8K(N)と8K(E)は非同期となり、高次
クロック64 K(N)と64K (E) も相互に非
同期となるので、現用の出力クロックNと予備の出力ク
ロックEを、制’+75信号USEで切替えてデータ伝
送装置に供給した場合に、該装置でデータエラーを生じ
るという問題が生じる。本発明はこの問題を解決するこ
とを課題とする。
この課題は、二重化クロック発生回路の一方の使用する
側の、例えば現用のカウンタ1Nの制御信号11を、自
分のカウンタ1Nの出力の基本クロックfoNのみなら
ず、他方の使用しない予備のカウンタ1Eの出力する最
長周期の基本クロックfoBによりゲート処理し、又、
使用しない予備のカウンタ1Eの制御信号りを、自分の
カウンタIHの出力の基本クロックfoEのみならず、
他方の現用のカウンタ1Nの出力する最長周期の基本ク
ロックfoNによりゲート処理して、使用する現用のカ
ウンタ1Nと使用しない予備のカウンタIBの計数開始
点を一致させる制御回路4N、4Bを両カウンタのロー
ド端子の入力側に具え、該制御回路により現用のクロッ
ク発生器の出力Nと予備のクロック発生器の出力Eの2
系統の出力クロックの同期をとるようにする本発明の構
成によって解決される。
側の、例えば現用のカウンタ1Nの制御信号11を、自
分のカウンタ1Nの出力の基本クロックfoNのみなら
ず、他方の使用しない予備のカウンタ1Eの出力する最
長周期の基本クロックfoBによりゲート処理し、又、
使用しない予備のカウンタ1Eの制御信号りを、自分の
カウンタIHの出力の基本クロックfoEのみならず、
他方の現用のカウンタ1Nの出力する最長周期の基本ク
ロックfoNによりゲート処理して、使用する現用のカ
ウンタ1Nと使用しない予備のカウンタIBの計数開始
点を一致させる制御回路4N、4Bを両カウンタのロー
ド端子の入力側に具え、該制御回路により現用のクロッ
ク発生器の出力Nと予備のクロック発生器の出力Eの2
系統の出力クロックの同期をとるようにする本発明の構
成によって解決される。
本発明の二重化クロック同期方式の構成を示す第1図の
原理図において、 1N、 1Eは二重化されたクロック発生回路のカウン
タであって、現用と予備のPLL発振器2N、2Bの出
力周波数が入力クロックの周波数fOの整数倍tlf。
原理図において、 1N、 1Eは二重化されたクロック発生回路のカウン
タであって、現用と予備のPLL発振器2N、2Bの出
力周波数が入力クロックの周波数fOの整数倍tlf。
の現用と予備の高速信号Mfo−N、 Mfo−Eを、
夫々−定周期で計数し該出力の周波数Mfoを整数分の
1に分周して分周信号nfoN、nfoEを出力する現
用と予備のカウンタ、 2N、2Eは、周波数foの入力クロックを基準として
位相同期した周波数が整数倍Mfoの現用と予備の高速
信号Mfo−N、Mfo−Eを発生する現用と予備のP
LL発振器、 3N、3Bは、現用と予備のカウンタ1N、 1Eの分
周出力nfoN、nfoEにより、現用と予備のI’L
L発振器2N。
夫々−定周期で計数し該出力の周波数Mfoを整数分の
1に分周して分周信号nfoN、nfoEを出力する現
用と予備のカウンタ、 2N、2Eは、周波数foの入力クロックを基準として
位相同期した周波数が整数倍Mfoの現用と予備の高速
信号Mfo−N、Mfo−Eを発生する現用と予備のP
LL発振器、 3N、3Bは、現用と予備のカウンタ1N、 1Eの分
周出力nfoN、nfoEにより、現用と予備のI’L
L発振器2N。
2Eの出力周波数Mfoの整数分の1の周波数nf。
の現用の出力クロックN、と予備の出力クロックEを出
力する現用と予備のデコーダ、 4Nは、使用する側の現用のカウンタ1Nに入力する制
御信号Hを、現用のデコーダ3Nの出力nfoNのみな
らず、予備のデコーダ3Eの出力nfoUの両方の最長
周期の基本クロックfoN、基本クロックfoEにより
ゲート処理して、使用する現用のカウンタ1Nのロード
端子へ供給する現用の制御回路、4Eは、その時、使用
しない側の予備のカウンタ1Eに入力する制御信号しを
、予備のデコーダ3Eの出力nfolEのみならず現用
のデコーダ3Nの出力nfoNの両方の出力の最長周期
の基本クロックfoE、基本クロックfoNによりゲー
ト処理して、使用しない予備のカウンタ1Eのロード端
子へ供給する予備の制御回路である。
力する現用と予備のデコーダ、 4Nは、使用する側の現用のカウンタ1Nに入力する制
御信号Hを、現用のデコーダ3Nの出力nfoNのみな
らず、予備のデコーダ3Eの出力nfoUの両方の最長
周期の基本クロックfoN、基本クロックfoEにより
ゲート処理して、使用する現用のカウンタ1Nのロード
端子へ供給する現用の制御回路、4Eは、その時、使用
しない側の予備のカウンタ1Eに入力する制御信号しを
、予備のデコーダ3Eの出力nfolEのみならず現用
のデコーダ3Nの出力nfoNの両方の出力の最長周期
の基本クロックfoE、基本クロックfoNによりゲー
ト処理して、使用しない予備のカウンタ1Eのロード端
子へ供給する予備の制御回路である。
そして、現用と予備の制御回路4N、 4Eにより、使
用する現用のカウンタ1Nと使用しない予備のカウンタ
1Eのロード端子Loadに入力する符号を一致させて
その計数開始点を一致させ、現用のデコーダ3Nの出力
Nと予備のデコーダ3Eの出力Eの2系統の出力クロッ
クの同期をとるように構成する。
用する現用のカウンタ1Nと使用しない予備のカウンタ
1Eのロード端子Loadに入力する符号を一致させて
その計数開始点を一致させ、現用のデコーダ3Nの出力
Nと予備のデコーダ3Eの出力Eの2系統の出力クロッ
クの同期をとるように構成する。
現用と予備のPLL発振器2N、2Eは、周波数foの
入力クロックを基準として位相同期した周波数が整数倍
Mfoの現用と予備の高速信号Mfo−N、Mfo−,
Eを発生して現用と予備のカウンタ1N、 1Eへ出力
する。 現用と予備のカウンタ1N、 IBは、現用と
予備のPLL発振器2N、2Bの周波数Mfoの出力M
fo−N。
入力クロックを基準として位相同期した周波数が整数倍
Mfoの現用と予備の高速信号Mfo−N、Mfo−,
Eを発生して現用と予備のカウンタ1N、 1Eへ出力
する。 現用と予備のカウンタ1N、 IBは、現用と
予備のPLL発振器2N、2Bの周波数Mfoの出力M
fo−N。
Mfo4を、夫々一定周期で計数し整数分の1の周波数
nfoに分周し現用と予備のデコーダ3N 、 3Bへ
出力する。 現用と予備のデコーダ3N、31’は、現
用と予備のカウンタ1N、 1EO分周出力により、現
用と予備のPLL発振器2N、 21!の出力周波数M
foを整数分の1の周波数nfoに分周した現用の出力
nfoN、予備の出力nfoEを出力する。そして、そ
の現用の出力nfoNのなかの最長周期の基本クロック
f。
nfoに分周し現用と予備のデコーダ3N 、 3Bへ
出力する。 現用と予備のデコーダ3N、31’は、現
用と予備のカウンタ1N、 1EO分周出力により、現
用と予備のPLL発振器2N、 21!の出力周波数M
foを整数分の1の周波数nfoに分周した現用の出力
nfoN、予備の出力nfoEを出力する。そして、そ
の現用の出力nfoNのなかの最長周期の基本クロック
f。
Nを現用の制御回路4Nのみならず予備の制御回路4E
へも出力し、予備の出力nfoEのなかの最長周期の基
本タロツクfoEを予備の制御回路4Eのみならず現用
の制御回路4Nへも出力する。
へも出力し、予備の出力nfoEのなかの最長周期の基
本タロツクfoEを予備の制御回路4Eのみならず現用
の制御回路4Nへも出力する。
現用の制御回路4Nは、使用する側の現用のカウンタ1
Nに入力する制御信号11を、現用のデコーダ3Nの出
力Nと予備のデコーダ3Eの出力Eの両方の最長周期の
基本クロックfoN、 foEによりゲート処理して、
使用する現用のカウンタ1Nのロード端子へ供給して現
用のカウンタ1Nの計数開始点を定める。
Nに入力する制御信号11を、現用のデコーダ3Nの出
力Nと予備のデコーダ3Eの出力Eの両方の最長周期の
基本クロックfoN、 foEによりゲート処理して、
使用する現用のカウンタ1Nのロード端子へ供給して現
用のカウンタ1Nの計数開始点を定める。
予備の制御回路4Eは、その時、使用しない予備のカウ
ンタ1Bに入力する制御信号りを、予備のデコーダ3E
の出力と現用のデコーダ3Nの出力の両方の最長周期の
クロックfoN、foEによりゲート処理して、使用し
ない予備のカウンタ1Eのロード端子へ供給して予備の
カウンタ1Eの計数開始点を定める。
ンタ1Bに入力する制御信号りを、予備のデコーダ3E
の出力と現用のデコーダ3Nの出力の両方の最長周期の
クロックfoN、foEによりゲート処理して、使用し
ない予備のカウンタ1Eのロード端子へ供給して予備の
カウンタ1Eの計数開始点を定める。
現用と予備の制’+B回路4N、4Bは、使用する現用
のカウンタ1Nと使用しない予備のカウンタ1Eのロー
ド端子へ同じタイミングで符号lを供給し計数開始点を
一致させるので、現用のデコーダ3Nの出力Nと予備の
デコーダ3Eの出力Eの2系統の出力クロックは相互に
同期がとられる。 従って現用の出力クロックNと予備
の出力クロックEを、使用/不使用を定める外部からの
制御信号usEにより何れを選択してデータ伝送装置へ
供給しても、相互に同期しているのでデータエラーを生
ぜず問題は解決される。
のカウンタ1Nと使用しない予備のカウンタ1Eのロー
ド端子へ同じタイミングで符号lを供給し計数開始点を
一致させるので、現用のデコーダ3Nの出力Nと予備の
デコーダ3Eの出力Eの2系統の出力クロックは相互に
同期がとられる。 従って現用の出力クロックNと予備
の出力クロックEを、使用/不使用を定める外部からの
制御信号usEにより何れを選択してデータ伝送装置へ
供給しても、相互に同期しているのでデータエラーを生
ぜず問題は解決される。
〔実施例〕
第2図は本発明の実施例の二重化クロック同期方式の構
成を示すブロック図である。
成を示すブロック図である。
第2図のブロック図において、現用と予備のPしし発振
器2N 、 2Eは、同じ構成の周波数16 MHzの
PLL発振器で構成され、周波数3 KHzの入力クロ
・ツクを基準として位相同期した周波数が2048倍の
周波数16.384 Mllzの現用と予備の高速信号
Mfo−N、Mfo4を発生して現用と予備のカウンタ
1N、1Eへ出力する。
器2N 、 2Eは、同じ構成の周波数16 MHzの
PLL発振器で構成され、周波数3 KHzの入力クロ
・ツクを基準として位相同期した周波数が2048倍の
周波数16.384 Mllzの現用と予備の高速信号
Mfo−N、Mfo4を発生して現用と予備のカウンタ
1N、1Eへ出力する。
現用と予備のカウンタ1N、 1Eは、例えば8ビ・ソ
トカウンタで構成され、現用と予備のr’LL発振器2
N、2Eの出力Mfo−N、 Mfo−Eの周波数16
.384 MHzをクロック端子CKに入力し、デコー
ダ3N、3Hの出力のなかの8Kt(zの最長間!tJ
I(125μs)の基本クロックを自分の制御回路4N
、4/Eを介してロードt1子へ入力し、夫々一定周期
(125μs)で計数して1/2048の周波数8にI
lzおよび任意の整数倍nfo 、例えば1/256の
周波数64 KHzに分周し現用と予備のデコーダ3N
、3Eへ出力する。
トカウンタで構成され、現用と予備のr’LL発振器2
N、2Eの出力Mfo−N、 Mfo−Eの周波数16
.384 MHzをクロック端子CKに入力し、デコー
ダ3N、3Hの出力のなかの8Kt(zの最長間!tJ
I(125μs)の基本クロックを自分の制御回路4N
、4/Eを介してロードt1子へ入力し、夫々一定周期
(125μs)で計数して1/2048の周波数8にI
lzおよび任意の整数倍nfo 、例えば1/256の
周波数64 KHzに分周し現用と予備のデコーダ3N
、3Eへ出力する。
現用と予備のデコーダ3N、 3Eは、同じ構成のRO
門で構成され、現用と予備のカウンタ1N、 IBの分
周出力をアドレスとして記憶データを読出して復号し、
現用と予備のPI、L発振器2N 、 2Hの出力周波
数16.384M)+2を172048に分周した周波
数8 KHzの基本クロック8K (N) 、 8K
(E) と 、1/256の周波数64 X1lzに分
周した高次クロック64K (N) 、 64K (ε
)の現用の出力クロソクN、予備の出力Eを出力し、そ
の現用の出力クロックNOなかの最長周期の基本クロッ
ク8K (N)を現用の制御回路4Nのみならず予備の
制御回路4Eへも出力し、予備の出力クロックEのなか
の最長周期の基本クロック8K (E)を予備の制御回
路4Bのみならず現用の制御回路4Nへも出力する。
門で構成され、現用と予備のカウンタ1N、 IBの分
周出力をアドレスとして記憶データを読出して復号し、
現用と予備のPI、L発振器2N 、 2Hの出力周波
数16.384M)+2を172048に分周した周波
数8 KHzの基本クロック8K (N) 、 8K
(E) と 、1/256の周波数64 X1lzに分
周した高次クロック64K (N) 、 64K (ε
)の現用の出力クロソクN、予備の出力Eを出力し、そ
の現用の出力クロックNOなかの最長周期の基本クロッ
ク8K (N)を現用の制御回路4Nのみならず予備の
制御回路4Eへも出力し、予備の出力クロックEのなか
の最長周期の基本クロック8K (E)を予備の制御回
路4Bのみならず現用の制御回路4Nへも出力する。
現用の制御回路4Nは、アンドゲート41.インバータ
42.アンドゲート43.オアゲート44で構成され、
アンドゲート41が、現用のカウンタ1Nの使用を定め
入力する制御信号USE(N)の符号Hと現用のデコー
ダ3Nの出力した周波数8KHzの基本クロック8K
(N)の論理積をとりその出力をオアゲート44へ送る
。インバータ42は、前記制御信号υSll! (N)
の符号11を反転して符号りをアンドゲート43へ送り
、アンドゲート43において予備のデコーダ3Eからの
周波数8Kt(zの基本クロック8X (E)との論理
積をとりその出力りをオアゲート44へ送る。そして制
御回路4Nのオアゲート44は、アンドゲート41の出
力とアンドゲート43の出力の論理和をとり、アンドゲ
ート41の入力の使用/不使用の制御信号USE (N
)が使用の符号Hであるので、アンドゲート41のもう
一つの人力の現用のデコーダ3Nの出力からの基本クロ
ック8K (N)を出力して、その出力をカウンタ1?
1のロード端子りに入力して計数を開始する。
42.アンドゲート43.オアゲート44で構成され、
アンドゲート41が、現用のカウンタ1Nの使用を定め
入力する制御信号USE(N)の符号Hと現用のデコー
ダ3Nの出力した周波数8KHzの基本クロック8K
(N)の論理積をとりその出力をオアゲート44へ送る
。インバータ42は、前記制御信号υSll! (N)
の符号11を反転して符号りをアンドゲート43へ送り
、アンドゲート43において予備のデコーダ3Eからの
周波数8Kt(zの基本クロック8X (E)との論理
積をとりその出力りをオアゲート44へ送る。そして制
御回路4Nのオアゲート44は、アンドゲート41の出
力とアンドゲート43の出力の論理和をとり、アンドゲ
ート41の入力の使用/不使用の制御信号USE (N
)が使用の符号Hであるので、アンドゲート41のもう
一つの人力の現用のデコーダ3Nの出力からの基本クロ
ック8K (N)を出力して、その出力をカウンタ1?
1のロード端子りに入力して計数を開始する。
予備の制御回路4Eも、上記の現用の制御回路4Nと同
一の構成を持ち、制御回路4Eのアンドゲート41が、
予備のカウンタ1Eの不使用を定める制御信号USE
(E)の符号りと予備のデコーダ3Eの出力した周波数
8KHzの基本クロック8K (E)の論理積をとりそ
の出力符号りをゲート44へ送る。インバータ42は、
前記制御信号USE (E)の符号りを反転して符呵1
1をアンドゲート43へ送り、アントゲ−1・43にお
いて現用のデコーダ3Nからの周波数8KHzの基本ク
ロック8K (N)との論理積をとりその出力をオアゲ
ート44へ送る。そして制御回路4Nのオアゲート44
は、アンドゲート41の出力とアンドゲート43の出力
の論理和をとり、アンドゲート41の入力の使用/不使
用の制御n信号113E(E)が不使用の符号してある
時でも、インバータ42で符号反転して入力するアンド
ゲート43が、そのもう一つの入力の現用のデコーダ3
Nからの基本クロック8K (N)を出力して、その出
力8K (N)をカウンタ1Eのロード端子りに入力し
て計数を開始する。
一の構成を持ち、制御回路4Eのアンドゲート41が、
予備のカウンタ1Eの不使用を定める制御信号USE
(E)の符号りと予備のデコーダ3Eの出力した周波数
8KHzの基本クロック8K (E)の論理積をとりそ
の出力符号りをゲート44へ送る。インバータ42は、
前記制御信号USE (E)の符号りを反転して符呵1
1をアンドゲート43へ送り、アントゲ−1・43にお
いて現用のデコーダ3Nからの周波数8KHzの基本ク
ロック8K (N)との論理積をとりその出力をオアゲ
ート44へ送る。そして制御回路4Nのオアゲート44
は、アンドゲート41の出力とアンドゲート43の出力
の論理和をとり、アンドゲート41の入力の使用/不使
用の制御n信号113E(E)が不使用の符号してある
時でも、インバータ42で符号反転して入力するアンド
ゲート43が、そのもう一つの入力の現用のデコーダ3
Nからの基本クロック8K (N)を出力して、その出
力8K (N)をカウンタ1Eのロード端子りに入力し
て計数を開始する。
つまり現在使用していない予備側のカウンタ1Bの計数
開始点が、現在使用している現用側のカウンタIHの出
力の基本クロック8K (N)によって定まるので、現
用のカウンタ1Nの出力の基本タロツク8K (N)と
予備のカウンタ1Eの出力の基本クロック8K (E)
の位相が一致して相互の同期がとれる。従って基本クロ
ックを基にして計数を開始し作られる高次クロックの6
4K (N)と64K (E)も相互の同期がとられる
。 従って外部からの制御信号USEにより、現用の出
力クロックNと予備の出力クロックEの何れを選択して
図示しない後段のデータ伝送装置に供給しても、該装置
でデータのエラーを生じることはなくて問題は無い。
開始点が、現在使用している現用側のカウンタIHの出
力の基本クロック8K (N)によって定まるので、現
用のカウンタ1Nの出力の基本タロツク8K (N)と
予備のカウンタ1Eの出力の基本クロック8K (E)
の位相が一致して相互の同期がとれる。従って基本クロ
ックを基にして計数を開始し作られる高次クロックの6
4K (N)と64K (E)も相互の同期がとられる
。 従って外部からの制御信号USEにより、現用の出
力クロックNと予備の出力クロックEの何れを選択して
図示しない後段のデータ伝送装置に供給しても、該装置
でデータのエラーを生じることはなくて問題は無い。
以上説明した如く、本発明によれば、カウンタの制御回
路として簡単なゲート回路を追加するだけで、二重化さ
れたクロック発生回路の出力クロックの同期がとれるの
で、データ伝送装置のクロック供給部の信頼度の向上と
コストを低減する効果が得られる。
路として簡単なゲート回路を追加するだけで、二重化さ
れたクロック発生回路の出力クロックの同期がとれるの
で、データ伝送装置のクロック供給部の信頼度の向上と
コストを低減する効果が得られる。
第1図は本発明の二重化クロック同期方式の構成を示す
原理図、 第2図は本発明の実施例の二重化クロック同期方式の構
成を示すブロック図、 第3図は従来の二重化クロック
方式のブロック図である。 図において、 1N、 1Eはカウンタ、 2N、2EはPLL発振器、 3N、3Eはデコーダ、 4N、4Bは制御回路、 41.43はアンドゲート、 42はインバータ、 44はオアゲートである。 ¥3図
原理図、 第2図は本発明の実施例の二重化クロック同期方式の構
成を示すブロック図、 第3図は従来の二重化クロック
方式のブロック図である。 図において、 1N、 1Eはカウンタ、 2N、2EはPLL発振器、 3N、3Eはデコーダ、 4N、4Bは制御回路、 41.43はアンドゲート、 42はインバータ、 44はオアゲートである。 ¥3図
Claims (1)
- 【特許請求の範囲】 入力クロック(fo)を基準にして位相同期された該入
力クロックより高速の信号(Mfo)を発生するPLL
発振器(2N、2E)と、該PLL発振器の出力(Mf
o)を計数して整数分のlの速度のクロックを出力する
カウンタ(1N、1E)の2系統からなり、外部からの
制御信号(H)によりその一方の出力クロックを選択し
て使用する二重化クロック発生器において、 一方のカウンタ(1N/1E)の制御信号(H/L)を
自分のカウンタ(1N/1E)の出力(foN/foE
)のみならず他方のカウンタ(1E/1N)の出力する
最長周期のクロック(foE/foN)によりゲート処
理して、使用するカウンタ(1N)と使用しないカウン
タ(1E)の計数開始点を一致させる制御回路(4N、
4E)を具え、該制御回路により2系統のクロック発生
器の出力クロックの同期をとることを特徴とした二重化
クロック同期方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63103604A JPH01273451A (ja) | 1988-04-26 | 1988-04-26 | 二重化クロック同期方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63103604A JPH01273451A (ja) | 1988-04-26 | 1988-04-26 | 二重化クロック同期方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01273451A true JPH01273451A (ja) | 1989-11-01 |
Family
ID=14358378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63103604A Pending JPH01273451A (ja) | 1988-04-26 | 1988-04-26 | 二重化クロック同期方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01273451A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03272234A (ja) * | 1990-03-20 | 1991-12-03 | Nec Corp | 従属同期方式 |
JPH0446429A (ja) * | 1990-06-13 | 1992-02-17 | Nec Corp | 位相同期発振装置 |
JPH0468726A (ja) * | 1990-07-05 | 1992-03-04 | Nec Corp | 位相同期システム |
JPH0851478A (ja) * | 1994-08-09 | 1996-02-20 | Fujitsu Ltd | フレームクロック同期回路 |
JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
-
1988
- 1988-04-26 JP JP63103604A patent/JPH01273451A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03272234A (ja) * | 1990-03-20 | 1991-12-03 | Nec Corp | 従属同期方式 |
JPH0446429A (ja) * | 1990-06-13 | 1992-02-17 | Nec Corp | 位相同期発振装置 |
JPH0468726A (ja) * | 1990-07-05 | 1992-03-04 | Nec Corp | 位相同期システム |
JPH0851478A (ja) * | 1994-08-09 | 1996-02-20 | Fujitsu Ltd | フレームクロック同期回路 |
JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
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