JPH01273451A - 二重化クロック同期方式 - Google Patents
二重化クロック同期方式Info
- Publication number
- JPH01273451A JPH01273451A JP63103604A JP10360488A JPH01273451A JP H01273451 A JPH01273451 A JP H01273451A JP 63103604 A JP63103604 A JP 63103604A JP 10360488 A JP10360488 A JP 10360488A JP H01273451 A JPH01273451 A JP H01273451A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- clock
- current
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ伝送装置ヘクロックを供給する二重化クロック発
生回路に関し、 二重化クロックの何れを使用するかを定める制御信号Ｕ
ＳＨにより選択し切替える場合にデータエラーが出ない
ように２系統の出力クロックを同期させることを目的と
し、 ＰＬＬ発振器とカウンタとデコーダを二重化したクロッ
ク発生回路に、一方のカウンタの制御信号を自分のカウ
ンタのデコード出力のみならず他方のカウンタ゛のデコ
ード出力のなかの最長周期のクロックによりゲート処理
して使用するカウンタと使用しないカウンタの計数開始
点を一致させる制御回路を具え、２系統のクロック発生
器の出力クロックの同期をとるように構成する。
生回路に関し、 二重化クロックの何れを使用するかを定める制御信号Ｕ
ＳＨにより選択し切替える場合にデータエラーが出ない
ように２系統の出力クロックを同期させることを目的と
し、 ＰＬＬ発振器とカウンタとデコーダを二重化したクロッ
ク発生回路に、一方のカウンタの制御信号を自分のカウ
ンタのデコード出力のみならず他方のカウンタ゛のデコ
ード出力のなかの最長周期のクロックによりゲート処理
して使用するカウンタと使用しないカウンタの計数開始
点を一致させる制御回路を具え、２系統のクロック発生
器の出力クロックの同期をとるように構成する。
本発明はデータ伝送装置ヘクロツタを供給するクロック
供給部を現用と予備の２系統で二重化したクロック発生
回路に係り、特に二重化したクロック発生回路が、入力
クロックを基準にして位相同期した高速の信号を発生す
るＰＬＬ発振器と該ＰＬＬ発振器の出力を周波数逓分し
て整数分の１の周波数のクロックを出力するカウンタを
含めて二重化した場合の出力クロックの同期方式に関す
る。
供給部を現用と予備の２系統で二重化したクロック発生
回路に係り、特に二重化したクロック発生回路が、入力
クロックを基準にして位相同期した高速の信号を発生す
るＰＬＬ発振器と該ＰＬＬ発振器の出力を周波数逓分し
て整数分の１の周波数のクロックを出力するカウンタを
含めて二重化した場合の出力クロックの同期方式に関す
る。
従来の二重化クロック方式の構成は、第３図のブロック
図に示す如く、入力の基準クロック、例えば周波数８
ＭＨｚの入力クロックに位相同期した高速信号、例えば
入力クロックの周波数８ ＫＨ２の２０４８倍の周波数
１ｆｌｉ、３８４ ＭＨｚの高速信号を発生するＰＬＬ
発振器として、現用のＰＬＬ発振器２ａＮと予備のＰＬ
Ｌ発振器２ａＥの２系統をもち、該ＰＬＬ発振器の出力
の１６ Ｍｆｌｚの高速信号を一定周期で計数して整数
分の１の基本周波数８ ＫＨｚと高次周波数、例えば６
４ Ｋ１１ｚに分周するカウンタとして、現用のカウン
タ１ａＮ と予備のカウンタ１ａＥの２系統をもつ。そ
して、現用のカウンタ１ａＮと予備のカウンタ１ａＥは
、夫々の分周出力をアドレスとしてデータを出力するＲ
Ｏｌｌのデコーダ３ａＮ、３ａＥから、ＰＬＬ発振器２
ａＮ、２ａＥの出力１６．３８４ ＭＨｚを１／２０４
８に分周した現用の周波数８ ＫＨｚの基本クロック８
Ｋ（Ｎ）と１／２５６に分周した周波数６４ＫＨｚの高
次クロック６４Ｋ（Ｎ）と、同じ周波数の予備の基本ク
ロック８Ｋ （Ｅ）と高次クロック６４Ｋ（Ｅ）とを出
力して、現用と予備の２系統で二重化した出力Ｎと出力
Ｅを制御信号ｔｌｓＥで切り替えて、その出力クロック
を図示しないデータ伝送装置へ供給している。
図に示す如く、入力の基準クロック、例えば周波数８
ＭＨｚの入力クロックに位相同期した高速信号、例えば
入力クロックの周波数８ ＫＨ２の２０４８倍の周波数
１ｆｌｉ、３８４ ＭＨｚの高速信号を発生するＰＬＬ
発振器として、現用のＰＬＬ発振器２ａＮと予備のＰＬ
Ｌ発振器２ａＥの２系統をもち、該ＰＬＬ発振器の出力
の１６ Ｍｆｌｚの高速信号を一定周期で計数して整数
分の１の基本周波数８ ＫＨｚと高次周波数、例えば６
４ Ｋ１１ｚに分周するカウンタとして、現用のカウン
タ１ａＮ と予備のカウンタ１ａＥの２系統をもつ。そ
して、現用のカウンタ１ａＮと予備のカウンタ１ａＥは
、夫々の分周出力をアドレスとしてデータを出力するＲ
Ｏｌｌのデコーダ３ａＮ、３ａＥから、ＰＬＬ発振器２
ａＮ、２ａＥの出力１６．３８４ ＭＨｚを１／２０４
８に分周した現用の周波数８ ＫＨｚの基本クロック８
Ｋ（Ｎ）と１／２５６に分周した周波数６４ＫＨｚの高
次クロック６４Ｋ（Ｎ）と、同じ周波数の予備の基本ク
ロック８Ｋ （Ｅ）と高次クロック６４Ｋ（Ｅ）とを出
力して、現用と予備の２系統で二重化した出力Ｎと出力
Ｅを制御信号ｔｌｓＥで切り替えて、その出力クロック
を図示しないデータ伝送装置へ供給している。
尚、現用と予備のカウンタ１ａＮ、 １ａＥの分周出力
により出力されるデコーダ３ａＮ、３ａＲの出力Ｎと出
力Ｅのなかで最長周期の基本クロック８Ｋ （Ｎ）と８
Ｋ（［）が、夫々自分のカウンタ１ａＮと１ａＥのロー
ド端子Ｌｏａｄの入力側に設けられたアンドゲート４１
ａ（Ｎ）とアンドゲート４１ａ （Ｅ）において、現用
カウンタ１ａＮと予備カウンタ１ａＥの何れを使用し不
使用とするかを定める外部からの制御信号ＵＳＥと論理
積をとって、その出力を夫々のカウンタ１ａＮ、 １ａ
Ｅのロード端子Ｌｏａｄに入力して計数を開始する。そ
して制御信号ＵＳＥが高レベルＨで入力する方の、例え
ば現用カウンタ１ａＮのデコーダ３ａＮの出力Ｎが選択
され次段の装置へ供給されている。
により出力されるデコーダ３ａＮ、３ａＲの出力Ｎと出
力Ｅのなかで最長周期の基本クロック８Ｋ （Ｎ）と８
Ｋ（［）が、夫々自分のカウンタ１ａＮと１ａＥのロー
ド端子Ｌｏａｄの入力側に設けられたアンドゲート４１
ａ（Ｎ）とアンドゲート４１ａ （Ｅ）において、現用
カウンタ１ａＮと予備カウンタ１ａＥの何れを使用し不
使用とするかを定める外部からの制御信号ＵＳＥと論理
積をとって、その出力を夫々のカウンタ１ａＮ、 １ａ
Ｅのロード端子Ｌｏａｄに入力して計数を開始する。そ
して制御信号ＵＳＥが高レベルＨで入力する方の、例え
ば現用カウンタ１ａＮのデコーダ３ａＮの出力Ｎが選択
され次段の装置へ供給されている。
従来の二重化クロック同期方式は、上述の如く、使用す
る側の現用のカウンタ１ａＮは、自分のデコーダ３ａＮ
の出力する基本タロツク８ Ｋ（Ｎ）を、自カウンクｌ
ａＮの人力に設けられたアンドゲート４１ａ（Ｎ）で、
そのカウンタの使用を定める制御信号ＵＳＥの高レベル
Ｈと論理積をとって通過させ、自分のカウンタ１ａＮの
ロード端子Ｌｏａｄに入力して計数開始点を定めている
。
る側の現用のカウンタ１ａＮは、自分のデコーダ３ａＮ
の出力する基本タロツク８ Ｋ（Ｎ）を、自カウンクｌ
ａＮの人力に設けられたアンドゲート４１ａ（Ｎ）で、
そのカウンタの使用を定める制御信号ＵＳＥの高レベル
Ｈと論理積をとって通過させ、自分のカウンタ１ａＮの
ロード端子Ｌｏａｄに入力して計数開始点を定めている
。
一方、使用しない側の予備のカウンタ１ａＥは、自分の
デコーダ３ａＥの出力の基本カウンタ８ Ｋ（Ｅ）を、
自カウンタ１ａＨの入力に設けられたアントゲ−ト４１
ａ（Ｅ）で、そのカウンタの不使用を定める制御信号＋
１ｓＥの低レベルＬと論理積をとってｉｌ！１遇せず、
予備のカウンタ１ａＥは計数動作をしない。そして、制
御信号ＵＳＥがカウンタｔａｎの使用を定める高レベル
■で入力した時に、その時点から計数を始める。 した
がって現用のカウンタ１ａＮと予備のカウンタ１ａＥの
計数開始点は相互に無関係であるので、その出力の基本
クロック８Ｋ（Ｎ）と８Ｋ（Ｅ）は非同期となり、高次
クロック６４ Ｋ（Ｎ）と６４Ｋ （Ｅ） も相互に非
同期となるので、現用の出力クロックＮと予備の出力ク
ロックＥを、制’＋７５信号ＵＳＥで切替えてデータ伝
送装置に供給した場合に、該装置でデータエラーを生じ
るという問題が生じる。本発明はこの問題を解決するこ
とを課題とする。
デコーダ３ａＥの出力の基本カウンタ８ Ｋ（Ｅ）を、
自カウンタ１ａＨの入力に設けられたアントゲ−ト４１
ａ（Ｅ）で、そのカウンタの不使用を定める制御信号＋
１ｓＥの低レベルＬと論理積をとってｉｌ！１遇せず、
予備のカウンタ１ａＥは計数動作をしない。そして、制
御信号ＵＳＥがカウンタｔａｎの使用を定める高レベル
■で入力した時に、その時点から計数を始める。 した
がって現用のカウンタ１ａＮと予備のカウンタ１ａＥの
計数開始点は相互に無関係であるので、その出力の基本
クロック８Ｋ（Ｎ）と８Ｋ（Ｅ）は非同期となり、高次
クロック６４ Ｋ（Ｎ）と６４Ｋ （Ｅ） も相互に非
同期となるので、現用の出力クロックＮと予備の出力ク
ロックＥを、制’＋７５信号ＵＳＥで切替えてデータ伝
送装置に供給した場合に、該装置でデータエラーを生じ
るという問題が生じる。本発明はこの問題を解決するこ
とを課題とする。
この課題は、二重化クロック発生回路の一方の使用する
側の、例えば現用のカウンタ１Ｎの制御信号１１を、自
分のカウンタ１Ｎの出力の基本クロックｆｏＮのみなら
ず、他方の使用しない予備のカウンタ１Ｅの出力する最
長周期の基本クロックｆｏＢによりゲート処理し、又、
使用しない予備のカウンタ１Ｅの制御信号りを、自分の
カウンタＩＨの出力の基本クロックｆｏＥのみならず、
他方の現用のカウンタ１Ｎの出力する最長周期の基本ク
ロックｆｏＮによりゲート処理して、使用する現用のカ
ウンタ１Ｎと使用しない予備のカウンタＩＢの計数開始
点を一致させる制御回路４Ｎ、４Ｂを両カウンタのロー
ド端子の入力側に具え、該制御回路により現用のクロッ
ク発生器の出力Ｎと予備のクロック発生器の出力Ｅの２
系統の出力クロックの同期をとるようにする本発明の構
成によって解決される。
側の、例えば現用のカウンタ１Ｎの制御信号１１を、自
分のカウンタ１Ｎの出力の基本クロックｆｏＮのみなら
ず、他方の使用しない予備のカウンタ１Ｅの出力する最
長周期の基本クロックｆｏＢによりゲート処理し、又、
使用しない予備のカウンタ１Ｅの制御信号りを、自分の
カウンタＩＨの出力の基本クロックｆｏＥのみならず、
他方の現用のカウンタ１Ｎの出力する最長周期の基本ク
ロックｆｏＮによりゲート処理して、使用する現用のカ
ウンタ１Ｎと使用しない予備のカウンタＩＢの計数開始
点を一致させる制御回路４Ｎ、４Ｂを両カウンタのロー
ド端子の入力側に具え、該制御回路により現用のクロッ
ク発生器の出力Ｎと予備のクロック発生器の出力Ｅの２
系統の出力クロックの同期をとるようにする本発明の構
成によって解決される。
本発明の二重化クロック同期方式の構成を示す第１図の
原理図において、 １Ｎ、 １Ｅは二重化されたクロック発生回路のカウン
タであって、現用と予備のＰＬＬ発振器２Ｎ、２Ｂの出
力周波数が入力クロックの周波数ｆＯの整数倍ｔｌｆ。
原理図において、 １Ｎ、 １Ｅは二重化されたクロック発生回路のカウン
タであって、現用と予備のＰＬＬ発振器２Ｎ、２Ｂの出
力周波数が入力クロックの周波数ｆＯの整数倍ｔｌｆ。
の現用と予備の高速信号Ｍｆｏ−Ｎ、 Ｍｆｏ−Ｅを、
夫々−定周期で計数し該出力の周波数Ｍｆｏを整数分の
１に分周して分周信号ｎｆｏＮ、ｎｆｏＥを出力する現
用と予備のカウンタ、 ２Ｎ、２Ｅは、周波数ｆｏの入力クロックを基準として
位相同期した周波数が整数倍Ｍｆｏの現用と予備の高速
信号Ｍｆｏ−Ｎ、Ｍｆｏ−Ｅを発生する現用と予備のＰ
ＬＬ発振器、 ３Ｎ、３Ｂは、現用と予備のカウンタ１Ｎ、 １Ｅの分
周出力ｎｆｏＮ、ｎｆｏＥにより、現用と予備のＩ’Ｌ
Ｌ発振器２Ｎ。
夫々−定周期で計数し該出力の周波数Ｍｆｏを整数分の
１に分周して分周信号ｎｆｏＮ、ｎｆｏＥを出力する現
用と予備のカウンタ、 ２Ｎ、２Ｅは、周波数ｆｏの入力クロックを基準として
位相同期した周波数が整数倍Ｍｆｏの現用と予備の高速
信号Ｍｆｏ−Ｎ、Ｍｆｏ−Ｅを発生する現用と予備のＰ
ＬＬ発振器、 ３Ｎ、３Ｂは、現用と予備のカウンタ１Ｎ、 １Ｅの分
周出力ｎｆｏＮ、ｎｆｏＥにより、現用と予備のＩ’Ｌ
Ｌ発振器２Ｎ。
２Ｅの出力周波数Ｍｆｏの整数分の１の周波数ｎｆ。
の現用の出力クロックＮ、と予備の出力クロックＥを出
力する現用と予備のデコーダ、 ４Ｎは、使用する側の現用のカウンタ１Ｎに入力する制
御信号Ｈを、現用のデコーダ３Ｎの出力ｎｆｏＮのみな
らず、予備のデコーダ３Ｅの出力ｎｆｏＵの両方の最長
周期の基本クロックｆｏＮ、基本クロックｆｏＥにより
ゲート処理して、使用する現用のカウンタ１Ｎのロード
端子へ供給する現用の制御回路、４Ｅは、その時、使用
しない側の予備のカウンタ１Ｅに入力する制御信号しを
、予備のデコーダ３Ｅの出力ｎｆｏｌＥのみならず現用
のデコーダ３Ｎの出力ｎｆｏＮの両方の出力の最長周期
の基本クロックｆｏＥ、基本クロックｆｏＮによりゲー
ト処理して、使用しない予備のカウンタ１Ｅのロード端
子へ供給する予備の制御回路である。
力する現用と予備のデコーダ、 ４Ｎは、使用する側の現用のカウンタ１Ｎに入力する制
御信号Ｈを、現用のデコーダ３Ｎの出力ｎｆｏＮのみな
らず、予備のデコーダ３Ｅの出力ｎｆｏＵの両方の最長
周期の基本クロックｆｏＮ、基本クロックｆｏＥにより
ゲート処理して、使用する現用のカウンタ１Ｎのロード
端子へ供給する現用の制御回路、４Ｅは、その時、使用
しない側の予備のカウンタ１Ｅに入力する制御信号しを
、予備のデコーダ３Ｅの出力ｎｆｏｌＥのみならず現用
のデコーダ３Ｎの出力ｎｆｏＮの両方の出力の最長周期
の基本クロックｆｏＥ、基本クロックｆｏＮによりゲー
ト処理して、使用しない予備のカウンタ１Ｅのロード端
子へ供給する予備の制御回路である。
そして、現用と予備の制御回路４Ｎ、 ４Ｅにより、使
用する現用のカウンタ１Ｎと使用しない予備のカウンタ
１Ｅのロード端子Ｌｏａｄに入力する符号を一致させて
その計数開始点を一致させ、現用のデコーダ３Ｎの出力
Ｎと予備のデコーダ３Ｅの出力Ｅの２系統の出力クロッ
クの同期をとるように構成する。
用する現用のカウンタ１Ｎと使用しない予備のカウンタ
１Ｅのロード端子Ｌｏａｄに入力する符号を一致させて
その計数開始点を一致させ、現用のデコーダ３Ｎの出力
Ｎと予備のデコーダ３Ｅの出力Ｅの２系統の出力クロッ
クの同期をとるように構成する。
現用と予備のＰＬＬ発振器２Ｎ、２Ｅは、周波数ｆｏの
入力クロックを基準として位相同期した周波数が整数倍
Ｍｆｏの現用と予備の高速信号Ｍｆｏ−Ｎ、Ｍｆｏ−，
Ｅを発生して現用と予備のカウンタ１Ｎ、 １Ｅへ出力
する。 現用と予備のカウンタ１Ｎ、 ＩＢは、現用と
予備のＰＬＬ発振器２Ｎ、２Ｂの周波数Ｍｆｏの出力Ｍ
ｆｏ−Ｎ。
入力クロックを基準として位相同期した周波数が整数倍
Ｍｆｏの現用と予備の高速信号Ｍｆｏ−Ｎ、Ｍｆｏ−，
Ｅを発生して現用と予備のカウンタ１Ｎ、 １Ｅへ出力
する。 現用と予備のカウンタ１Ｎ、 ＩＢは、現用と
予備のＰＬＬ発振器２Ｎ、２Ｂの周波数Ｍｆｏの出力Ｍ
ｆｏ−Ｎ。
Ｍｆｏ４を、夫々一定周期で計数し整数分の１の周波数
ｎｆｏに分周し現用と予備のデコーダ３Ｎ 、 ３Ｂへ
出力する。 現用と予備のデコーダ３Ｎ、３１’は、現
用と予備のカウンタ１Ｎ、 １ＥＯ分周出力により、現
用と予備のＰＬＬ発振器２Ｎ、 ２１！の出力周波数Ｍ
ｆｏを整数分の１の周波数ｎｆｏに分周した現用の出力
ｎｆｏＮ、予備の出力ｎｆｏＥを出力する。そして、そ
の現用の出力ｎｆｏＮのなかの最長周期の基本クロック
ｆ。
ｎｆｏに分周し現用と予備のデコーダ３Ｎ 、 ３Ｂへ
出力する。 現用と予備のデコーダ３Ｎ、３１’は、現
用と予備のカウンタ１Ｎ、 １ＥＯ分周出力により、現
用と予備のＰＬＬ発振器２Ｎ、 ２１！の出力周波数Ｍ
ｆｏを整数分の１の周波数ｎｆｏに分周した現用の出力
ｎｆｏＮ、予備の出力ｎｆｏＥを出力する。そして、そ
の現用の出力ｎｆｏＮのなかの最長周期の基本クロック
ｆ。
Ｎを現用の制御回路４Ｎのみならず予備の制御回路４Ｅ
へも出力し、予備の出力ｎｆｏＥのなかの最長周期の基
本タロツクｆｏＥを予備の制御回路４Ｅのみならず現用
の制御回路４Ｎへも出力する。
へも出力し、予備の出力ｎｆｏＥのなかの最長周期の基
本タロツクｆｏＥを予備の制御回路４Ｅのみならず現用
の制御回路４Ｎへも出力する。
現用の制御回路４Ｎは、使用する側の現用のカウンタ１
Ｎに入力する制御信号１１を、現用のデコーダ３Ｎの出
力Ｎと予備のデコーダ３Ｅの出力Ｅの両方の最長周期の
基本クロックｆｏＮ、 ｆｏＥによりゲート処理して、
使用する現用のカウンタ１Ｎのロード端子へ供給して現
用のカウンタ１Ｎの計数開始点を定める。
Ｎに入力する制御信号１１を、現用のデコーダ３Ｎの出
力Ｎと予備のデコーダ３Ｅの出力Ｅの両方の最長周期の
基本クロックｆｏＮ、 ｆｏＥによりゲート処理して、
使用する現用のカウンタ１Ｎのロード端子へ供給して現
用のカウンタ１Ｎの計数開始点を定める。
予備の制御回路４Ｅは、その時、使用しない予備のカウ
ンタ１Ｂに入力する制御信号りを、予備のデコーダ３Ｅ
の出力と現用のデコーダ３Ｎの出力の両方の最長周期の
クロックｆｏＮ、ｆｏＥによりゲート処理して、使用し
ない予備のカウンタ１Ｅのロード端子へ供給して予備の
カウンタ１Ｅの計数開始点を定める。
ンタ１Ｂに入力する制御信号りを、予備のデコーダ３Ｅ
の出力と現用のデコーダ３Ｎの出力の両方の最長周期の
クロックｆｏＮ、ｆｏＥによりゲート処理して、使用し
ない予備のカウンタ１Ｅのロード端子へ供給して予備の
カウンタ１Ｅの計数開始点を定める。
現用と予備の制’＋Ｂ回路４Ｎ、４Ｂは、使用する現用
のカウンタ１Ｎと使用しない予備のカウンタ１Ｅのロー
ド端子へ同じタイミングで符号ｌを供給し計数開始点を
一致させるので、現用のデコーダ３Ｎの出力Ｎと予備の
デコーダ３Ｅの出力Ｅの２系統の出力クロックは相互に
同期がとられる。 従って現用の出力クロックＮと予備
の出力クロックＥを、使用／不使用を定める外部からの
制御信号ｕｓＥにより何れを選択してデータ伝送装置へ
供給しても、相互に同期しているのでデータエラーを生
ぜず問題は解決される。
のカウンタ１Ｎと使用しない予備のカウンタ１Ｅのロー
ド端子へ同じタイミングで符号ｌを供給し計数開始点を
一致させるので、現用のデコーダ３Ｎの出力Ｎと予備の
デコーダ３Ｅの出力Ｅの２系統の出力クロックは相互に
同期がとられる。 従って現用の出力クロックＮと予備
の出力クロックＥを、使用／不使用を定める外部からの
制御信号ｕｓＥにより何れを選択してデータ伝送装置へ
供給しても、相互に同期しているのでデータエラーを生
ぜず問題は解決される。
〔実施例〕
第２図は本発明の実施例の二重化クロック同期方式の構
成を示すブロック図である。
成を示すブロック図である。
第２図のブロック図において、現用と予備のＰしし発振
器２Ｎ 、 ２Ｅは、同じ構成の周波数１６ ＭＨｚの
ＰＬＬ発振器で構成され、周波数３ ＫＨｚの入力クロ
・ツクを基準として位相同期した周波数が２０４８倍の
周波数１６．３８４ Ｍｌｌｚの現用と予備の高速信号
Ｍｆｏ−Ｎ、Ｍｆｏ４を発生して現用と予備のカウンタ
１Ｎ、１Ｅへ出力する。
器２Ｎ 、 ２Ｅは、同じ構成の周波数１６ ＭＨｚの
ＰＬＬ発振器で構成され、周波数３ ＫＨｚの入力クロ
・ツクを基準として位相同期した周波数が２０４８倍の
周波数１６．３８４ Ｍｌｌｚの現用と予備の高速信号
Ｍｆｏ−Ｎ、Ｍｆｏ４を発生して現用と予備のカウンタ
１Ｎ、１Ｅへ出力する。
現用と予備のカウンタ１Ｎ、 １Ｅは、例えば８ビ・ソ
トカウンタで構成され、現用と予備のｒ’ＬＬ発振器２
Ｎ、２Ｅの出力Ｍｆｏ−Ｎ、 Ｍｆｏ−Ｅの周波数１６
．３８４ ＭＨｚをクロック端子ＣＫに入力し、デコー
ダ３Ｎ、３Ｈの出力のなかの８Ｋｔ（ｚの最長間！ｔＪ
Ｉ（１２５μｓ）の基本クロックを自分の制御回路４Ｎ
、４／Ｅを介してロードｔ１子へ入力し、夫々一定周期
（１２５μｓ）で計数して１／２０４８の周波数８にＩ
ｌｚおよび任意の整数倍ｎｆｏ 、例えば１／２５６の
周波数６４ ＫＨｚに分周し現用と予備のデコーダ３Ｎ
、３Ｅへ出力する。
トカウンタで構成され、現用と予備のｒ’ＬＬ発振器２
Ｎ、２Ｅの出力Ｍｆｏ−Ｎ、 Ｍｆｏ−Ｅの周波数１６
．３８４ ＭＨｚをクロック端子ＣＫに入力し、デコー
ダ３Ｎ、３Ｈの出力のなかの８Ｋｔ（ｚの最長間！ｔＪ
Ｉ（１２５μｓ）の基本クロックを自分の制御回路４Ｎ
、４／Ｅを介してロードｔ１子へ入力し、夫々一定周期
（１２５μｓ）で計数して１／２０４８の周波数８にＩ
ｌｚおよび任意の整数倍ｎｆｏ 、例えば１／２５６の
周波数６４ ＫＨｚに分周し現用と予備のデコーダ３Ｎ
、３Ｅへ出力する。
現用と予備のデコーダ３Ｎ、 ３Ｅは、同じ構成のＲＯ
門で構成され、現用と予備のカウンタ１Ｎ、 ＩＢの分
周出力をアドレスとして記憶データを読出して復号し、
現用と予備のＰＩ、Ｌ発振器２Ｎ 、 ２Ｈの出力周波
数１６．３８４Ｍ）＋２を１７２０４８に分周した周波
数８ ＫＨｚの基本クロック８Ｋ （Ｎ） 、 ８Ｋ
（Ｅ） と 、１／２５６の周波数６４ Ｘ１ｌｚに分
周した高次クロック６４Ｋ （Ｎ） 、 ６４Ｋ （ε
）の現用の出力クロソクＮ、予備の出力Ｅを出力し、そ
の現用の出力クロックＮＯなかの最長周期の基本クロッ
ク８Ｋ （Ｎ）を現用の制御回路４Ｎのみならず予備の
制御回路４Ｅへも出力し、予備の出力クロックＥのなか
の最長周期の基本クロック８Ｋ （Ｅ）を予備の制御回
路４Ｂのみならず現用の制御回路４Ｎへも出力する。
門で構成され、現用と予備のカウンタ１Ｎ、 ＩＢの分
周出力をアドレスとして記憶データを読出して復号し、
現用と予備のＰＩ、Ｌ発振器２Ｎ 、 ２Ｈの出力周波
数１６．３８４Ｍ）＋２を１７２０４８に分周した周波
数８ ＫＨｚの基本クロック８Ｋ （Ｎ） 、 ８Ｋ
（Ｅ） と 、１／２５６の周波数６４ Ｘ１ｌｚに分
周した高次クロック６４Ｋ （Ｎ） 、 ６４Ｋ （ε
）の現用の出力クロソクＮ、予備の出力Ｅを出力し、そ
の現用の出力クロックＮＯなかの最長周期の基本クロッ
ク８Ｋ （Ｎ）を現用の制御回路４Ｎのみならず予備の
制御回路４Ｅへも出力し、予備の出力クロックＥのなか
の最長周期の基本クロック８Ｋ （Ｅ）を予備の制御回
路４Ｂのみならず現用の制御回路４Ｎへも出力する。
現用の制御回路４Ｎは、アンドゲート４１．インバータ
４２．アンドゲート４３．オアゲート４４で構成され、
アンドゲート４１が、現用のカウンタ１Ｎの使用を定め
入力する制御信号ＵＳＥ（Ｎ）の符号Ｈと現用のデコー
ダ３Ｎの出力した周波数８ＫＨｚの基本クロック８Ｋ
（Ｎ）の論理積をとりその出力をオアゲート４４へ送る
。インバータ４２は、前記制御信号υＳｌｌ！ （Ｎ）
の符号１１を反転して符号りをアンドゲート４３へ送り
、アンドゲート４３において予備のデコーダ３Ｅからの
周波数８Ｋｔ（ｚの基本クロック８Ｘ （Ｅ）との論理
積をとりその出力りをオアゲート４４へ送る。そして制
御回路４Ｎのオアゲート４４は、アンドゲート４１の出
力とアンドゲート４３の出力の論理和をとり、アンドゲ
ート４１の入力の使用／不使用の制御信号ＵＳＥ （Ｎ
）が使用の符号Ｈであるので、アンドゲート４１のもう
一つの人力の現用のデコーダ３Ｎの出力からの基本クロ
ック８Ｋ （Ｎ）を出力して、その出力をカウンタ１？
１のロード端子りに入力して計数を開始する。
４２．アンドゲート４３．オアゲート４４で構成され、
アンドゲート４１が、現用のカウンタ１Ｎの使用を定め
入力する制御信号ＵＳＥ（Ｎ）の符号Ｈと現用のデコー
ダ３Ｎの出力した周波数８ＫＨｚの基本クロック８Ｋ
（Ｎ）の論理積をとりその出力をオアゲート４４へ送る
。インバータ４２は、前記制御信号υＳｌｌ！ （Ｎ）
の符号１１を反転して符号りをアンドゲート４３へ送り
、アンドゲート４３において予備のデコーダ３Ｅからの
周波数８Ｋｔ（ｚの基本クロック８Ｘ （Ｅ）との論理
積をとりその出力りをオアゲート４４へ送る。そして制
御回路４Ｎのオアゲート４４は、アンドゲート４１の出
力とアンドゲート４３の出力の論理和をとり、アンドゲ
ート４１の入力の使用／不使用の制御信号ＵＳＥ （Ｎ
）が使用の符号Ｈであるので、アンドゲート４１のもう
一つの人力の現用のデコーダ３Ｎの出力からの基本クロ
ック８Ｋ （Ｎ）を出力して、その出力をカウンタ１？
１のロード端子りに入力して計数を開始する。
予備の制御回路４Ｅも、上記の現用の制御回路４Ｎと同
一の構成を持ち、制御回路４Ｅのアンドゲート４１が、
予備のカウンタ１Ｅの不使用を定める制御信号ＵＳＥ
（Ｅ）の符号りと予備のデコーダ３Ｅの出力した周波数
８ＫＨｚの基本クロック８Ｋ （Ｅ）の論理積をとりそ
の出力符号りをゲート４４へ送る。インバータ４２は、
前記制御信号ＵＳＥ （Ｅ）の符号りを反転して符呵１
１をアンドゲート４３へ送り、アントゲ−１・４３にお
いて現用のデコーダ３Ｎからの周波数８ＫＨｚの基本ク
ロック８Ｋ （Ｎ）との論理積をとりその出力をオアゲ
ート４４へ送る。そして制御回路４Ｎのオアゲート４４
は、アンドゲート４１の出力とアンドゲート４３の出力
の論理和をとり、アンドゲート４１の入力の使用／不使
用の制御ｎ信号１１３Ｅ（Ｅ）が不使用の符号してある
時でも、インバータ４２で符号反転して入力するアンド
ゲート４３が、そのもう一つの入力の現用のデコーダ３
Ｎからの基本クロック８Ｋ （Ｎ）を出力して、その出
力８Ｋ （Ｎ）をカウンタ１Ｅのロード端子りに入力し
て計数を開始する。
一の構成を持ち、制御回路４Ｅのアンドゲート４１が、
予備のカウンタ１Ｅの不使用を定める制御信号ＵＳＥ
（Ｅ）の符号りと予備のデコーダ３Ｅの出力した周波数
８ＫＨｚの基本クロック８Ｋ （Ｅ）の論理積をとりそ
の出力符号りをゲート４４へ送る。インバータ４２は、
前記制御信号ＵＳＥ （Ｅ）の符号りを反転して符呵１
１をアンドゲート４３へ送り、アントゲ−１・４３にお
いて現用のデコーダ３Ｎからの周波数８ＫＨｚの基本ク
ロック８Ｋ （Ｎ）との論理積をとりその出力をオアゲ
ート４４へ送る。そして制御回路４Ｎのオアゲート４４
は、アンドゲート４１の出力とアンドゲート４３の出力
の論理和をとり、アンドゲート４１の入力の使用／不使
用の制御ｎ信号１１３Ｅ（Ｅ）が不使用の符号してある
時でも、インバータ４２で符号反転して入力するアンド
ゲート４３が、そのもう一つの入力の現用のデコーダ３
Ｎからの基本クロック８Ｋ （Ｎ）を出力して、その出
力８Ｋ （Ｎ）をカウンタ１Ｅのロード端子りに入力し
て計数を開始する。
つまり現在使用していない予備側のカウンタ１Ｂの計数
開始点が、現在使用している現用側のカウンタＩＨの出
力の基本クロック８Ｋ （Ｎ）によって定まるので、現
用のカウンタ１Ｎの出力の基本タロツク８Ｋ （Ｎ）と
予備のカウンタ１Ｅの出力の基本クロック８Ｋ （Ｅ）
の位相が一致して相互の同期がとれる。従って基本クロ
ックを基にして計数を開始し作られる高次クロックの６
４Ｋ （Ｎ）と６４Ｋ （Ｅ）も相互の同期がとられる
。 従って外部からの制御信号ＵＳＥにより、現用の出
力クロックＮと予備の出力クロックＥの何れを選択して
図示しない後段のデータ伝送装置に供給しても、該装置
でデータのエラーを生じることはなくて問題は無い。
開始点が、現在使用している現用側のカウンタＩＨの出
力の基本クロック８Ｋ （Ｎ）によって定まるので、現
用のカウンタ１Ｎの出力の基本タロツク８Ｋ （Ｎ）と
予備のカウンタ１Ｅの出力の基本クロック８Ｋ （Ｅ）
の位相が一致して相互の同期がとれる。従って基本クロ
ックを基にして計数を開始し作られる高次クロックの６
４Ｋ （Ｎ）と６４Ｋ （Ｅ）も相互の同期がとられる
。 従って外部からの制御信号ＵＳＥにより、現用の出
力クロックＮと予備の出力クロックＥの何れを選択して
図示しない後段のデータ伝送装置に供給しても、該装置
でデータのエラーを生じることはなくて問題は無い。
以上説明した如く、本発明によれば、カウンタの制御回
路として簡単なゲート回路を追加するだけで、二重化さ
れたクロック発生回路の出力クロックの同期がとれるの
で、データ伝送装置のクロック供給部の信頼度の向上と
コストを低減する効果が得られる。
路として簡単なゲート回路を追加するだけで、二重化さ
れたクロック発生回路の出力クロックの同期がとれるの
で、データ伝送装置のクロック供給部の信頼度の向上と
コストを低減する効果が得られる。
第１図は本発明の二重化クロック同期方式の構成を示す
原理図、 第２図は本発明の実施例の二重化クロック同期方式の構
成を示すブロック図、 第３図は従来の二重化クロック
方式のブロック図である。 図において、 １Ｎ、 １Ｅはカウンタ、 ２Ｎ、２ＥはＰＬＬ発振器、 ３Ｎ、３Ｅはデコーダ、 ４Ｎ、４Ｂは制御回路、 ４１．４３はアンドゲート、 ４２はインバータ、 ４４はオアゲートである。 ￥３図
原理図、 第２図は本発明の実施例の二重化クロック同期方式の構
成を示すブロック図、 第３図は従来の二重化クロック
方式のブロック図である。 図において、 １Ｎ、 １Ｅはカウンタ、 ２Ｎ、２ＥはＰＬＬ発振器、 ３Ｎ、３Ｅはデコーダ、 ４Ｎ、４Ｂは制御回路、 ４１．４３はアンドゲート、 ４２はインバータ、 ４４はオアゲートである。 ￥３図
Claims (1)
- 【特許請求の範囲】 入力クロック（ｆｏ）を基準にして位相同期された該入
力クロックより高速の信号（Ｍｆｏ）を発生するＰＬＬ
発振器（２Ｎ、２Ｅ）と、該ＰＬＬ発振器の出力（Ｍｆ
ｏ）を計数して整数分のｌの速度のクロックを出力する
カウンタ（１Ｎ、１Ｅ）の２系統からなり、外部からの
制御信号（Ｈ）によりその一方の出力クロックを選択し
て使用する二重化クロック発生器において、 一方のカウンタ（１Ｎ／１Ｅ）の制御信号（Ｈ／Ｌ）を
自分のカウンタ（１Ｎ／１Ｅ）の出力（ｆｏＮ／ｆｏＥ
）のみならず他方のカウンタ（１Ｅ／１Ｎ）の出力する
最長周期のクロック（ｆｏＥ／ｆｏＮ）によりゲート処
理して、使用するカウンタ（１Ｎ）と使用しないカウン
タ（１Ｅ）の計数開始点を一致させる制御回路（４Ｎ、
４Ｅ）を具え、該制御回路により２系統のクロック発生
器の出力クロックの同期をとることを特徴とした二重化
クロック同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103604A JPH01273451A (ja) | 1988-04-26 | 1988-04-26 | 二重化クロック同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103604A JPH01273451A (ja) | 1988-04-26 | 1988-04-26 | 二重化クロック同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273451A true JPH01273451A (ja) | 1989-11-01 |
Family
ID=14358378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103604A Pending JPH01273451A (ja) | 1988-04-26 | 1988-04-26 | 二重化クロック同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273451A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272234A (ja) * | 1990-03-20 | 1991-12-03 | Nec Corp | 従属同期方式 |
| JPH0446429A (ja) * | 1990-06-13 | 1992-02-17 | Nec Corp | 位相同期発振装置 |
| JPH0468726A (ja) * | 1990-07-05 | 1992-03-04 | Nec Corp | 位相同期システム |
| JPH0851478A (ja) * | 1994-08-09 | 1996-02-20 | Fujitsu Ltd | フレームクロック同期回路 |
| JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
-
1988
- 1988-04-26 JP JP63103604A patent/JPH01273451A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272234A (ja) * | 1990-03-20 | 1991-12-03 | Nec Corp | 従属同期方式 |
| JPH0446429A (ja) * | 1990-06-13 | 1992-02-17 | Nec Corp | 位相同期発振装置 |
| JPH0468726A (ja) * | 1990-07-05 | 1992-03-04 | Nec Corp | 位相同期システム |
| JPH0851478A (ja) * | 1994-08-09 | 1996-02-20 | Fujitsu Ltd | フレームクロック同期回路 |
| JP2015173414A (ja) * | 2014-03-12 | 2015-10-01 | 株式会社デンソー | 電子制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2216525A1 (en) | Clock control system and method | |
| WO1992007316A1 (en) | Dynamically switchable multi-frequency clock generator | |
| US4329652A (en) | Apparatus for synchronization control of a plurality of inverters | |
| JPH01273451A (ja) | 二重化クロック同期方式 | |
| US5881113A (en) | Redundancy clock supply module for exchange system | |
| JPH075949A (ja) | ２重化クロック切替えの方法と装置 | |
| JPH08205543A (ja) | インバータの並列運転装置 | |
| JP3193535B2 (ja) | サンプリングクロック生成回路 | |
| JPH0267820A (ja) | 標準周波数クロック発生装置 | |
| JPH07123085A (ja) | クロック同期方式 | |
| JPS62169560A (ja) | 二重化クロツク信号発生装置 | |
| JPH0418618A (ja) | クロック出力装置 | |
| JPS59125192A (ja) | 分散制御型電子交換機におけるクロツク供給回路 | |
| JPS61255125A (ja) | 基準位相発生回路 | |
| JPH02301222A (ja) | ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置 | |
| KR100238405B1 (ko) | 시간/주파수 발생장치의 주파수 위상 일치방법 | |
| JPH11225134A (ja) | 無瞬断切り替えシステム | |
| JP2722808B2 (ja) | サンプリングクロック発生回路 | |
| JPH03758Y2 (ja) | ||
| JPH0512461A (ja) | クロツク供給回路 | |
| JPH05136690A (ja) | クロツク生成回路 | |
| JPS5911423A (ja) | システムクロツク制御方式 | |
| JPS62139051A (ja) | デ−タ処理装置における自己試験方式 | |
| JPH0833072A (ja) | 冗長構成ディジタル回路の制御システム | |
| JPS63120582A (ja) | フレ−ムアライナ回路 |