JPH03272234A - 従属同期方式 - Google Patents
従属同期方式Info
- Publication number
- JPH03272234A JPH03272234A JP2072465A JP7246590A JPH03272234A JP H03272234 A JPH03272234 A JP H03272234A JP 2072465 A JP2072465 A JP 2072465A JP 7246590 A JP7246590 A JP 7246590A JP H03272234 A JPH03272234 A JP H03272234A
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- JP
- Japan
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- signal
- phase
- frequency
- slave
- internal
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 3
- 230000001419 dependent effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送装置における従属同期方式に関
する。
する。
従来、共通処理部全体を２重化したり、又はその内部の
クロック発生部を２重化したりする様な、要するに位相
同期回路を２重化するときの回路構成においては、装置
内基準パルスｆｏ （第３図中、３０４．３０４’
）は網から抽出した従属用クロックｆＯ（３０１）及び
従属用内部発振クロックｆ ｏ （３０３、３０３’
、＞のどちらかにＮ系、Ｅ系それぞれ独立に同期する
様になっていた。
クロック発生部を２重化したりする様な、要するに位相
同期回路を２重化するときの回路構成においては、装置
内基準パルスｆｏ （第３図中、３０４．３０４’
）は網から抽出した従属用クロックｆＯ（３０１）及び
従属用内部発振クロックｆ ｏ （３０３、３０３’
、＞のどちらかにＮ系、Ｅ系それぞれ独立に同期する
様になっていた。
上述した位相同期回路は、２重化した場合Ｎ系とＥ系の
装置内基準パルスの位相同期及び同一系内で網から抽出
した従属用クロックｆＯと従属用内部発振クロックｆｏ
どの位相同期が共にとれていないため、現用系のＮ系、
Ｅ系切換えや、網から装置内発振器へ又は装置内発振器
から網へといって位相同期発振回路（ＰＬＯ）に入力さ
れるクロックの切換えを行うと、データエラーや各種ア
ラームが発生してしまう欠点がある。
装置内基準パルスの位相同期及び同一系内で網から抽出
した従属用クロックｆＯと従属用内部発振クロックｆｏ
どの位相同期が共にとれていないため、現用系のＮ系、
Ｅ系切換えや、網から装置内発振器へ又は装置内発振器
から網へといって位相同期発振回路（ＰＬＯ）に入力さ
れるクロックの切換えを行うと、データエラーや各種ア
ラームが発生してしまう欠点がある。
本発明の従属同期方式は、網から抽出した従属用クロッ
クと他系の装置内基準パルスとの第１の選択回路と、前
記第１の選択回路により選択された信号と従属用内部発
振クロックとの第２の選択回路と、位相同期発振回路と
、装置内基準パルスを作成するパルスジェネレータと、
従属用内部発振クロックを作成する分周カウンタと、前
記分周カウンタのリセット回路とをそれぞれ有し、現用
系及び予備系として動作する第１の系及び第２の系構成
装置を備え、予備系の装置内基準パルスは現用系の装置
内基準パルスに周波数及び位相同期し、かつ予備系の前
記分周カウンタにリセットをかけ、現用系の装置内基準
パルスに従属用内部発振クロックを周波数及び位相同期
させる構成である。
クと他系の装置内基準パルスとの第１の選択回路と、前
記第１の選択回路により選択された信号と従属用内部発
振クロックとの第２の選択回路と、位相同期発振回路と
、装置内基準パルスを作成するパルスジェネレータと、
従属用内部発振クロックを作成する分周カウンタと、前
記分周カウンタのリセット回路とをそれぞれ有し、現用
系及び予備系として動作する第１の系及び第２の系構成
装置を備え、予備系の装置内基準パルスは現用系の装置
内基準パルスに周波数及び位相同期し、かつ予備系の前
記分周カウンタにリセットをかけ、現用系の装置内基準
パルスに従属用内部発振クロックを周波数及び位相同期
させる構成である。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図及び第２図を参照すると
、網に同期しＮ系が現用系として動作する場合、選択回
路１０８では信号１０１−が選択され、かつ選択回路１
０９では信号１１０を選択し、信号１１０がＰＬＯ１１
２に入力され、信号１０１に周波数及び位相の合ったＮ
系装置の内部基準フレーム信号が作成される。また、こ
の状態では、選択されない周波数ｆ。の信号］０３は、
信号１０１を微分回路１１４で微分したリセット用信号
１０７によりリセットされ、信号１．０１の位相と一致
させる様にする。この時、予備系であるＥ系では、選択
回路１０８′においてＮ系がら受番フた信号１０４を選
択し、選択回路１０９′では信号１１０′を選択し、従
って信号１１０′がＰＬＯ１１２’に入力されることに
なり、Ｅ系装置の内部基準フレーム信号である信号１０
４′も信号１０１と周波数及び位相とが一致することと
なる。さらに、この時選択されない信号１０３′は結局
信号１０４を微分回路１１４′で微分した信号１０７′
によりリセットされ、信号１０４の位相と一致させる様
にする。これにより、Ｅ系はＮ系に従属することになる
。つまり、Ｅ系内各種クロックはＮ系内各種クロックに
位相及び周波数が一致しているので、現用系をＮ系から
Ｅ系に切換えた時、データエラーや各種アラームが発生
しなくなる。逆に、Ｅ系が現用系として動作する場合に
も、上記と同様のことが言え、Ｅ系からＮ系に切換えた
場合にもデータエラーや各種アラームの発生を防ぐこと
ができる。
、網に同期しＮ系が現用系として動作する場合、選択回
路１０８では信号１０１−が選択され、かつ選択回路１
０９では信号１１０を選択し、信号１１０がＰＬＯ１１
２に入力され、信号１０１に周波数及び位相の合ったＮ
系装置の内部基準フレーム信号が作成される。また、こ
の状態では、選択されない周波数ｆ。の信号］０３は、
信号１０１を微分回路１１４で微分したリセット用信号
１０７によりリセットされ、信号１．０１の位相と一致
させる様にする。この時、予備系であるＥ系では、選択
回路１０８′においてＮ系がら受番フた信号１０４を選
択し、選択回路１０９′では信号１１０′を選択し、従
って信号１１０′がＰＬＯ１１２’に入力されることに
なり、Ｅ系装置の内部基準フレーム信号である信号１０
４′も信号１０１と周波数及び位相とが一致することと
なる。さらに、この時選択されない信号１０３′は結局
信号１０４を微分回路１１４′で微分した信号１０７′
によりリセットされ、信号１０４の位相と一致させる様
にする。これにより、Ｅ系はＮ系に従属することになる
。つまり、Ｅ系内各種クロックはＮ系内各種クロックに
位相及び周波数が一致しているので、現用系をＮ系から
Ｅ系に切換えた時、データエラーや各種アラームが発生
しなくなる。逆に、Ｅ系が現用系として動作する場合に
も、上記と同様のことが言え、Ｅ系からＮ系に切換えた
場合にもデータエラーや各種アラームの発生を防ぐこと
ができる。
次に、従属光を網から内部クロックに切換えた場合を説
明する。Ｎ系が現用系として動作している場合、ＰＬＯ
１１２の入力を信号１０１から信号１０３に切換えたと
き、前述したように分周カウンター１１には信号１０７
により制御がかかっており、信号１０３は信号１０１と
位相が合う様にしているので、ＰＬＯ１１２の入力信号
の位相飛びが無い為、データエラーや各種アラームの発
生を防ぐことができる。また、内部クロックで動作して
いるときに、現用系の切換えを行った場合を説明する。
明する。Ｎ系が現用系として動作している場合、ＰＬＯ
１１２の入力を信号１０１から信号１０３に切換えたと
き、前述したように分周カウンター１１には信号１０７
により制御がかかっており、信号１０３は信号１０１と
位相が合う様にしているので、ＰＬＯ１１２の入力信号
の位相飛びが無い為、データエラーや各種アラームの発
生を防ぐことができる。また、内部クロックで動作して
いるときに、現用系の切換えを行った場合を説明する。
Ｎ系か現用系として動作している時、信号１０４と信号
１０３とは周波数及び位相が一致している。このとき、
予備系であるＥ系のＰＬＯ１１２′の入力は選択回路１
０８’で信号１０４を、また選択回路１０９′で信号１
１０′を選択する為、信号１０４′と信号１０４とは周
波数及び位相が一致する。このとき、信号１０３′は信
号１０４を微分した信号１０７′でリセットされ、信号
１０４に位相が合う様に制御される。つまり、Ｅ系の信
号はＮ系に従属することになり、かつ信号１０３と信号
１０３′とは常に位相が一致する様に制御されている為
、動作系をＮ系からＥ系に切換えた時、データエラーや
各種アラームが発生しなくなる。また、現用系をＥ系か
らＮ系へ切換えた場合にも上記と同様のことが言え、デ
ータエラーや各種アラームの発生を防ぐことができる。
１０３とは周波数及び位相が一致している。このとき、
予備系であるＥ系のＰＬＯ１１２′の入力は選択回路１
０８’で信号１０４を、また選択回路１０９′で信号１
１０′を選択する為、信号１０４′と信号１０４とは周
波数及び位相が一致する。このとき、信号１０３′は信
号１０４を微分した信号１０７′でリセットされ、信号
１０４に位相が合う様に制御される。つまり、Ｅ系の信
号はＮ系に従属することになり、かつ信号１０３と信号
１０３′とは常に位相が一致する様に制御されている為
、動作系をＮ系からＥ系に切換えた時、データエラーや
各種アラームが発生しなくなる。また、現用系をＥ系か
らＮ系へ切換えた場合にも上記と同様のことが言え、デ
ータエラーや各種アラームの発生を防ぐことができる。
以上説明したように本発明によれば、現用系で作成する
装置内基準パルスに予備系を従属させることにより、現
用系の切換えや、従属光クロックの切換えによるデータ
エラーや各種アラームを防ぐことができる。
装置内基準パルスに予備系を従属させることにより、現
用系の切換えや、従属光クロックの切換えによるデータ
エラーや各種アラームを防ぐことができる。
内部クロック選択回路、１１０，１１０′ ：選択回路
により選択された外部クロック、１１１゜１１１’
：従属用内部発振クロックを作成する分周カウンタ、１
１２，１１２′ ：位相同期発振回路（ＰＬＯ）、１１
３，１１３’ ：パルスジェネレータ、１１４，１１４
’ ：微分回路。
により選択された外部クロック、１１１゜１１１’
：従属用内部発振クロックを作成する分周カウンタ、１
１２，１１２′ ：位相同期発振回路（ＰＬＯ）、１１
３，１１３’ ：パルスジェネレータ、１１４，１１４
’ ：微分回路。
第１図は本発明の一実施例を示す構成図、第２図は同実
施例の動作を説明する図、第３図は従来例を示す構成図
である。
施例の動作を説明する図、第３図は従来例を示す構成図
である。
Claims (1)
- 網から抽出した従属用クロックと他系の装置内基準パル
スとの第１の選択回路と、前記第１の選択回路により選
択された信号と従属用内部発振クロックとの第２の選択
回路と、位相同期発振回路と、装置内基準パルスを作成
するパルスジェネレータと、従属用内部発振クロックを
作成する分周カウンタと、前記分周カウンタのリセット
回路とをそれぞれ有し、現用系及び予備系として動作す
る第１の系及び第２の系構成装置を備え、予備系の装置
内基準パルスは現用系の装置内基準パルスに周波数及び
位相同期し、かつ予備系の前記分周カウンタにリセット
をかけ、現用系の装置内基準パルスに従属用内部発振ク
ロックを周波数及び位相同期させることを特徴とする従
属同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072465A JPH03272234A (ja) | 1990-03-20 | 1990-03-20 | 従属同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072465A JPH03272234A (ja) | 1990-03-20 | 1990-03-20 | 従属同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272234A true JPH03272234A (ja) | 1991-12-03 |
Family
ID=13490085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072465A Pending JPH03272234A (ja) | 1990-03-20 | 1990-03-20 | 従属同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272234A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701268B2 (en) | 2006-02-20 | 2010-04-20 | Nec Corporation | Clock generation circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273451A (ja) * | 1988-04-26 | 1989-11-01 | Fujitsu Ltd | 二重化クロック同期方式 |
| JPH01286610A (ja) * | 1987-12-25 | 1989-11-17 | Toyo Commun Equip Co Ltd | クロック生成装置 |
| JPH01309540A (ja) * | 1988-06-08 | 1989-12-13 | Matsushita Electric Ind Co Ltd | 網同期装置および網同期方法 |
| JPH0265540A (ja) * | 1988-08-31 | 1990-03-06 | Nec Corp | クロック再生回路 |
-
1990
- 1990-03-20 JP JP2072465A patent/JPH03272234A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286610A (ja) * | 1987-12-25 | 1989-11-17 | Toyo Commun Equip Co Ltd | クロック生成装置 |
| JPH01273451A (ja) * | 1988-04-26 | 1989-11-01 | Fujitsu Ltd | 二重化クロック同期方式 |
| JPH01309540A (ja) * | 1988-06-08 | 1989-12-13 | Matsushita Electric Ind Co Ltd | 網同期装置および網同期方法 |
| JPH0265540A (ja) * | 1988-08-31 | 1990-03-06 | Nec Corp | クロック再生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701268B2 (en) | 2006-02-20 | 2010-04-20 | Nec Corporation | Clock generation circuit |
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