JPH02143744A - 従属クロック切替方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 従属クロックを切り替える方式に関し、複数の伝送路ク
ロックから作成した基準クロックの切り替えを行う際に
おける位相ずれを小さくすることができる従属クロック
切替方式を提供することを目的とし、 分周回路を有し伝送路クロックを分周して同一周波数の
従属クロックを作成する複数の従属クロック作成回路を
備え、該複数の従属クロック作成回路のいずれかの出力
を選択して装置内基準クロックとして出力するとともに
選択されない従属クロック作成回路の分周回路を該装置
内基準クロックによってリセットして該装置内基準クロ
ックに位相同期させる従属クロック切替方式における低
速の伝送路クロックから従属クロックを作成する従属ク
ロック作成回路において、前記分周回路の前に伝送路ク
ロックに同期した高速クロックを発生する位相同期回路
を備え、該高速クロックを分周して従属クロックを作成
することによって構成する。

〔産業上の利用分野〕

本発明は従属クロックを切り替える方式に係り、特に従
属クロックを切り替えたときの位相ずれを少なくするこ
とができる従属クロック切替方式に関するものである。

企業内の複数の施設を結ぶ企業内ネットワーク等におい
ては、複数の地点間をネットワークで結んで音声、デー
タ、画像等各種の通信を行う。

第４図は企業内ネットワークの構成を例示したものであ
る。企業内ネットワークにおいては、各拠点Ａ−Ｄにネ
ットワークに従属して動作する時分割多重化装置（ＴＤ
Ｍ）を設置して、データ端末装置（ＤＴＥ）およびＰＢ
Ｘ等の端末データを収容し、各拠点間において専用線サ
ービス網からなるネットワークＮＷを介して接続する。

第５図は各拠点におけるＴＤＭの構成を例示したもので
ある。伝送路インタフェース部ＩＦ、〜ＩＦ、はそれぞ
れ異なる速度の伝送路と接続され、それぞれの信号を８
　ＫＨｚの信号に変換して装置共通部（ＣＯＭ）に接続
し、ＣＯＭはさらに端末インタフェース部ＥＦ、−ＥＦ
３を経て図示されない各端末装置に接続される。

この場合各伝送路における各周波数のクロック（６，３
１２ＭＨ２，１，５４４ＭＨ２，８０ＫＨ２，４８ＫＨ
２）はすべて同期しており、各ＩＦにおいてはそれぞれ
の伝送路クロックから装置内基準クロック用の８　ＫＨ
ｚクロックを作成し、その内から１つを選んで装置内の
基準クロックとする方法が用いられている。

そして伝送路障害等によって使用中のクロックが異常に
なった場合は、別の伝送路から抽出されたクロックを使
用するように切替制御を行うが、このようなりロックの
切替制御を行う際に、切替時のクロックの位相ずれが少
ないことが要望される。

〔従来の技術〕

第６図は従来の従属クロック切替方式を示したものであ
る。同図において、１．〜１３はそれぞれ伝送路インタ
フェース部ＩＦ、〜ＩＦ３内にあって、伝送路から抽出
したクロック、６．３１２ＭＨｚ、　１．５４４ＭＨｚ
および８０ＫＨｚから８にＨｚのクロックを作成する基
準クロック作成回路であって、それぞれ分周器２．〜２
３を有し伝送路クロックをそれぞれ１　／７８９．１　
／１９３．１　／１０に分周して、８　ＫＨｚのクロッ
クを作成する。選択制御部３はこの際いずれか１つの基
準クロック作成回路例えば１２を選択して動作させると
ともに、セレクタ４を制御して基準クロック作成回路１
２の出力クロックを装置内基準クロックとして出力させ
る。

この場合選択された基準クロック作成回路１２には、ゲ
ート５２を介して選択制御部３からＨ”の信号が与えら
れるので分周器２２はリセットされないが、選択されな
い基準クロック作成回路１＋＋１３には同じく“Ｌ”の
信号が与えられるので、分周器２．．２３はセレクタ４
から出力される８　ＫＨｚの装置内基準クロックによっ
てクロックパルスごとにリセットされる。これによって
選択されない基準クロック作成回路１．．１３の出力ク
ロックは、選択されている基準クロック作成回路１２の
出力クロックに位相が一致するように制御される。

第６図の従属クロック切替方式においては、このように
基準クロック作成回路のりセント制御を行って、選択さ
れていない基準クロック作成回路の出力クロックの位相
を、常に選択されている基準クロック作成回路の出力ク
ロックに合致するようにしている。

〔発明が解決しようとする課題〕

しかしながら伝送路からの抽出クロックの周波数は、第
５図について説明したように広い周波数範囲に亙って各
種あるため、低い周波数（８０に＋Ｉｚ。

４８ＫＨｚ　）の場合は基準クロック作成回路の出力切
替を行ったときの、８にＨｚクロックの位相差の最悪値
が大きく、そのため装置内基準クロックの瞬断を生じる
場合がある。

第７図は従来の基準クロック位相合致制御時における、
各信号の関係を示すタイムチャートである。

第７図において（ａ）は１　、５４４ＭＨｚの伝送路ク
ロック（１）から１／１９３分周して８　Ｋ１１ｚの基
準クロック（２）を作成している場合を示し、この際に
おける各分周回路に対するリセットパルスは（３）に示
すように基準クロック（２）に同期している。これに対
して６．３１２ＭＨｚの伝送路クロック（４）から１／
７８９分周して作成した８［１ｚのクロック（５）、お
よび８０Ｋｌｌｚの伝送路クロックから１／１０分周し
て作成した８ＫＨ２のクロックは、リセットパルスに対
して常に同期するとは限らない。

第７図において（ｂ）は６．３１２ＭＨｚの伝送路クロ
ック（４）から作成した８　ＫＨｚのクロック（５）の
、リセットパルス（３）に対する位相ずれＴ１を示し、
その値はＯ≦Ｔ１≦１５８ｎｓであって最大値は６．３
１２ＭＨｚ１２ＫＨｚクロツクである。

また（Ｃ１は８０ＫＩＩｚの伝送路クロック（６）から
作成した８　ＫＨｚのクロック（７）の、リセットパル
ス（３）に対する位相ずれＴ２を示し、その値はＯ≦Ｔ
２≦１２゜μＳであって最大値は８０ＫＨｚクロツクの
１周期分である。

このように特に低い伝送路クロックの場合、クロック切
替制御を行ったときの８　ＫＨｚクロックの基準クロッ
クに対する位相差の最悪値が大きく、そのため装置内基
準クロックの瞬断を招く場合がある。

本発明はこのような従来技術の課題を解決しようとする
ものであって、複数の伝送路クロックから作成した基準
クロックの切り替えを行う際における位相ずれを小さく
することができる従属クロック切替方式を提供すること
を目的としている。

（課題を解決するための手段〕 本発明は第１図にその原理的構成を示すように、分周回
路を有し伝送路クロックを分周して同一周波数の従属ク
ロックを作成する複数の従属クロック作成回路を備え、
この複数の従属クロック作成回路のいずれかの出力を選
択して装置内基準クロックとして出力するとともに選択
されない従属クロック作成回路の分周回路を装置内基準
クロックによってリセットしてこの装置内基準クロック
に位相同期させる従属クロック切替方式における低速の
伝送路クロックから従属クロックを作成する従属クロッ
ク作成回路１３．−において、位相同期回路６３．・−
を備え、この位相同期回路６３゜によって作成される高
速クロックを分周して従属クロックを作成するようにし
たものである。

ここで位相同期回路６３１−は、分周回路２３゜の前に
設けられ、伝送路クロックに同期した高速クロックを発
生するものである。

〔作　用〕

第４図〜第７図に示された従来の従属クロック切替方式
において、複数の伝送路クロックから作成した８ＫＨｚ
クロツクの切り替えを行う際に、クロックの瞬断を生じ
る恐れがあるような装置内基準クロックの大きな位相ず
れを生じる原因は、低い伝送路クロックからクロックを
作成する基準クロック作成回路において、低い伝送路ク
ロックをそのまま使用してクロックを作成していること
にある。

そこで本発明においては、８０ＫＨｚ、　４８ＫＨｚ等
の伝送路クロックに周波数同期した高速クロック（最も
高速の６．３１２ＭＨｚ伝送路クロ伝送路クロック数の
もの）を位相同期回路（Ｐ　Ｌ　Ｌ）を用いて作成し、
これから８　［１ｚのクロックを作成するようにしたの
で、クロックの切替時における位相ずれが殆どなくなり
、従って装置内基準クロックの瞬断の恐れがなくなる。

〔実施例〕

第２図は本発明の一実施例の基準クロック作成回路の構
成を示したものであって、＋ａ）、　（ｂ）はそれぞれ
８０ＫＨｚおよび４８ＫＨｚから８　Ｋ）ＩｚのりＣ１
７りを作成する場合の回路構成を示している。

第２図（ａ）において基準クロック作成回路１３はＰＬ
Ｌ６３を有し、８０ＫＨｚの伝送路クロックに周波数同
期した６、４ＭＨｚのクロックを発生する。分周回路２
３はこの６．４ＭＨｚのクロックを１／８００に分周し
て８　ＫＨｚのクロックを作成する。

また第２図（ｂｌにおいて基準クロック作成回路１、は
ＰＬＬ６４を有し、４８ＫＨｚの伝送路クロックに周波
数同期した６、　１４４ＭＨｚのクロックを発生する。

分周回路２４はこの６．１４４ＭＨｚのクロックを１／
７６Ｂに分周して８　Ｋｔ（ｚのクロックを作成する。

本発明の場合の従属クロック切替方式の全体構成は第６
図に示された従来方式の場合と同様であり、基準クロッ
ク作成回路として第２図に示されたものを用いることに
よって、所望の従属クロック切替方式を実現することが
できる。

本発明の従属クロック切替方式の基準クロック作成回路
では、上述のようにＰＬＬを使用して低速クロックに同
期した高速クロックを作成し、これから基準となるクロ
ックを作成するようにしているので、クロック切替時の
位相ずれを第７図（Ｃ）に示された場合とほぼ同様に小
さくすることができる。

第３図は本発明におけるＰＬＬの構成例を示したもので
ある。

第３図において１１は位相比較器（ＰＣ）であって、６
．１４４ＭＨｚの出力クロックを分周回路１２を経て１
／１２Ｂに分周した４８ＫＨｚの出力と、４８ＫＨｚの
大力クロックとを位相比較して、位相差に応じたパルス
幅の出力を発生する。パルス幅−電圧変換回路１３は入
力のパルス幅に応じた電圧値の出力を発生し、電圧制御
水晶発振器（ＶＣＸＯ）１４は入力電圧に応じて変化す
る周波数の出力クロックを発生する。

第３図に示されたＰＬＬはこのように閉ループの制御を
行うことによって、４８ＫＨｚの低速入力クロックに同
期した６、１４４ＭＨｚの高速出力クロックを発生する
ことができる。

〔発明の効果〕

以上説明したように本発明によれば、複数の伝送路クロ
ックからそれぞれクロックを作成し、動作系のクロック
に対して待機系のクロックの位相を合致させる従属クロ
ック切替方式において、低速伝送路クロックからＰＬＬ
を用いてこれに同期した高速クロックを作成し、このク
ロックによって基準となるクロックを作成して切り替え
て出力クロックを発生するようにしたので、伝送路信号
から抽出するクロックの周波数の高低に拘わらず、切替
時のクロックの位相ずれを小さくし、一定の精度に制御
することができるようになる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の基準クロ・ツク作成回路の構成を示す図、 第３図は本発明におけるＰＬＬの構成例を示す図・ 第４図は企業内ネットワークの構成を例示する図、 第５図は時分割多重化装置（ＴＤＭ）の構成を例示する
図、 第６図は従来の従属クロック切替方式を示す図、第７図
は従来の基準クロック位相合致制御時における各信号の
関係を示すタイムチャートである。 １１〜１４−基準クロック作成回路 ２、〜２．，１２・−分周回路 ３−選択制御部 ４−セレクタ ５１〜５３−・・ゲート ６３．６４−−・位相同期回路（ＰＬＬ）１１−位相比
較器（Ｐ　Ｃ） １３−・−パルス幅−電圧変換回路

Claims (1)

1. 【特許請求の範囲】 分周回路を有し伝送路クロックを分周して同一周波数の
   従属クロックを作成する複数の従属クロック作成回路を
   備え、該複数の従属クロック作成回路のいずれかの出力
   を選択して装置内基準クロックとして出力するとともに
   選択されない従属クロック作成回路の分周回路を該装置
   内基準クロックによってリセットして該装置内基準クロ
   ックに位相同期させる従属クロック切替方式における低
   速の伝送路クロックから従属クロックを作成する従属ク
   ロック作成回路（１＿３、・・・）において、前記分周
   回路（２＿３、・・・）の前に伝送路クロックに同期し
   た高速クロックを発生する位相同期回路（６＿３、・・
   ・）を備え、 該高速クロックを分周して従属クロックを作成するよう
   にしたことを特徴とする従属クロック切替方式。