JPH04233016A - 時間基準装置および同期方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重計算機コンプレッ
クスのための外部時間基準システム（ｅｘｔｅｒｎａｌ
　　ｔｉｍｅ　　ｒｅｆｅｒｅｎｃｅ）、特に動的ステ
アリング（ｓｔｅｅｒｉｎｇ）を用いた外部時間基準シ
ステムに関する。

【０００２】

【従来の技術】多重計算機コンプレックスが広範囲に離
隔された（例えば数キロメータの距離に至る）計算機を
有することはいまや、ごく普通になっている。個々の計
算機間の信号伝搬遅延は、一般に、時間間隔を測定した
り、事象をタイムスタンプしたりするのに用いられる高
周波の時刻（ＴＯＤ）クロックの周期を越えている。高
性能計算機の時刻クロックは一般的には数１０メガヘル
ツの周波数で駆動されている。したがって、そのような
高周波クロック間において完全な同期を取ることは難し
く、またそのような試みはあまりされていない。しかし
、かような多重計算機コンプレックスについては、シス
テム共通スタンピングのような用途のために、比較的低
い周波数クロック信号を同期させることが望ましい。 かようなクロック信号は数キロヘルツのオーダの周波数
を有する。

【０００３】特に望まれるのは、両方の目標を同時に達
成する時刻クロックである。すなわち、コンプレックス
内の特定計算機における内部タイムスタンピングのため
に高い分解能を有するだけではなく、システム共通スタ
ンピングのためにコンプレックス内の他のクロックと比
較的粗いスケールで同期されるようなクロックが望まれ
る。これは各計算機に従属時刻クロックを設け、該従属
時刻クロックをその周波数の逓降周波数で動作するシス
テム・クロックに位相ロックすることによって実現する
ことができる。

【０００４】前記のタイプの同期クロック信号は、１つ
以上のクロック源を各計算機位置に設け、各クロック源
を他のクロック源から得られる一致信号に位相ロックす
ることにより、実現されるのが一般的である。このよう
に相互に結合された３ｆ＋１個のクロック源を含むシス
テムはｆ個の独立な故障点を許容し、次の文献に開示さ
れている。米国特許第３９００７４１号、米国特許第４
２３９９８２号および特願平１−２２９４７６号明細書
および特願平２−１８３８６７号明細書。

【０００５】特に興味深いのは、カッド（ｑｕａｄ）発
振器システム、すなわち相互に結合された４個のクロッ
ク源から成り、任意の故障点を許容するようなシステム
である。前記の係属出願はカッドシステムを開示してお
り、そこでは２つのクロック源が２つの物理的に分離さ
れた外部時間基準装置の各々と関連している。外部時間
基準装置は共通の故障源が両方の装置に同時に影響を及
ぼす可能性を減らすように物理的に分離されている。各
計算機は各装置から１つずつ、従って合計２つの同期さ
れた時刻クロック信号を受取るから、クロック源または
外部時間基準装置の１つが故障しても、時間スタンピン
グなどの目的のために時刻クロック信号を継続的に受取
ることができる。

【０００６】クロック源のカッド発振器は、電圧制御式
であるために、本質的に固定周波数発振器より正確では
ない。従って、前記の係属出願に述べられているカッド
発振器システムの精度を増加させるために、カッド発振
器は高精度の固定周波数時間基準に”指向（ステア）”
される。かくて、特願平２−１８３８６７号明細書に開
示されているように、４つの相互に結合された発振器の
うちのひとつによって生成されたクロック信号が時刻カ
ウンタを増加するために用いられるのに対し、高精度基
準発振器も同様に基準カウンタを増加するために用いら
れる。これらの２つのカウントはエラー信号を引き出す
ために周期的に比較され、それからステアリング訂正信
号が生成され、個々の位相同期回路（ＰＬＬ）によって
生成された他の訂正信号とともに、４つの発振器の各々
に供給される。

【０００７】特願平２−１８３８６７号明細書に述べら
れているシステムにおいては、個々の発振器に供給され
るステアリング信号は、固定された大きさを持つが、時
刻カウントと基準カウントの間の食違いによって決定さ
れる符号を有する。この結果、時刻カウントによって示
されるような時刻時間が、基準時間に漸近的に近づくと
いうよりも、むしろ鋸歯状的に基準時間に追従するよう
なシステムが得られることになる。

【０００８】

【発明が解決しようとする課題】本発明の目的は、たと
え個々の発振器がそれらの設計仕様から逸脱しても、時
刻時間が基準時間により厳密に追従するような外部時間
基準システムを提供することにある。

【０００９】

【課題を解決するための手段】概して本発明は相互に位
相ロックされた複数の時刻クロックを高精度の基準クロ
ックへ一括的にステアするようなシステムを考慮してい
る。当該システムでは、時刻カウンタに蓄えられた時刻
カウントは時刻クロックのうちのひとつに応答して基準
カウントと周期的に比較されてエラー信号を供給する。 このエラー信号から得られた訂正信号は、あるオフセッ
トを伴って時刻クロック周波数の各々に印加され、それ
によって時刻カウントを基準カウントの方にステアする
。ステアリング・オフセットは、当該オフセット信号が
訂正信号として単独で印加されるとき、時刻クロックの
周波数が基準クロックの周波数と一致するように動的に
調整される。

【００１０】

【実施例】図１を基準すると本発明に従って構成された
外部時間基準システム１０は１対の外部時間基準装置１
２および１４を有し、これらの装置は２重のリンク１６
および１８によって相互接続されている。装置１２およ
び１４は、時間基準信号を複数のホスト計算機に供給す
る。図１においては２台の計算機２０および２２のみが
示されている。計算機２０および２２の各々は、外部時
間基準装置１２から信号を受け取るための第１のポート
を有しており、また外部時間基準装置１４から信号を受
け取るための２番目のポートを有している。かくして、
ホスト計算機２０は、外部時間基準装置１２からライン
２４を介して基準信号を受け取るための第１のポート３
２を有しており、また装置１４からライン２８を介して
基準信号を受け取るための第２のポート３４を有してい
る。同様に、ホスト計算機２２は、外部時間基準装置１
２からライン２６を介して基準信号を受け取るための第
１のポート３６を有しており、また外部時間基準装置１
４からライン３０を介して基準信号を受け取るための第
２のポート３８を有している。

【００１１】図２に見られるように、外部時間基準装置
１２は１対のクロック源４０および４２を有し、これら
は本明細書においてそれぞれクロック源Ａおよびクロッ
ク源Ｂとも呼ばれる。同様に、外部時間基準装置１４は
１対のクロック源４４および４６を有し、これらは本明
細書においてそれぞれクロックＣおよびクロックＤとも
呼ばれる。クロック源４０はその内部で生成されたクロ
ック信号ＣＬＫＡを直接、同じ装置１２内の他のクロッ
ク源４２に供給する。クロック源４０はまた、そのクロ
ック信号ＣＬＫＡを装置１２内のリンク・アダプタ４８
に供給し、該アダプタは、伝送リンク１６上に適切にコ
ード化された信号を供給する。リンク１６に結合された
他の装置１４内のリンク・アダプタ５２は、再生された
クロック信号ＣＬＫＡ’をクロック源４４および４６に
供給する。同様に、クロック源Ｂはそれ特有のクロック
信号ＣＬＫＢを直接、装置１２内の他のクロック源４０
に供給するとともに、リンク１８に結合されている装置
１２内のリンク・アダプタ５０に供給する。リンク１８
の他端に結合された装置１４内のリンク・アダプタ５４
は再生されたクロック信号ＣＬＫＢ’を装置１４内のク
ロック源４４および４６に供給する。

【００１２】同様に、装置１４のクロック源４４はそれ
特有のクロック信号ＣＬＫＣを直接、クロック源４６に
供給するとともに、これをリンク・アダプタ５２および
リンク１６を介してリンク・アダプタ４８に供給し、該
アダプタから再生クロック信号ＣＬＫＣ’を生ぜしめる
。最後に、装置１４内のクロック源Ｄはそのクロック信
号ＣＬＫＤを直接、装置１４内の他のクロック源４４に
供給するとともに、これをリンク・アダプタ５４および
リンク１８を介してリンク・アダプタ５０に供給し、該
アダプタから再生クロック信号ＣＬＫＤ’を生ぜしめる
。

【００１３】クロック源４０ないし４６の各々の内部構
成は、図３に示すクロック源４０のそれと類似している
。図示のように、クロック源４０は電圧制御水晶発振器
（ＶＣＸＯ）６０を有しており、これは１６ＭＨｚの公
称周波数を有する方形波出力を生成する。発振器６０の
出力に応答する分周器６２は、発振器信号の周波数を２
０４８（２の１１乗）の因子によって分割し、７．８１
２５ｋＨｚの公称周波数を有する低周波クロック信号Ｃ
ＬＫＡを供給する。位相ロジック回路６６はクロック信
号ＣＬＫＡに応答するとともに、他のクロック源４２な
いし４６から加わる外部クロック信号クロック１，クロ
ック２およびクロック３にも応答する。

【００１４】図３に示すように、クロック１は同じ装置
１２内の他のクロック源のクロック（この場合はクロッ
ク源４２からの信号ＣＬＫＢ）を表し、クロック２は同
じ２重リンクを共有する他の装置内のクロック（この場
合はクロック源４４からの再生信号ＣＬＫＣ’）を表し
、クロック３は同じ２重リンクを共有しない他の装置内
のクロック（この場合はクロック源４６からの再生信号
ＣＬＫＤ’）を表す。前掲の特願平２−１８３８６７号
明細書で詳述されているように、クロック信号ＣＬＫＡ
の周期ごとに、位相ロジック６６は、入来クロック信号
（クロック１）ないし（クロック３）の各々の位相とク
ロック信号ＣＬＫＡの位相とを比較して、これらの位相
差を示すデジタル信号を生成する。これらの位相差は位
相ロジック６６の内部レジスタ（図示せず）に蓄えられ
、クロック信号ＣＬＫＡの各周期ごとにクロック源マイ
クロコントローラ５６によって読み取られる。マイクロ
コントローラ５６は位相ロジック６６によって測定され
た位相差の中央値（メジアン）を選択し、かかる中央値
を用いてデジタル訂正信号を引き出し、これを低域フィ
ルタ５８に印加する。低域フィルタ５８はデジタル訂正
信号をアナログ形式に変換し、内部単極ＲＣフィルタ（
図示せず）を用いてそれをフィルタし、このようにして
フィルタされた訂正信号を発振器６０に供給する。

【００１５】マイクロコントローラ５６はＰＬＬ　　Ｓ
ＹＮＣおよびＭＣ　　ＳＹＮＣ信号を制御ロジック６４
から受取る。クロック源４０の一部である制御ロジック
６４はＣＬＫＡ信号を分周器６２から受取り、また図４
に示された装置１２の基本マイクロコントローラ７８か
らのライン７０を介してＴＩＭＥ　　ＳＹＮＣ信号を受
け取る。クロック源４０のマイクロコントローラ５６は
またライン６８によって基本マイクロコントローラ７８
に結合されている。図３のライン６８および７０は、図
４ではバス８４として一括的に示されている。バス８４
はクロック源４２にも伸びている。

【００１６】図５を基準すると、制御ロジック６４は、
通常は分周器６２によって生成されたＣＬＫＡ信号の各
立ち下がりにおいて、ＰＬＬ　　ＳＹＮＣパルスを生じ
る。前述のようにこのＰＬＬ　　ＳＹＮＣ信号はマイク
ロコントローラ５６に対し、位相ロジック６６からの位
相差信号を読み取り、且つ低域フィルタ５８のために適
切な訂正信号を生成するように通知する。基本マイクロ
コントローラ７８からライン７０を介して各ＴＩＭＥ　
　ＳＹＮＣ信号が与えられる後は、制御ロジック６４は
ＰＬＬ　　ＳＹＮＣ信号をＣＬＫＡ信号の立ち下がりに
おいて生成しないが、その代わりにマイクロコントロー
ラ５６に別個のラインを介してＭＣ　　ＳＹＮＣ信号を
供給する。

【００１７】マイクロコントローラ５６は制御ロジック
６４からのＭＣ　　ＳＹＮＣ信号に応答して、データ転
送サイクルに入り、該サイクルの間に基本マイクロコン
トローラ７８からのステアリング信号を受け取る。この
ステアリング信号は位相ロジック６６からの入力の結果
として生成される任意の訂正信号上に重ねられ、かくし
てクロック源４０の発振器６０を後述する態様で基準周
波数に向かってステアする。

【００１８】マイクロコントローラ７８からのＴＩＭＥ
　　ＳＹＮＣ信号によって開始されたデータ転送サイク
ルに続くクロック信号ＣＬＫＡの次の立下がりと、他の
ＴＩＭＥ　　ＳＹＮＣ信号が現われるまでのその後の各
立ち下がりにおいては、制御ロジック６４はＰＬＬ　　
ＳＹＮＣ信号を生成してクロック源マイクロコントロー
ラ５６を他の位相同期制御サイクルに入るように強制す
る。このサイクルでは、マイクロコントローラ５６は位
相ロジック６６から受け取った位相差信号から前述のよ
うにして訂正信号を生成する。前記のように、低域フィ
ルタ５８に印加される訂正信号には、ライン７０上のＴ
ＩＭＥ　　ＳＹＮＣ信号によって開始された最も新しい
データ転送サイクルの間に基本マイクロコントローラ７
８から受け取ったステアリング信号が重畳される。

【００１９】他のクロック源４２ないし４６の対応する
発振器６０は、前述の内容と同様にして基本マイクロコ
ントローラ７８からのステアリング信号によってステア
されるので、これらのクロック源はそれぞれ基準周波数
に一致するようにステアされるばかりでなく、相互に位
相ロックされたままに留まる。図示の実施例では、マイ
クロコントローラ７８はＴＩＭＥ　　ＳＹＮＣ信号を１
．０４８５７６秒（２の２０乗マイクロ秒）ごとに生成
する。この時間周期は”Ｍｕｓ”またはメガマイクロ秒
と呼ばれる周波数である。当然、他の時間間隔またはラ
ンダムな時間間隔を代わりとして用いることが出来る。

【００２０】図４を基準すると、装置１２および装置１
４のステアリング信号生成回路７２は、便宜的に外部時
間基準装置のひとつと関連するように図示されている。 この特定の例では装置１２がそれにあたる。回路７２は
時刻カウンタ７４と共に基準カウンタ８０を有する。時
刻カウンタ７４は１６ＭＨｚ信号をクロック源４２の発
振器６０から受け取るが、この発振器は図３に示すクロ
ック源４０の発振器６０に対応している。同様に基準カ
ウンタ８０は、クロック源４２の発振器６０より高精度
の基準発振器８２から、１６ＭＨｚ信号を受け取る。カ
ウンタ７４および８０は、それぞれ対応するカウント出
力ＴＯＤ　　ＣＯＵＮＴおよびＲＥＦ　　ＣＯＵＮＴを
生成し、それらは基本マイクロコントローラ７８に供給
される。カウンタ７４および８０はまた、クロック源４
２の発振器６０または基準発振器８２からの２の２４乗
パルスごとにそれぞれオン・タイム事象（ＯＴＥ）パル
スＴＯＤ　　ＯＴＥおよびＲＥＦ　　ＯＴＥを供給する
。これら両方の周波数源の設計周波数は１６ＭＨｚであ
るので、カウンタ７４および８０は通常は１．０４８５
７６秒または２の２０乗マイクロ秒の間隔を置いたＯＴ
Ｅパルスを供給する。

【００２１】基本マイクロコントローラ７８の高速入力
（ＨＳＩ）７６は、ＴＯＤ　　ＯＴＥ信号を時刻カウン
タ７４から受取り、ＲＥＦ　　ＯＴＥ信号を基準カウン
タ８０から受け取る。基本マイクロコントローラ７８は
、ＨＳＩ７６を用いてカウンタ７４および８０から生成
されたＯＴＥ信号を、２．４マイクロ秒の分解能でタイ
ムスタンプする。もしＯＴＥ信号が互いにおよそ２０ミ
リ秒の範囲内で生じたら、タイムスタンプにおける差は
、印加すべき新しいステアリング値を計算するための基
礎になる。もしカウンタ７４およびカウンタ８０からの
ＯＴＥ信号が２０ミリ秒以上離れていたら、ＨＳＩは用
いられず、マイクロコントローラ７８は単に各々のカウ
ントをカウンタ７４および８０から読み取り、それらの
時間差を得る。カウンタ７４および８０の読み取りは、
ミリ秒の範囲での分解能を与える。

【００２２】それ自体のクロックによって決定されるご
とき１．０４８５７６秒（２の２０乗マイクロ秒）のＭ
ｕｓ期間ごとに、基本マイクロコントローラ７８は（Ｏ
ＴＥ入力または並行カウント入力を用いて測定される）
２つのカウンタ７４および８０の間のタイミング・エラ
ーＥ（ｎ）を判定し、ステアリング訂正信号Ｓ（ｎ）を
計算するための基礎として用いる。この信号はその次の
Ｍｕｓ期間に、装置１２のクロック源４０および４２に
供給され、同じように装置１４のクロック源４４および
４６に供給される。前記のように、マイクロコントロー
ラ７８は、バス８４を通じてステアリング信号Ｓ（ｎ）
を同じ装置１２のクロック源４０および４２に供給する
。この信号はライン８６を通じて他の装置１４のクロッ
ク源４４および４６にも供給される。ライン８６は適当
なエンコード方式を使用しつつリンク１６および１８の
ひとつまたは両方を経由して装置１４に結合されるか、
または望ましければ別個のリンクを経由して同装置１４
へ結合される。他の装置１４はマイクロプロセッサ７８
に類似する基本マイクロコントローラを有し、ライン７
０のＴＩＭＥ　　ＳＹＮＣ信号と同期してステアリング
信号Ｓ（ｎ）を、クロック源４０および４２に供給する
。ステアリング信号をクロック源４４および４６に伝え
る特定のシステムは、本発明を構成するものではない。 ２つの装置１２および装置１４の基本マイクロコントロ
ーラ間の相互接続、並びにリンク・アダプタ４８ないし
５４間の相互接続は、前掲の特願平２−１８３８６７号
明細書に詳述されている。

【００２３】図６は複数の隣接するステアリング間隔Ｉ
（ｎ）を示す。各間隔Ｉ（ｎ）は１Ｍｕｓの持続時間を
有していて、時間Ｔ（ｎ）に始まり時間Ｔ（ｎ＋１）に
終了する。さらに図６に示すように、時間Ｔ（ｎ）に測
定されたタイミング・エラーＥ（ｎ）はステアリング信
号Ｓ（ｎ）を生成するために用いられ、該ステアリング
信号は時間Ｔ（ｎ＋１）にクロック源４０ないし４６に
印加される。間隔Ｉ（ｎ）はアクティブ・ステアリング
間隔およびゼロ・ステアリング間隔の間を交互に繰り返
す。アクティブ・ステアリング間隔中にはクロック源４
０ないし４６は存在するエラーを訂正するようにステア
され、ゼロ・ステアリング間隔中にはこれらのクロック
源は時刻カウンタ７４および基準カウンタ８０の間のエ
ラーを一定に保持するようにステアされる。図６のよう
な特定の例では、偶数番の間隔Ｉ（０），Ｉ（２）等が
アクティブ・ステアリング間隔であり、奇数番の間隔Ｉ
（１），Ｉ（３）等はゼロ・ステアリング間隔である。

【００２４】各アクティブ・ステアリング間隔Ｉ（ｎ）
の間、基本マイクロプロセッサ７８は次の式を用いて新
しいアクティブ・ステアリング値Ｓ（ｎ）を決定し、そ
れは時間Ｔ（ｎ＋１）においてクロック源４０ないし４
６に供給される。 Ｓ（ｎ）＝ａＥ（ｎ）＋Ｚ ここでａは補正係数（ここでは便宜上１としている）で
あり、Ｚは最も新しく計算された”ゼロ点”の値である
。 ゼロ点は”ゼロ”に有効にステア、すなわちカウンタ７
４およびカウンタ８０の間に一定の時間差を保持するた
めに印加されなければならないステアリング信号である
。 実際にはゼロ点Ｚはゼロ・オフセットであり、クロック
源４０ないし４６の発振器６０がそれらの設計周波数か
ら逸脱するのを補償するために用いている。

【００２５】ゼロ点Ｚは各ゼロ・ステアリング間隔ごと
に更新される。前記のようにゼロ・ステアリング間隔Ｉ
（１），Ｉ（３）等とアクティブ・ステアリング間隔Ｉ
（０），Ｉ（２）等は交互に繰り返す。各ゼロ・ステア
リング間隔の間、基本マイクロ・プロセッサ７８は調整
されたゼロ点を次の式に従って計算する。 Ｚ＝Ｚ’＋ｂ［Ｅ（ｎ）−Ｅ（ｎ−１）］ここでＺは調
整されたゼロ点であり、Ｚ’はゼロ点の前の値であり、
ｂは調整係数（ここでも便宜上１としている）である。 基本マイクロプロセッサ７８は次にこの再計算されたゼ
ロ点を用いて、次の式に従ってゼロ・ステアリング信号
Ｓ（ｎ）を生成する。 Ｓ（ｎ）＝Ｚ

【００２６】以下の説明は次のものは図６に示されるよ
うに時間間隔Ｔ（１）−Ｔ（４）の間に実行される計算
を概説するものである。Ｔ（１）においてアクティブ・
ステアリング信号Ｓ（１）は次の式に従って計算される
。 Ｓ（１）＝Ｅ（１）＋Ｚ（０） ここでＥ（１）はＴ（１）におけるエラー（時刻カウン
トから基準カウントを引いたもの）であり、Ｚ（０）は
最新の調整時間Ｔ（０）において計算されたゼロ点であ
る。マイクロコントローラ７８は次のアクティブ・ステ
アリング間隔Ｉ（２）の間に用いるように、時間Ｔ（２
）にステアリング信号Ｓ（１）を供給する。

【００２７】ゼロ計算時間であるＴ（２）において、ゼ
ロ点はまず次の式に従って調整される。 Ｚ（２）＝Ｚ（０）＋Ｅ（２）−Ｅ（１）ここでＥ（１
）およびＥ（２）はそれぞれＴ（１）およびＴ（２）に
おけるエラーである。調整されたゼロ点Ｚ（２）は、次
にゼロ・ステアリング信号Ｓ（２）を次の式に従って計
算するために用いられる。 Ｓ（２）＝Ｚ（２） マイクロコントローラ７８は、次のゼロ・ステアリング
間隔Ｉ（３）の間に用いるように、時間Ｔ（３）にステ
アリング信号Ｓ（２）をクロック源４０ないし４６に印
加する。

【００２８】時間Ｔ（３）において、新しいアクティブ
・ステアリング信号Ｓ（３）が次の式に従って計算され
る。 Ｓ（３）＝Ｅ（３）＋Ｚ（２） ここでＥ（３）は時間Ｔ（３）におけるエラーであり、
Ｚ（２）はＴ（２）において計算された前記の調整され
たゼロ点である。マイクロコントローラ７８は次のアク
ティブ・ステアリング間隔Ｉ（４）の間に用いるように
、時間Ｔ（４）にステアリング信号Ｓ（３）をクロック
源に印加する。

【００２９】マイクロコントローラ７８は、引き続く時
間Ｔ（ｎ）においてアクティブ・ステアリング計算とゼ
ロ・ステアリング計算とを同じように交互に繰り返す。 それぞれの場合において時間Ｔ（ｎ）に計算されたステ
アリング信号Ｓ（ｎ）は、その直後の間隔Ｉ（ｎ）の間
に用いるために時間Ｔ（ｎ）にクロック源４０ないし４
６には印加されないが、間隔Ｉ（ｎ＋１）の間に用いる
ために、時間Ｔ（ｎ＋１）に印加される。この遅延間隔
が付け加えられるのは、全てのクロック源４０ないし４
６が同時にステアリング信号Ｓ（ｎ）を受け取ることを
確実にするためである。アクティブ・ステアリング信号
Ｓ（２ｎ＋１）が計算される時間Ｔ（２ｎ＋１）とこの
信号がクロック源４０ないし４６に印加される時間Ｔ（
２ｎ＋２）の間の遅延間隔の間に、これらのクロック源
を”ゼロ・ステアリング”することによって、かかるス
テアリング信号が印加される時間のステアリング・エラ
ーは、実質的にこの信号が計算されたときに測定された
ものとなることが保証される。

【００３０】ゼロ・ステアリング間隔は、前述の態様で
ゼロ・オフセットＺを調整する機会をも与える。そのよ
うな調整が無いとシステム公差のために、普通は、時刻
カウンタ７４と基準カウンタ８２の間にいくらかの残余
時間エラーが存在するであろう。そのようなシステム公
差を補償するためにゼロ・オフセットＺを動的に調整す
ることによって、残余エラーを無視しうる程度にまで減
じることができる。

【００３１】ゼロ・ステアリング信号と比例アクティブ
・ステアリング信号とを交互に繰り返すという前記の手
順は、エラーＥ（ｎ）がゼロに近づくときは固定された
大きさのステアリング信号より好ましいけれども、固定
された大きさのステアリング信号はエラーが比較的大き
いときのシステム・スタート・アップについて好ましい
。従って、固定された大きさのステアリング信号を（エ
ラーの符号に依存した符号を以て）最初に印加し、エラ
ーの絶対値が予め決定されたしきい値（例えば１ミリ秒
）を下まわっているときにのみ前記の手順を開始するの
が望ましい。一定ステアリング・モードと比例ステアリ
ング・モードの間でシステムを頻繁に切り換えるという
好ましくない状態を避けるために、本発明の比例ステア
リング・モードが、一旦開始されたら、エラーＥ（ｎ）
の絶対値が第１のしきい値よりも高い第２のしきい値（
例えば２０ミリ秒）より高く上がった時にのみこれを終
了するのが好ましい。

【００３２】

【発明の効果】外部時間基準システムの個々の発振器が
それらの設計仕様から逸脱しても、その時刻時間が基準
時間により厳密に追従することができるようになった。

【図面の簡単な説明】

【図１】本発明の外部時間基準システム包含する多重計
算機コンプレックスの概略ブロック図である。

【図２】図１に示す外部時間基準システムの個々のクロ
ック源の間の相互接続を示す概略ブロック図である。

【図３】図１および図２に示す外部時間基準システムの
クロック源のひとつを示す概略ブロック図である。

【図４】図１および図２に示す外部時間基準装置のひと
つにおいてステアリング信号を生成する回路を示す概略
ブロック図である。

【図５】図３に示す制御ロジックによって供給または生
成された様々な制御信号を例示するタイミング図である
。

【図６】図４に示すステアリング回路の動作を例示する
タイミング図である。

Claims (16)

【特許請求の範囲】
1. 【請求項１】一定の精度を有する可変周波数の制御発振
   器と、　前記制御発振器より高い精度を有する基準発振
   器と、前記制御発振器に結合された制御カウンタと、前
   記基準発振器に結合された基準カウンタと、前記制御カ
   ウンタ及び前記基準カウンタにそれぞれ蓄えられたカウ
   ントを比較してエラー信号を供給するための手段と、前
   記エラー信号に応答して、前記制御発振器の周波数を制
   御する比例ステアリング信号を供給するための、ステア
   リング手段とを備えた、時間基準装置。
2. 【請求項２】前記ステアリング手段は第１の動作モード
   と第２の動作モードを交互に繰り返し、該第１の動作モ
   ードでは前記カウント間の差が一定となるように前記制
   御発振器を制御し、第２の動作モードでは前記カウント
   間の差を減じるように前記制御発振器を制御すべく構成
   されている、請求項１の装置。
3. 【請求項３】前記制御カウンタ及び基準カウンタはそれ
   ぞれの蓄積カウントが予定されたカウントに達したとき
   それぞれ別個の信号を生成し、前記比較手段は当該信号
   間の時間差を測定するように構成されている、請求項１
   の装置。
4. 【請求項４】前記制御カウンタおよび基準カウンタはそ
   れぞれの蓄積カウントを示す並列出力を生成し、前記比
   較手段は当該並列出力を比較して該カウント間の差を判
   定するように構成されている、請求項１の装置。
5. 【請求項５】前記制御カウンタ及び基準カウンタはそれ
   ぞれの蓄積カウントを示す並列出力並びに該蓄積カウン
   トがそれぞれ予定されたカウントに到達したことを示す
   別個の信号をそれぞれ生成し、前記比較手段は当該信号
   が互いに予定された間隔内で生じた場合は当該信号間の
   時間差を測定し、当該信号が互いに予定された間隔内出
   生じなかった場合は前記並列出力を比較するように構成
   されている、請求項１の装置。
6. 【請求項６】相互に位相ロックされた複数の制御発振器
   を備え、該制御発振器の各々は位相同期訂正信号を受取
   り、その位相を前記複数の発振器のうち残りの発振器に
   ロックし、前記ステアリング信号は前記訂正信号の各々
   に重畳されるように構成されている、請求項１の装置。
7. 【請求項７】一定の精度を有する可変周波数の制御発振
   器を該制御発振器よりも高い精度を有する基準発振器と
   同期させる方法であって、前記制御発振器に応答して制
   御カウントを増加する段階と、前記基準発振器に応答し
   て基準カウントを増加する段階と、前記制御カウントと
   前記基準カウントとを比較してエラー信号を得る段階と
   、前記エラー信号に応答して前記制御発振器の周波数を
   制御するための比例ステアリング信号を供給する段階と
   を有する、方法。
8. 【請求項８】前記ステアリング信号のオフセットを調整
   する段階を有する、請求項７の方法。
9. 【請求項９】前記オフセットが前記エラー信号に応答し
   て調整される、請求項８の方法。
10. 【請求項１０】前記オフセットがステアリング信号とし
    単独で印加された場合には前記制御発振器の周波数が基
    準発振器の周波数に追従するように、前記オフセットが
    調整される、請求項８の方法。
11. 【請求項１１】前記ステアリング信号が次の式にしたが
    って決定される、 Ｓ＝ａＥ＋Ｚ， （ここでＳは前記ステアリング信号の値であり、Ｅは前
    記エラー信号の値であり、ａは補正係数であり、Ｚはゼ
    ロ・オフセットである。）請求項７の方法。
12. 【請求項１２】前記ステアリング信号はアクティブ・ス
    テアリング間隔の間に印加されるアクティブ・ステアリ
    ング信号であり、該アクティブ・ステアリング間隔とゼ
    ロ・ステアリング間隔は交互に繰り返され、該ゼロ・ス
    テアリング間隔の間には前記ゼロ・オフセットのみを有
    するゼロ・ステアリング信号が印加される、請求項１１
    の方法。
13. 【請求項１３】前記ゼロ・オフセットは、次の式に従っ
    て各ゼロ・ステアリング間隔の後に調整される、Ｚ＝Ｚ
    ’＋ｂ（Ｅ２−Ｅ１）， （ここでＺはゼロ・オフセットの調整された値であり、
    Ｚ’はゼロ・オフセットの前の値であり、ｂは調整係数
    であり、Ｅ２は当該ゼロ・ステアリング間隔の終わりに
    おける制御カウントと基準カウント間の差であり、Ｅ１
    は当該ゼロ・ステアリング間隔の始まりにおける前記カ
    ウント間の差である。）請求項１２の方法。
14. 【請求項１４】予定された範囲内のエラー信号が得られ
    た場合には比例ステアリング信号が印加され、前記予定
    された範囲を越えるエラー信号が得られた場合には一定
    のステアリング信号が印加される、請求項７の方法。
15. 【請求項１５】前記ステアリング信号はアクティブ・ス
    テアリング信号から成り、該アクティブ・ステアリング
    信号は第１の時間において存在するエラー信号を基礎と
    して計算され、前記第１の時間から遅延間隔をもって分
    離された第２の時間において前記制御発振器に印加され
    る、請求項７の方法。
16. 【請求項１６】前記制御発振器は、前記遅延間隔の間に
    、ゼロ・ステアリング信号を供給され、該ゼロ・ステア
    リング信号は前記遅延間隔の間に、前記制御カウントと
    前記基準カウント間の差を一定に保つように計算される
    、請求項１５の方法。