JP2607505B2 - デイジタル位相同期制御装置 - Google Patents
デイジタル位相同期制御装置Info
- Publication number
- JP2607505B2 JP2607505B2 JP62042977A JP4297787A JP2607505B2 JP 2607505 B2 JP2607505 B2 JP 2607505B2 JP 62042977 A JP62042977 A JP 62042977A JP 4297787 A JP4297787 A JP 4297787A JP 2607505 B2 JP2607505 B2 JP 2607505B2
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- frequency
- output signal
- timer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、入力信号の周波数，位相に出力信号の周波
数，位相を同期させる位相同期制御装置に関するもので
ある。
数，位相を同期させる位相同期制御装置に関するもので
ある。
（従来の技術） 入力信号の位相と出力信号の位相を一致させるべく制
御を行う位相同期制御回路は、PLL（Phase Locked Loo
p）回路としてよく知られている。
御を行う位相同期制御回路は、PLL（Phase Locked Loo
p）回路としてよく知られている。
第４図は、アナログ技術を応用したPLL回路の構成を
示すものであり、位相比較器（PHD）11、ローパスフィ
ルタ（LPF）12、電圧制御発振器（VCO）13で構成され
る。アナログによるPLL回路は公知の技術であり、その
動作についての説明は省略する。
示すものであり、位相比較器（PHD）11、ローパスフィ
ルタ（LPF）12、電圧制御発振器（VCO）13で構成され
る。アナログによるPLL回路は公知の技術であり、その
動作についての説明は省略する。
（発明が解決しようとする問題点） 第４図の如き、PLL回路においては、一般に周波数に
対する同期追従範囲（ロックレンジと称される）△と
PLL回路のループゲインＧとには、｜△｜Ｇなる関
係がある。すなわち同期追従範囲をある程度広くとるに
は、ループゲインＧを上げる必要があり、ループゲイン
Ｇを上げるということは、入力信号の周波数変化に対し
出力信号の周波数変化の応答を速くすることになる。
対する同期追従範囲（ロックレンジと称される）△と
PLL回路のループゲインＧとには、｜△｜Ｇなる関
係がある。すなわち同期追従範囲をある程度広くとるに
は、ループゲインＧを上げる必要があり、ループゲイン
Ｇを上げるということは、入力信号の周波数変化に対し
出力信号の周波数変化の応答を速くすることになる。
しかしながら、このようなPLL回路を、例えばコンピ
ュータ等の電源として用いられる無停電電源装置のイン
バータの周波数制御回路に適用した場合、上述のように
入力信号の周波数急変あるいは入力信号のそう失／復旧
に対し、インバータの出力周波数も急変することにな
り、その結果、コンピュータのデータにエラーを生じた
りラインプリンタが不整動作をしたりする等、負荷側に
不具合を生じることがあった。（すなわち、コンピュー
タ等の電源としては、周波数変動率を所定の値以下に抑
えることが要求される。） また、上記の如きアナログ技術を用いたPLL回路にお
いては、演算増幅器その他の回路部品のオフセット、特
性のばらつき、温度ドリフト、経時変化等があるため、
その補正のための複雑な回路、あるいは精密な調整が必
要であった。更に装置を長期に渡って安定した状態で運
転するには、特性の経時変化の補正のために、比較的短
い同期で装置を点検調整する必要があった。
ュータ等の電源として用いられる無停電電源装置のイン
バータの周波数制御回路に適用した場合、上述のように
入力信号の周波数急変あるいは入力信号のそう失／復旧
に対し、インバータの出力周波数も急変することにな
り、その結果、コンピュータのデータにエラーを生じた
りラインプリンタが不整動作をしたりする等、負荷側に
不具合を生じることがあった。（すなわち、コンピュー
タ等の電源としては、周波数変動率を所定の値以下に抑
えることが要求される。） また、上記の如きアナログ技術を用いたPLL回路にお
いては、演算増幅器その他の回路部品のオフセット、特
性のばらつき、温度ドリフト、経時変化等があるため、
その補正のための複雑な回路、あるいは精密な調整が必
要であった。更に装置を長期に渡って安定した状態で運
転するには、特性の経時変化の補正のために、比較的短
い同期で装置を点検調整する必要があった。
本発明の目的は、前述の点に鑑みなされたもので、入
力信号の周波数，位相に出力信号の周波数，位相を同期
させる位相同期制御装置において、ディジタル技術によ
り、出力信号の周波数変動率を所定の値以下に抑えるこ
とのできる、調整が容易で安定した特性が得られるディ
ジタル位相同期制御装置を提供することにある。
力信号の周波数，位相に出力信号の周波数，位相を同期
させる位相同期制御装置において、ディジタル技術によ
り、出力信号の周波数変動率を所定の値以下に抑えるこ
とのできる、調整が容易で安定した特性が得られるディ
ジタル位相同期制御装置を提供することにある。
（問題点を解決するための手段及び作用） 本発明は、上記の目的を達成するために、入力信号の
周波数を測定する第１のタイマと、入力信号と出力信号
の位相差を測定する第２のタイマを設け、マイクロプロ
セッサを用いたパルス発生手段により、出力信号、周波
数を第１のタイマの出力に基づいて入力信号周波数に一
致させた後に、第２のタイマの出力に基づいて位相差を
零とするように制御するものである。
周波数を測定する第１のタイマと、入力信号と出力信号
の位相差を測定する第２のタイマを設け、マイクロプロ
セッサを用いたパルス発生手段により、出力信号、周波
数を第１のタイマの出力に基づいて入力信号周波数に一
致させた後に、第２のタイマの出力に基づいて位相差を
零とするように制御するものである。
（実施例） 以下、本発明の実施例を第１図を参照して説明する。
第１図において、21は入力信号０の周期を測定する
第１のタイマ、22は入力信号０の立上りエッジから出
力信号１の立上りエッジまでの時間（入力信号０と
出力信号１との位相差に相当）を測定する第２のタイ
マ、23はマイクロプロセッサ、24はマイクロプロセッサ
23よりプリセット値が与えられクロック発振器25からの
所定のクロック信号Ｋをダウンカウントするプリセッ
トカウンタである。第１のタイマ21と第２のタイマ22の
出力はデータバスを介してマイクロプロセッサ23に与え
られるとともに、マイクロプロセッサ23よりプリセット
カウンタ24へもデータバスを介してプリセットデータＮ
が与えられるように構成される。また、クロック発振器
25は、第１のタイマ21および第２のタイマ22へも、時間
基準としてクロック信号を与える。
第１のタイマ、22は入力信号０の立上りエッジから出
力信号１の立上りエッジまでの時間（入力信号０と
出力信号１との位相差に相当）を測定する第２のタイ
マ、23はマイクロプロセッサ、24はマイクロプロセッサ
23よりプリセット値が与えられクロック発振器25からの
所定のクロック信号Ｋをダウンカウントするプリセッ
トカウンタである。第１のタイマ21と第２のタイマ22の
出力はデータバスを介してマイクロプロセッサ23に与え
られるとともに、マイクロプロセッサ23よりプリセット
カウンタ24へもデータバスを介してプリセットデータＮ
が与えられるように構成される。また、クロック発振器
25は、第１のタイマ21および第２のタイマ22へも、時間
基準としてクロック信号を与える。
次に、前述の如く構成された位相同期制御装置の動作
について説明する。第２図は、動作を説明するためのタ
イムチャートであり、第３図はマイクロプロセッサ23に
よる制御動作を示すフローチャートである。
について説明する。第２図は、動作を説明するためのタ
イムチャートであり、第３図はマイクロプロセッサ23に
よる制御動作を示すフローチャートである。
先ず、第１のタイマ21は入力信号０の周期T0を測定
し（第２図（Ａ）の如く、入力信号の“1"の期間T0/2を
測定する）、マイクロプロセッサ23へその測定データを
与える。出力信号１の周期T1とプリセットカウンタ24
のプリセットデータＮとの関係は であり、プリセットデータＮと周期T1とは比例関係にあ
るので、第１のタイマ21により測定された入力信号０
の周期T0と出力信号１の周期T1に一致させるには、プ
リセットデータＮをＮ＝Ｋ・T0＝N0とすればよい。し
かしながら、入力信号０の急変があった場合、入力信
号０の周期T0を測定して、直ちにＮ＝N0にセットすれ
ば、出力信号１にも急変を生ずることになり、前述の
如き不具合を生ずるので、第３図のフローチャートに示
されるように直ちにＮ＝N0とするのではなく、Ｎ←Ｎ±
△N0として、マイクロプロセッサの動作サイクル毎に△
N0ずつ増やすか減らすかして徐々に周波数を変化させる
ようにしている。すなわち、最終的にＮ＝N0となるま
で、プリセットデータＮは△N0ずつ徐々に変化して（△
N0が出力信号周波数変動率ｄ/dtに相当する）、出力
信号の周波数１が、入力信号の周波数０に一致する
ように制御される。
し（第２図（Ａ）の如く、入力信号の“1"の期間T0/2を
測定する）、マイクロプロセッサ23へその測定データを
与える。出力信号１の周期T1とプリセットカウンタ24
のプリセットデータＮとの関係は であり、プリセットデータＮと周期T1とは比例関係にあ
るので、第１のタイマ21により測定された入力信号０
の周期T0と出力信号１の周期T1に一致させるには、プ
リセットデータＮをＮ＝Ｋ・T0＝N0とすればよい。し
かしながら、入力信号０の急変があった場合、入力信
号０の周期T0を測定して、直ちにＮ＝N0にセットすれ
ば、出力信号１にも急変を生ずることになり、前述の
如き不具合を生ずるので、第３図のフローチャートに示
されるように直ちにＮ＝N0とするのではなく、Ｎ←Ｎ±
△N0として、マイクロプロセッサの動作サイクル毎に△
N0ずつ増やすか減らすかして徐々に周波数を変化させる
ようにしている。すなわち、最終的にＮ＝N0となるま
で、プリセットデータＮは△N0ずつ徐々に変化して（△
N0が出力信号周波数変動率ｄ/dtに相当する）、出力
信号の周波数１が、入力信号の周波数０に一致する
ように制御される。
次に入力信号の周波数０と出力信号の周波数１が
一致した後、位相差△θの制御に移る。第２のタイマ22
は第２図に示されるように入力信号０の立上りエッジ
より、プリセットカウンタ24から出力される出力信号
１の立上りエッジまでの期間TP（位相差△θに相当）を
測定し、マイクロプロセッサ23へ位相差のデータをデー
タバスを介して与える。
一致した後、位相差△θの制御に移る。第２のタイマ22
は第２図に示されるように入力信号０の立上りエッジ
より、プリセットカウンタ24から出力される出力信号
１の立上りエッジまでの期間TP（位相差△θに相当）を
測定し、マイクロプロセッサ23へ位相差のデータをデー
タバスを介して与える。
マイクロプロセッサ23は、第３図のフローチャートに
示されるように位相差のデータTPより△Ｎ＝Ｋ・TP（Ｋ
は定数）を演算して、プリセットデータＮをＮ←N0±△
Ｎ（出力信号ｉが遅れの場合−△N,進みの場合＋△Ｎ
とする）として、位相差に比例した△Ｎだけ変化させ
る。ここでは、入力信号ｉと出力信号０の周波数は
元々ほぼ一致しているので、位相を合せるための変化分
△Ｎは、わずかでよい。
示されるように位相差のデータTPより△Ｎ＝Ｋ・TP（Ｋ
は定数）を演算して、プリセットデータＮをＮ←N0±△
Ｎ（出力信号ｉが遅れの場合−△N,進みの場合＋△Ｎ
とする）として、位相差に比例した△Ｎだけ変化させ
る。ここでは、入力信号ｉと出力信号０の周波数は
元々ほぼ一致しているので、位相を合せるための変化分
△Ｎは、わずかでよい。
なお、第３図に示されるように位相差のデータTPが18
0゜相当（T0/2相当）を越えている場合、入力信号０
の方が進んでいるとして、TP←T0−TPにデータを置換え
て、進み補正の動作をさせるようにしている。以上の動
作を繰り返すことにより、最終的に位相差のデータTPが
ほぼ零となり、△Ｎもほぼ零となり、Ｎ＝N0の状態で、
入力信号０と出力信号ｉとの周波数および位相が一
致することになる。
0゜相当（T0/2相当）を越えている場合、入力信号０
の方が進んでいるとして、TP←T0−TPにデータを置換え
て、進み補正の動作をさせるようにしている。以上の動
作を繰り返すことにより、最終的に位相差のデータTPが
ほぼ零となり、△Ｎもほぼ零となり、Ｎ＝N0の状態で、
入力信号０と出力信号ｉとの周波数および位相が一
致することになる。
また、入力信号がそう失した場合は、そう失直前の周
波数を保持するか、あるいは中心周波数までＮ←Ｎ±△
Ｎとして徐々に変化させることにより、出力信号周波数
の急変を防止できる。
波数を保持するか、あるいは中心周波数までＮ←Ｎ±△
Ｎとして徐々に変化させることにより、出力信号周波数
の急変を防止できる。
第１図の実施例では、第１のタイマと第２のタイマを
設けているが、両タイマを時分割で制御するようにして
両機能を持たせた共用のタイマとしてもよい。また、タ
イマ内蔵のワンチップマイクロコンピュータを用いれば
ハードウェアとしては第１のタイマあるいは第２のタイ
マを省略することもでき、更にプリセットカウンタも内
蔵タイマに置換えることもできる。
設けているが、両タイマを時分割で制御するようにして
両機能を持たせた共用のタイマとしてもよい。また、タ
イマ内蔵のワンチップマイクロコンピュータを用いれば
ハードウェアとしては第１のタイマあるいは第２のタイ
マを省略することもでき、更にプリセットカウンタも内
蔵タイマに置換えることもできる。
以上の説明のように、本発明によれば、入力信号の周
波数，位相に出力信号の周波数，位相を同期させる位相
同期制御装置において、出力信号周波数変動率を所定の
値以下に抑えるとともに同期追従範囲を広くとることの
できる、調整が容易で回路部品特性の温度ドリフト、経
時変化等の影響を受けない安定したディジタル位相同期
制御装置を提供することができる。
波数，位相に出力信号の周波数，位相を同期させる位相
同期制御装置において、出力信号周波数変動率を所定の
値以下に抑えるとともに同期追従範囲を広くとることの
できる、調整が容易で回路部品特性の温度ドリフト、経
時変化等の影響を受けない安定したディジタル位相同期
制御装置を提供することができる。
特に、最近の技術として広く使われているワンチップ
マイクロコンピュータを用いれば、簡単な構成とするこ
とができるので、信頼性，経済性の点で非常に有利であ
る。
マイクロコンピュータを用いれば、簡単な構成とするこ
とができるので、信頼性，経済性の点で非常に有利であ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の動作を説明するためのタイムチャー
ト、第３図は第１図の実施例におけるマイクロプロセッ
サによる制御動作を示すフローチャート、第４図はアナ
ログ技術を応用した従来の装置のブロック図である。 21……第１のタイマ、22……第２のタイマ 23……マイクロプロセッサ、24……プリセットカウンタ 25……クロック発振器。
第１図の実施例の動作を説明するためのタイムチャー
ト、第３図は第１図の実施例におけるマイクロプロセッ
サによる制御動作を示すフローチャート、第４図はアナ
ログ技術を応用した従来の装置のブロック図である。 21……第１のタイマ、22……第２のタイマ 23……マイクロプロセッサ、24……プリセットカウンタ 25……クロック発振器。
Claims (1)
- 【請求項１】クロック発振器からのクロック信号fkをプ
リセットデータＮに応じてダウンカウントし出力信号f1
を発生するプリセットカウンタと、 入力信号f0と前記クロック信号fkが与えられ前記入力信
号f0の周波数あるいは周期T0を測定する第１のタイマ
と、 前記入力信号f0の周波数あるいは周期T0から前記プリセ
ットカウンタのプリセットデータＮを動作サイクル毎に
Ｎ→Ｎ＋△N0またはＮ→Ｎ−△N0とN0ずつ徐々に変化し
て与え、最終的にＮ＝N0＝fk・T0となるように与えるマ
イクロプロセッサと、 前記プリセットカウンタの出力信号f1と前記入力信号f0
と前記クロック信号fkが与えられ、前記出力信号f1の周
波数が前記入力信号f0の周波数に一致した後で前記入力
信号f0と前記出力信号f1との位相差に応じたデータTPを
測定する第２のタイマーを具備し、 前記マイクロプロセッサは前記位相差データTPより、△
Ｎ＝Ｋ・TP（Ｋは定数）を演算し前記プリセットデータ
Ｎを、Ｎ←Ｎ＋△N0またはＮ←Ｎ−△N0に変更して前記
入力信号f0と前記出力信号f1との位相を一致させるよう
にしたことを特徴とするディジタル位相同期制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042977A JP2607505B2 (ja) | 1987-02-27 | 1987-02-27 | デイジタル位相同期制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042977A JP2607505B2 (ja) | 1987-02-27 | 1987-02-27 | デイジタル位相同期制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211818A JPS63211818A (ja) | 1988-09-02 |
| JP2607505B2 true JP2607505B2 (ja) | 1997-05-07 |
Family
ID=12651100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042977A Expired - Lifetime JP2607505B2 (ja) | 1987-02-27 | 1987-02-27 | デイジタル位相同期制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607505B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139983Y2 (ja) * | 1971-06-29 | 1976-09-30 | ||
| JPS5381059A (en) * | 1976-12-27 | 1978-07-18 | Toshiba Corp | Digital phase synchronizing system |
| JPS5636234A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Frequency following type voltage control oscillating unit |
| JPS5730334A (en) * | 1980-07-31 | 1982-02-18 | Toshiba Corp | Protection of wiring layer |
-
1987
- 1987-02-27 JP JP62042977A patent/JP2607505B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211818A (ja) | 1988-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5473274A (en) | Local clock generator | |
| US9124415B2 (en) | PLL glitchless phase adjustment system | |
| US5038120A (en) | Frequency modulated phase locked loop with fractional divider and jitter compensation | |
| JPS61245629A (ja) | Ｎ分数型周波数シンセサイザ | |
| US8058942B2 (en) | Dual reference oscillator phase-lock loop | |
| US10243572B2 (en) | Hybrid phase locked loop having wide locking range | |
| JPH04233016A (ja) | 時間基準装置および同期方法 | |
| JP2607505B2 (ja) | デイジタル位相同期制御装置 | |
| AU568189B2 (en) | Precision control frequency synthesizer having an unstable, variable frequency input signal | |
| CN109712591B (zh) | 时序控制方法、时序控制芯片和显示装置 | |
| JPH098551A (ja) | 高安定発振回路 | |
| JPH03179918A (ja) | 位相同期制御装置 | |
| JPS60240215A (ja) | クロツク同期回路 | |
| JPH021619A (ja) | ディジタルｐｌｌ装置 | |
| JPH0410712A (ja) | 位相同期制御回路 | |
| JP2833844B2 (ja) | 位相保持回路 | |
| KR100287946B1 (ko) | 타이밍/주파수 공급기의 클럭동기 장치 및 방법 | |
| JPH04324716A (ja) | 周波数シンセサイザ | |
| JPH0294813A (ja) | ディジタルｐｌｌ装置 | |
| JP2000004152A (ja) | 時間周波数基準信号発生器及び基準時間周波数発生装置及びこれを用いる基準時刻発生装置 | |
| JPS6397016A (ja) | 位相同期発振回路 | |
| JPH033517A (ja) | クロック発生装置 | |
| JPH0882686A (ja) | リアルタイムクロックの精度向上回路 | |
| JP2000031819A (ja) | クロック同期回路 | |
| JPH01135122A (ja) | クロツク同期回路 |