JPH0410712A - 位相同期制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、インバータに使用されている位相同期回路の
デジタル制御に関する。

従来の技術 従来の位相同期回路を第３図及第４図にて説明する。

第３図は一般的なＰ　Ｌ　Ｌ　（Ｐｈａｓｅ−Ｌｏｃｋ
ｅｄ　Ｌｏ。

ｐ：位相同期回路、以下ＰＬＬと呼ぶ）の基本構成を示
すブロック図であり、第４図はその動作波形である。

基準信号入力端子１より基準信号を、同期信号フィード
バック端子２より出力信号をそれぞれ位相比較器１１に
入力する。位相比較器１１は基準信号と同期信号との位
相を比較し、基準信号に対して同期信号の位相が遅れて
いる場合は正側（ＶＯＲ）に差信号電圧を出力し、同期
信号位相が進んでいる場合は負側（Ｖ、Ｌ）に差信号電
圧を出力する。Ｌ　Ｐ　Ｆ　（Ｌｏｗ−Ｐａｓｓ　Ｆｉ
ｌｔｅｒ　　：低減通過フィルター）１２は、差信号電
圧を高周波波成分が取り除かれたリニアなアナログ信号
電圧に変換する。ＶＣＯ（νｏｌｔａｇｅ　Ｃｏｎｔｒ
ｏｌｌｅｄ０ｓｃｉｌｌａｔｏｒｉ電圧制御発振器）１
４は、アナログ信−号電圧に比例した周波数をもつ同期
信号を出力する。例えば、第４図のように基準信号に対
して同期信号が時間Ｔ、たけ遅れている場合は、同期信
号の周波数をＴＡに比例した増加分だけ高くし、同期信
号が時間Ｔ８だけ進んでいる場合は同期信号の周波数を
Ｔおに比例した減少分だＩＪ低くし、基準信号との位相
差がゼロになるように同期信号の周波数を増減する制御
を行なっている。

発明が解決しようとする課題 しかしながら、」二記従来のＰ　Ｌ　Ｌでは、出力信号
周波数の増減を制御する信号は、位相差量進み位相、遅
れ位相を含めたアナログ信号電圧で表わされることにな
るのでマイクロコンピュータ等を使用するデジタル制御
を行なう場合は不適であり、仮にデジタル計測によって
制御を行なうならば時間ＴＡ又はＴＢをデジタル測定す
るだけでは位相差量の信号しか得られず、進み位相、遅
れ位相を判断するには基準となる信号とそれを比較演算
する回路が必要となり回路構成と演算が複雑になるとい
う問題点があった。

本発明は、以上の点にがんがみてなされたもので、位相
同期デジタル制御がマイクロコンピュータ等を使用して
行なわれる場合に適した回路構成を提供することを目的
とする。

課題を解決するための手段 本発明は基準信号の立上り又は立下りから同期信号の立
上り又は立下りまでの時間Ｔ、と同期信号の立上り又は
立下りから基準信号の立上り又は立下りまでの時間Ｔ２
をデジタル８１測し、その大、小比較を行なうことを特
徴とするものである。

作用 回路構成の簡略化がはがれ、マイクロコンピュータ等を
使用する位相同期のデジタル制御が容易に行なえる。

実施例 本発明の一実施例を第１図及び第２図により説明する。

第１図は本発明の一実施例を示したブロック図であり、
第２図は位相比較の波形を示す。

第１図において１′は基準信号入力端子、２は同期信号
フィードバック端子、３は第２図に示す基準信号の立上
りから同期信号の立上りまでの時間Ｔ、をデジタル計測
するＴ、測定回路４は第２図に示す同期信号の立上りか
ら基準信号の立上りまでの時間Ｔ２をデジタル計測する
Ｔ２測定回路Ｔ＋’　はＴ１測定回路により得られるデ
ジタル信号、Ｔ２１はＴ２測定回路により得られるデジ
タル信号、５は基準クロックパルスを発振する基準クロ
ックパルス発生回路、６は基準クロックパルスを分周す
る分周回路、７はＴＩ’、’Ｔ２’をデジタル演算によ
り大小比較し、演算結果により分周回路６を制御するＣ
　Ｐ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒ。

ｃｅｓｓｉｎｇ　Ｕｎｉｔ　：中央処理装置、以下ＣＰ
Ｕと呼ぶ）、８は分周回路６の出力である回期信号を得
る同期信号出力端子である。

基準信号入力端子１より基準信号を同期信号フィードバ
ック端子２より同期信号をそれぞれＴ、測定回路３、Ｔ
２測定回路４に入力し、Ｔ、測定回路３はデジタル信号
７．１をＴ２測定回路はデジタル信号Ｔ２′をＣＰＵ７
に出力する。ＣＰＵ７内でＴ、ｌとＴ２′の大、小比較
演算が行なわれ、例えばＴＩ’　＜Ｔ２’であれば基準
クロックパルスの分周比１／ＮのＮを小さくして同期信
月の周波数を一時的に高くし、ＴＩ’　＞ＴＺ’であれ
ば基準クロックパルスの分周比１／ＮのＮを大きくして
同期信号の周波数を一時的に低くするように分周回路６
の制御を行なう。その結果、ＴＩ′〈Ｔ２′であればＴ
、が、ＴＩ’　＞７２’であればＴ２が徐々に小さくな
っていき、Ｔ　＋　＝　Ｏ又はＴ２ζ０になったときに
同期信号の周波数と基準信号の周波数が同じになるよう
に基準クロックパルスの分周比を変えればよい。

ここで基準クロックパルス発生回路５、分周回路６は、
ＣＰＵ７はマイクロコンピュータ内の機能としておさま
るので回路構成の簡略化にな、る。

発明の効果 上述したように、本発明によれば、位相差量、進み位相
、遅れ位相の判断はＴ１とＴ２の比較演算ですみ位相同
期のデジタル制御をマイクロコンピュータ等を使用して
行なうのに最も適した構成をもつのもであり、従来の位
相同期回路より回路構成、演算方式の簡略化がはかれる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の位相比較波形図、第３図は従来の回路のブロ
ック図、第４図は従来の回路の動作波形図である。

Claims (1)

【特許請求の範囲】
1. 基準信号の立上り又は立下りから同期信号の立上り又は
   立下りまでの時間Ｔ＿１をデジタル計測するＴ＿１測定
   回路、同期信号の立上り又は立下りから基準信号の立上
   り又は立下りまでの時間Ｔ＿２をデジタル計測するＴ＿
   ２測定回路、基準クロックパルスを発振する基準クロッ
   クパルス発生回路、基準クロックパルスを分周して同期
   信号を出力する分周回路及びＴ＿１測定回路から得られ
   るデジタル信号Ｔ＿１′とＴ＿２測定回路から得られる
   デジタル信号Ｔ＿２′の大、小比較演算を行ない、Ｔ＿
   １′＜Ｔ＿２′の場合は同期信号の周波数を高くするよ
   うに、又Ｔ＿１′＞Ｔ＿２′の場合は同期信号の周波数
   を低くするように分周回路を制御するデジタル演算回路
   により構成されることを特徴とする位相同期制御回路。