JPH0851478A - フレームクロック同期回路 - Google Patents

Abstract

(57)【要約】 【目的】電子交換機における二重化されたクロック発生
装置のフレームクロック同期回路に関し、クロック発生
装置間において現用・予備の切り替えを行なっても、フ
レームクロックのずれを生じないようにすることを目的
とする。 【構成】高速クロックを発生するＰＬＯ回路と、この高
速クロックによって交換機内ネットワークの絶対時間を
規定するフレームクロックを生成するタイミング生成回
路とを有する二重化されたクロック発生装置において、
予備系のタイミング生成回路が、現用系から高速クロッ
クとフレームクロックとを受信して、高速クロックによ
って動作するとともに、フレームクロックによって自系
のタイミング生成回路におけるカウンタをロードするこ
とによって、予備系のクロック発生装置が生成するフレ
ームクロックを、現用系のクロック発生装置が生成する
フレームクロックに同期させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部クロックに同期し
て、クロック信号とフレーム信号を生成する回路に関
し、特に電子交換機における二重化されたクロック発生
装置におけるフレームクロック同期回路に関するもので
ある。

【０００２】音声やデータ信号を扱う電子交換機におい
ては、自装置を中心とする通信を行なう場合に、外部通
信網に対する同期確立機構として、二重化されたクロッ
ク発生装置を備え、外部の通信網に同期したクロック信
号とフレーム信号とを発生して内部動作を行なうように
なっている。

【０００３】このような二重化されたクロック発生装置
においては、両クロック発生装置間において同期をとる
ことによって、相互に切り替えて使用可能であることが
必要である。

【０００４】

【従来の技術】従来の電子交換機におけるクロック発生
装置は、信頼性の確保のために、交換機自体と同様に二
重化されているが、両クロック発生装置間において同期
がとられず、それぞれのクロック発生装置が、独自のク
ロック信号とフレーム信号を出力するようになってい
た。従って両クロック発生装置が出力するフレーム信号
は、系間において同期していなかった。

【０００５】

【発明が解決しようとする課題】そこで、クロック発生
装置間の切り替え、すなわち０系クロック発生装置から
１系のクロック発生装置に切り替える際、または１系ク
ロック発生装置から０系のクロック発生装置に切り替え
る際に、両クロック発生装置から出力されるフレーム信
号に位相差があるため、これに基づく回線装置でのフレ
ーム同期はずれの発生といった問題が、自装置を中心と
する通信において必然的に生じていた。

【０００６】本発明は、このような従来技術の課題を解
決しようとするものであって、外部クロックに同期して
クロック信号とフレーム信号とを生成する、二重化され
たクロック発生装置において、両クロック発生装置から
出力されるフレーム信号を、常に同期した状態にするた
めの、フレームクロック同期回路を提供することを目的
としている。

【０００７】

【課題を解決するための手段】図１は、本発明の原理的
構成を示したものであって、０系のクロック発生装置と
１系のクロック発生装置とを示している。０系のクロッ
ク発生装置において、１は０系の位相同期（ＰＬＯ）回
路、２は０系のタイミング生成回路（ＴＧ）、３は０系
の選択回路、４は０系のデューティ調整回路、５は０系
のロード信号断検出回路である。また１系のクロック発
生装置において、６は１系の位相同期（ＰＬＯ）回路、
７は１系のタイミング生成回路（ＴＧ）、８は１系の選
択回路、９は１系のデューティ調整回路、１０は１系の
ロード信号断検出回路である。

【０００８】図２は、クロック発生装置の入力信号を示
したものであって、６４Ｋ＋８Ｋのクロック（低速クロ
ック）を示している。６４Ｋ＋８Ｋのクロックは、図示
のように、８Ｋ（Hz）の周期（ｔ₁ ）で極性が反転する
６４Ｋ（Hz）の周期（ｔ₂ ）のＡＭＩ符号からなり、例
えば±１Ｖの振幅値を有している。

【０００９】ＰＬＯ回路１，６は、それぞれ外部の通信
網からの６４Ｋ＋８Ｋのクロックに同期した１６Ｍのク
ロック（高速クロック）を発生する。タイミング生成回
路２，７は、それぞれ１６Ｍのクロックをカウントする
ことによって、電子交換機内の回線装置で使用する、ネ
ットワーク（ＮＷ）の絶対時間を規定する４ミリ秒周期
のフレームクロック（ＭＦＣ）や、１．４４秒周期のフ
レームクロック（１ＦＣ）、他系のタイミング生成回路
へ送信する４ミリ秒周期のロード信号（ＭＦＣＭ）や
１．４４秒周期のロード信号（１ＦＣＭ）等の各種タイ
ミング信号を生成する。

【００１０】選択回路３，８は、図示されない制御部か
らの設定に応じて、それぞれタイミング生成回路２，７
を、自系と他系のどちらのクロックで動作させるかを選
択する。デューティ調整回路４，９は、それぞれ１６Ｍ
のクロックのデューティを５０％に調整する。ロード信
号断検出回路５，１０は、他系から送信されてくるロー
ド信号ＭＦＣＭおよび１ＦＣＭを監視して、自系が予備
（ＳＢＹ）状態のときに、他系からのロード信号ＭＦＣ
Ｍおよび１ＦＣＭの断を検出したとき、警報（ＡＬＭ）
ランプを点灯する。

【００１１】タイミング生成回路２，７は、１６Ｍ（１
６．３８４ＭHz）のクロックを、０〜６５５３５までカ
ウントすることによって、４ミリ秒周期で動作する１６
ビットのカウンタと、４ミリ秒を１５２〜５１１まで３
６０カウントすることによって１．４４秒周期で動作す
る９ビットのカウンタとを有し、ロード信号ＭＦＣＭお
よび１ＦＣＭを入力することによって、カウンタ値を初
期設定することができるようになっており、これによっ
て、ロード信号ＭＦＣＭおよび１ＦＣＭを出力した一方
のタイミング生成回路と、他方のタイミング生成回路と
が、同一タイミングで各種タイミング信号を生成するこ
とができる。

【００１２】いま、図１において０系が現用（ＡＣＴ）
の場合、０系の選択回路３は、自系（０系）入力を選択
し、従って０系のタイミング生成回路２に対しては、ク
ロック入力として、０系のＰＬＯ回路１からのクロック
がデューティ調整回路４を経て入力され、ロード信号入
力として、ロードしない場合の極性である“Ｈ”の信号
が入力される。

【００１３】そして、タイミング生成回路２は、４ミリ
秒周期カウンタの値が０のとき“Ｌ”となる、ロード信
号ＭＦＣＭを出力し、４ミリ秒周期カウンタの値が０で
かつ１．４４秒周期カウンタの値が１５２のとき“Ｌ”
となる、ロード信号１ＦＣを出力する。

【００１４】一方、１系の選択回路８は、他系（０系）
を選択し、従って１系のタイミング生成回路７に対して
は、クロック入力として、０系のＰＬＯ回路１からのク
ロックがデューティ調整回路９を経て入力され、ロード
信号入力として、０系のタイミング生成回路２で生成さ
れたロード信号ＭＦＣＭおよび１ＦＣが入力される。

【００１５】そして、タイミング生成回路７は、ロード
信号ＭＦＣＭが“Ｌ”のとき、伝送遅延を考慮して４ミ
リ秒周期カウンタの値を１にし、ロード信号１ＦＣＭが
“Ｌ”のとき、１．４４秒周期カウンタの値を１５２に
する。

【００１６】従って、両系のタイミング生成回路内のカ
ウンタは、常に同一の値をとり、両系のタイミング生成
回路が、同一タイミングで各種タイミング信号を出力す
ることができる。このように、二重構成の電子交換機全
体が、一つのＰＬＯ回路からのクロックによって、同一
タイミングで動作するようになっている。

【００１７】このとき、ＳＢＹ側（１系）のタイミング
生成回路７に、ロード信号ＭＦＣＭおよび１ＦＣＭが入
力されない場合は、ＳＢＹ側（１系）はＡＣＴ側（０
系）と同一タイミングで動作することができないため、
１系のロード信号断検出回路１０によって、０系のロー
ド信号ＭＦＣＭおよび１ＦＣＭを監視して、断を検出し
たときは警報（ＡＬＭ）ランプを点灯させることによっ
て、ＳＢＹ側（１系）はＡＣＴ側（０系）と同一タイミ
ングで動作することができない旨を表示する。

【００１８】この場合における、クロック発生装置の切
り替えは、０系の選択回路３が他系（１系）を選択し、
１系の選択回路８が自系（１系）を選択することによっ
て行われる。

【００１９】すなわち、０系側では、選択回路３が自系
（０系）から他系（１系）に選択変更され、０系タイミ
ング生成回路２へのクロック入力が、０系のＰＬＯ回路
１のクロックから１系のＰＬＯ回路６のクロックに切り
替えられ、ロード信号入力が、“Ｈ”固定から、１系の
タイミング生成回路７の出力するロード信号ＭＦＣＭお
よび１ＦＣＭに切り替えられるが、０系タイミング生成
回路２と１系タイミング生成回路７内の、それぞれのカ
ウンタの値は同一であるため、０系タイミング生成回路
２内のカウンタは、系切り替えの前後で、クロックのカ
ウント動作に変化を生じることなく、そのままカウント
動作を続行することができ、従って、系切り替え前と同
一タイミングで、各種タイミング信号を生成する。

【００２０】１系側についても同様であって、選択回路
８が他系（０系）から自系（１系）に選択変更され、１
系タイミング生成回路７へのクロック入力が、０系のＰ
ＬＯ回路１のクロックから１系のＰＬＯ回路６のクロッ
クに切り替えられ、ロード信号入力が、０系のタイミン
グ生成回路２の出力するロード信号ＭＦＣＭおよび１Ｆ
ＣＭから、“Ｈ”固定に切り替えられるが、０系タイミ
ング生成回路２と１系タイミング生成回路７内の、それ
ぞれのカウンタの値は同一であるため、１系タイミング
生成回路７内のカウンタは、系切り替えの前後で、クロ
ックのカウント動作に変化を生じることなく、そのまま
カウント動作を続行することができ、従って、系切り替
え前と同一タイミングで、各種タイミング信号を生成す
る。

【００２１】

【作用】

(1) クロック発生装置は二重化された構成を有し、それ
ぞれ、外部の通信網からの低速クロックに同期した高速
クロックを発生するＰＬＯ回路と、カウンタを備えこの
高速クロックをカウントすることによって交換機内ネッ
トワークの絶対時間を規定するフレームクロックを生成
するタイミング生成回路とを備えている。

【００２２】この場合に、予備系となったクロック発生
装置のタイミング生成回路が、現用系となったクロック
発生装置から高速クロックとフレームクロックとを受信
して、この高速クロックによって動作するとともに、こ
のフレームクロックによって自系のタイミング生成回路
におけるカウンタをロードすることによって、予備系の
クロック発生装置が生成するフレームクロックを、現用
系のクロック発生装置が生成するフレームクロックに同
期させるようにする。

【００２３】(2) また、このような二重化されたクロッ
ク発生装置において、クロック発生装置が現用系となる
とき自系入力を選択し、予備系となるとき他系入力を選
択する選択回路を設ける。

【００２４】そして、自系入力のとき、自系のＰＬＯ回
路の出力を高速クロックとして入力するとともに、
“Ｈ”レベルをタイミング生成回路のロード信号として
入力することによって、タイミング生成回路がカウンタ
のカウント終了によってロードされてフレームクロック
を生成し、他系入力のとき、現用系のＰＬＯ回路の出力
を高速クロックとして入力するとともに、現用系のフレ
ームクロックをタイミング生成回路のロード信号として
入力することによって、予備系のタイミング生成回路が
現用系のフレームクロックに同期してフレームクロック
を生成する。

【００２５】従って本発明によれば、両系のタイミング
生成回路が生成するフレームクロックが常に同期してお
り、現用, 予備の系切り替え時にフレームクロックのず
れが発生することがないので、ネットワークに接続され
ている回線装置のフレーム同期外れを防止することがで
きる。

【００２６】(3) (1) または(2) の場合に、クロック発
生装置におけるタイミング生成回路のカウンタをロード
する際に、このカウンタの初期値を０以外の所定値とす
ることによって、他系のクロック発生装置からのロード
信号に伝送遅延がある場合でも、両系の生成するフレー
ムクロックを同期させることができるようにする。

【００２７】予備系となったクロック発生装置の場合、
相手系から送信されるロード信号には、伝送遅延を伴う
ことを避けられないが、クロック発生装置のタイミング
生成回路におけるカウンタの初期値を例えば“１”にす
ることによって、このような場合でも、両系のフレーム
クロックを同期させることができる。

【００２８】(4) (1) または(2) の場合に、予備系とな
ったクロック発生装置のタイミング生成回路におけるカ
ウンタのクロックとして他系のＰＬＯ回路の出力クロッ
クを用い、タイミング生成回路におけるこのクロックの
伝送遅延を利用してカウンタのロードタイミングを調整
する。

【００２９】予備系となったクロック発生装置の場合、
現用系から送信されてくるロード信号を打ち抜く高速ク
ロックも現用系のものであるため、この高速クロックと
して、現用系のＰＬＯ回路の出力クロックを用い、タイ
ミング生成回路で生じる伝送遅延を利用することによっ
て、ロード信号のセットアップ時間とホールド時間のマ
ージンを確保することができる。

【００３０】(5) (1) または(2) の場合に、タイミング
生成回路が生成するフレームクロックが複数種類あると
き、予備系となるタイミング生成回路がこの複数種類の
フレームクロックを現用系のタイミング生成回路から受
信して、複数種類のフレームクロックに対応するカウン
タをそれぞれロードするようにする。

【００３１】このようにすることによって、例えば周期
最大のフレームクロックを一つだけ送信してカウンタを
ロードする場合と比較して、より短時間で系間のフレー
ム同期をとることができる。

【００３２】(6) (1) または（２）の場合に、各クロッ
ク発生装置にロード信号の断を検出するロード信号断検
出回路を設け、クロック発生装置が予備系となったと
き、現用系のクロック発生装置から受信するロード信号
の断を検出して警報する。

【００３３】このようにすることによって、正常動作中
には気がつきにくい、ロード信号の断に基づく予備系の
動作異常を早期に検出して、フレームクロック同期の信
頼度を高めることができる。

【００３４】(7) (2) の場合に、選択回路の高速クロッ
ク出力側にデューティ調整回路を設け、選択回路からの
高速クロックのデューティを５０％に調整して出力す
る。

【００３５】選択回路を挿入したことによって、タイミ
ング生成回路を介してネットワーク各部に送出されるク
ロックのデューティが５０パーセントからずれるおそれ
があるが、このようなデューティ調整回路を設けたこと
によって、クロックの歪みによる弊害を除去することが
できる。

【００３６】

【実施例】図３は、本発明の一実施例を示したものであ
って、図１におけると同じものを同じ番号で示してい
る。図４は、タイミング生成回路の構成例を示し、タイ
ミング生成回路（ＴＧ）２，７において、２１，７１は
それぞれ１６ビットカウンタ、２２，７２はそれぞれ９
ビットカウンタ、２３，２４，７３，７４はそれぞれＤ
タイプフリップ・フロップ（Ｄ−ＦＦ）、２５，２６，
７５，７６はそれぞれアンド回路である。

【００３７】図５は、デューティ調整回路の構成例を示
し、デューティ調整回路４，９において、４１，９１は
それぞれ０〜２０ｎｓの遅延素子、４２，９２はそれぞ
れ１０ｎｓおよび２０ｎｓの遅延素子、４３、９３はそ
れぞれインバータ、４４，９４はそれぞれナンド回路、
４５，９５はそれぞれＤタイプフリップ・フロップ（Ｄ
−ＦＦ）である。

【００３８】図６は、ロード信号断検出回路の構成例を
示し、ロード信号断検出回路５，１０において、５１，
１０１はそれぞれロード信号ＭＦＣＭに対するクロック
断検出回路、５２，１０２はそれぞれロード信号１ＦＣ
Ｍに対するクロック断検出回路、５３，１０３はそれぞ
れオア回路、５４，１０４はそれぞれ発光素子（ＬＥ
Ｄ）等からなるアラームランプ、５５，１０５はそれぞ
れ抵抗である。

【００３９】図７は、デューティ調整回路の動作を示す
タイムチャートであって、各クロックの入出力タイミン
グを示し、各信号は同じ番号で図５中に対応する位置を
示されている。図８は、タイミング生成回路の動作を示
すタイムチャートであって、クロックとロード信号ＭＦ
ＣＭ出力とのタイミングを示し、各信号は同じ番号で図
４中に対応する位置を示されている。

【００４０】０系がＡＣＴの場合、０系の選択回路３
は、図示されない制御部からの系切替信号が“０”とな
っていて、自系（０系）が選択され、０系のＰＬＯ回路
１からのクロックと、“Ｈ”固定のロード信号とを出力
する。

【００４１】図５において、０系のデューティ調整回路
４では、選択回路３からの１６Ｍのクロック入力(1) の
立ち上がりで、Ｄ−ＦＦ４５をセットする。この際、例
えば６ｎｓの遅延が生じる。一方、クロック入力(1)
を、遅延素子４１で０〜２０ｎｓ遅延して遅延出力(2)
を生じ、遅延出力(2) を遅延素子４２で１０ｎｓ遅延し
た遅延出力(3) と、２０ｎｓ遅延した遅延出力(4) を反
転した信号とのナンドをとってリセット入力(5) を発生
して、Ｄ−ＦＦ４５をリセットする。

【００４２】この際、例えばＤ−ＦＦ４５の入力までに
３ｎｓ、Ｄ−ＦＦ４５内で４ｎｓの遅延を生じる。従っ
て、Ｄ−ＦＦ４５の出力における１６Ｍのクロック出力
(6)は、そのハイレベル期間が３０ｎｓとなる。１６Ｍ
（１６．３８４ＭHz）のクロックの１周期は６０ｎｓな
ので、これによって、デューティ５０％のクロックが得
られる。１系のデューティ調整回路９の動作も同様であ
る。

【００４３】図８において、タイミング生成回路２で
は、選択回路３の入力における１６Ｍのクロック入力(1
1)を、選択回路遅延１４ｎｓを経てデューティ調整回路
４においてデューティを５０％に調整した１６Ｍのクロ
ック入力(12)を、回路内において１０ｎｓ遅延させて、
クロック出力(13)を生じる。さらにタイミング生成回路
２は、クロック入力(12)を用いて、カウンタ２１，２２
およびＤ−ＦＦ２３，２４によって、ロード信号ＭＦＣ
Ｍおよび１ＦＣＭを生成する。

【００４４】ロード信号ＭＦＣＭ側では、カウンタ２１
によって１６Ｍのクロック出力(13)を“６５５３６”カ
ウント後、キャリー出力ＣＯをＤ−ＦＦ２３でラッチ
し、Ｄ−ＦＦ２３のＱＮ出力と“Ｈ”入力とによって、
アンド回路２５を経てロード信号を与えて、カウンタ２
１に初期値“１”をロードすることによって、４ミリ秒
周期で“Ｌ”となるパルスからなるロード信号ＭＦＣＭ
（フレームクロック信号ＭＦＣ）出力(14)を、１０ｎｓ
の遅延で出力する。

【００４５】ロード信号１ＦＣＭ側では、カウンタ２２
によって、カウンタ２１のキャリー出力ＣＯを“３６
０”カウント後、キャリー出力ＣＯをＤ−ＦＦ２４でラ
ッチし、Ｄ−ＦＦ２３のＱＮ出力と“Ｈ”入力とによっ
て、アンド回路２６を経てロード信号を与えて、カウン
タ２２に初期値“１５２”をロードすることによって、
１．４４秒周期で“Ｌ”となるパルスからなるロード信
号１ＦＣＭ（フレームクロック信号１ＦＣ）を出力す
る。

【００４６】１系の選択回路８は、図示されない制御部
からの系切替信号が“１”となっていて、他系（１系）
が選択され、０系ＰＬＯ回路１からのクロックと、タイ
ミング生成回路２からのロード信号ＭＦＣＭ，１ＦＣＭ
を選択して出力する。

【００４７】図８において、タイミング生成回路７で
は、選択回路８の入力における、０系のクロック入力(1
1)に対して系間遅延２０ｎｓを有する１６Ｍのクロック
を、選択回路遅延１４ｎｓを経てデューティ調整回路９
においてデューティを５０％に調整した１６Ｍのクロッ
ク入力(15)を、回路内において１０ｎｓ遅延させて、ク
ロック出力(17)を生じる。さらにタイミング生成回路２
は、クロック出力(17)を用いて、カウンタ７１，７２お
よびＤ−ＦＦ７３，７４によって、ロード信号ＭＦＣＭ
および１ＦＣＭを生成する。

【００４８】ロード信号ＭＦＣＭ側では、カウンタ７１
によって１６Ｍのクロック出力(17)を“６５５３６”カ
ウント後、キャリー出力ＣＯをＤ−ＦＦ７３でラッチ
し、Ｄ−ＦＦ７３のＱＮ出力と、系間遅延２０ｎｓを経
て与えられるロード信号ＭＦＣＭ入力(16)とによって、
アンド回路７５を経て、ロード信号ＭＦＣＭ入力(16)が
“Ｌ”のとき、カウンタ７１に初期値“１”をロードす
ることによって、４ミリ秒周期で“Ｌ”となるパルスか
らなるロード信号ＭＦＣＭ（フレームクロック信号ＭＦ
Ｃ）出力(18)を、１０ｎｓの遅延で出力する。

【００４９】ロード信号１ＦＣＭ側では、カウンタ７２
によって、カウンタ７１のキャリー出力ＣＯを“３６
０”カウント後、キャリー出力ＣＯをＤ−ＦＦ７４でラ
ッチし、Ｄ−ＦＦ７３のＱＮ出力とロード信号１ＦＣＭ
入力とによって、アンド回路７６を経てロード信号を与
えて、カウンタ７２に初期値“１５２”をロードするこ
とによって、１．４４秒周期で“Ｌ”となるパルスから
なるロード信号１ＦＣＭ（フレームクロック信号１Ｆ
Ｃ）を出力する。

【００５０】図６において、ロード信号断検出回路５，
１０は、それぞれクロック断検出回路５１，１０１で他
系からのロード信号ＭＦＣＭの断を検出し、クロック断
検出回路５２，１０２で他系からのロード信号１ＦＣＭ
の断を検出する。オア回路５３，１０３を経てロード信
号ＭＦＣＭまたは１ＦＣＭの断を検出したとき、抵抗５
５，１０５を経てアラームランプ５４，１０４に電流を
流して点灯することによって、ロード信号断を警報する
とともに、図示されない制御部に対して、アラーム信号
を出力して、ロード信号断の発生を通知する。

【００５１】以上説明したところから明らかなように、
本発明によれば、０系と１系からなるクロック発生装置
で、系切り替えが発生しても、両系のタイミング生成回
路内の各カウンタは、常に同一のタイミングで動作して
いるので、系切り替えが行われる以前の同一タイミング
で、フレームクロックＭＦＣ，１ＦＣを発生して、図示
されないネットワーク（ＮＷ）および回線回路へ供給す
ることができる。

【００５２】

【発明の効果】以上説明したように本発明によれば、電
子交換機等において、タイミング信号（フレームクロッ
ク）を供給するためのクロック発生装置が二重化されて
いる場合に、クロック発生装置の系切り替え時に、タイ
ミング信号の位相変化が生じないようにすることができ
るので、回線装置におけるフレーム同期外れの発生を防
止することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】クロック発生装置の入力信号を示す図である。

【図３】本発明の一実施例を示す図である。

【図４】タイミング生成回路の構成例を示す図である。

【図５】デューティ調整回路の構成例を示す図である。

【図６】ロード信号断検出回路の構成例を示す図であ
る。

【図７】デューティ調整回路の動作を示すタイムチャー
トである。

【図８】タイミング生成回路の動作を示すタイムチャー
トである。

【符号の説明】

１ ＰＬＯ回路 ２ タイミング生成回路 ３ 選択回路 ４ デューティ調整回路 ５ ロード信号断検出回路 ６ ＰＬＯ回路 ７ タイミング生成回路 ８ 選択回路 ９ デューティ調整回路 １０ ロード信号断検出回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部の通信網からの低速クロックに同期
   した高速クロックを発生するＰＬＯ回路と、カウンタを
   備え該高速クロックをカウントすることによって交換機
   内ネットワークの絶対時間を規定するフレームクロック
   を生成するタイミング生成回路とを有する二重化された
   クロック発生装置において、 予備系となったクロック発生装置のタイミング生成回路
   が、現用系となったクロック発生装置から高速クロック
   とフレームクロックとを受信して、該高速クロックによ
   って動作するとともに、該フレームクロックによって自
   系のタイミング生成回路におけるカウンタをロードする
   ことによって、予備系のクロック発生装置が生成するフ
   レームクロックを現用系のクロック発生装置が生成する
   フレームクロックに同期させることを特徴とするフレー
   ムクロック同期回路。
2. 【請求項２】 外部の通信網からの低速クロックに同期
   した高速クロックを発生するＰＬＯ回路と、カウンタを
   備え該高速クロックをカウントすることによって交換機
   内ネットワークの絶対時間を規定するフレームクロック
   を生成するタイミング生成回路とを有する二重化された
   クロック発生装置において、 該クロック発生装置が現用系となるとき自系入力を選択
   し、予備系となるとき他系入力を選択する選択回路を設
   け、自系入力のとき自系のＰＬＯ回路の出力を高速クロ
   ックとして入力するとともに、Ｈレベルをタイミング生
   成回路のロード信号として入力することによって、タイ
   ミング生成回路がカウンタのカウント終了によってロー
   ドされてフレームクロックを生成し、他系入力のとき、
   現用系のＰＬＯ回路の出力を高速クロックとして入力す
   るとともに、現用系のフレームクロックをタイミング生
   成回路のロード信号として入力することによって、予備
   系のタイミング生成回路が現用系のフレームクロックに
   同期してフレームクロックを生成することを特徴とする
   フレームクロック同期回路。
3. 【請求項３】 請求項１または２に記載のフレームクロ
   ック同期回路において、クロック発生装置におけるタイ
   ミング生成回路のカウンタをロードする際に、該カウン
   タの初期値を０以外の所定値とすることによって、他系
   のクロック発生装置からのロード信号に伝送遅延がある
   場合に、両系の生成するフレームクロックを同期させる
   ことを特徴とするフレームクロック同期回路。
4. 【請求項４】 請求項１または２に記載のフレームクロ
   ック同期回路において、予備系となったクロック発生装
   置のタイミング生成回路におけるカウンタのクロックと
   して他系のＰＬＯ回路の出力クロックを用い、タイミン
   グ生成回路における該クロックの伝送遅延を利用して前
   記カウンタのロードタイミングを調整するようにしたこ
   とを特徴とするフレームクロック同期回路。
5. 【請求項５】 請求項１または２に記載のフレームクロ
   ック同期回路において、前記タイミング生成回路が生成
   するフレームクロックが複数種類あるとき、予備系とな
   るタイミング生成回路が該複数種類のフレームクロック
   を現用系のタイミング生成回路から受信して、該複数種
   類のフレームクロックに対応するカウンタをそれぞれロ
   ードすることを特徴とするフレームクロック同期回路。
6. 【請求項６】 請求項１または２に記載のフレームクロ
   ック同期回路において、各クロック発生装置に前記ロー
   ド信号の断を検出するロード信号断検出回路を設け、該
   クロック発生装置が予備系となったとき、現用系のクロ
   ック発生装置から受信するロード信号の断を検出して警
   報することを特徴とするフレームクロック同期回路。
7. 【請求項７】 請求項２に記載のフレームクロック同期
   回路において、前記選択回路の高速クロック出力側にデ
   ューティ調整回路を設け、選択回路からの高速クロック
   のデューティを５０％に調整して出力することを特徴と
   するフレームクロック同期回路。