JPH0851478A - フレームクロック同期回路 - Google Patents
フレームクロック同期回路Info
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- JPH0851478A JPH0851478A JP6186917A JP18691794A JPH0851478A JP H0851478 A JPH0851478 A JP H0851478A JP 6186917 A JP6186917 A JP 6186917A JP 18691794 A JP18691794 A JP 18691794A JP H0851478 A JPH0851478 A JP H0851478A
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Abstract
(57)【要約】
【目的】電子交換機における二重化されたクロック発生
装置のフレームクロック同期回路に関し、クロック発生
装置間において現用・予備の切り替えを行なっても、フ
レームクロックのずれを生じないようにすることを目的
とする。 【構成】高速クロックを発生するPLO回路と、この高
速クロックによって交換機内ネットワークの絶対時間を
規定するフレームクロックを生成するタイミング生成回
路とを有する二重化されたクロック発生装置において、
予備系のタイミング生成回路が、現用系から高速クロッ
クとフレームクロックとを受信して、高速クロックによ
って動作するとともに、フレームクロックによって自系
のタイミング生成回路におけるカウンタをロードするこ
とによって、予備系のクロック発生装置が生成するフレ
ームクロックを、現用系のクロック発生装置が生成する
フレームクロックに同期させる。
装置のフレームクロック同期回路に関し、クロック発生
装置間において現用・予備の切り替えを行なっても、フ
レームクロックのずれを生じないようにすることを目的
とする。 【構成】高速クロックを発生するPLO回路と、この高
速クロックによって交換機内ネットワークの絶対時間を
規定するフレームクロックを生成するタイミング生成回
路とを有する二重化されたクロック発生装置において、
予備系のタイミング生成回路が、現用系から高速クロッ
クとフレームクロックとを受信して、高速クロックによ
って動作するとともに、フレームクロックによって自系
のタイミング生成回路におけるカウンタをロードするこ
とによって、予備系のクロック発生装置が生成するフレ
ームクロックを、現用系のクロック発生装置が生成する
フレームクロックに同期させる。
Description
【0001】
【産業上の利用分野】本発明は、外部クロックに同期し
て、クロック信号とフレーム信号を生成する回路に関
し、特に電子交換機における二重化されたクロック発生
装置におけるフレームクロック同期回路に関するもので
ある。
て、クロック信号とフレーム信号を生成する回路に関
し、特に電子交換機における二重化されたクロック発生
装置におけるフレームクロック同期回路に関するもので
ある。
【0002】音声やデータ信号を扱う電子交換機におい
ては、自装置を中心とする通信を行なう場合に、外部通
信網に対する同期確立機構として、二重化されたクロッ
ク発生装置を備え、外部の通信網に同期したクロック信
号とフレーム信号とを発生して内部動作を行なうように
なっている。
ては、自装置を中心とする通信を行なう場合に、外部通
信網に対する同期確立機構として、二重化されたクロッ
ク発生装置を備え、外部の通信網に同期したクロック信
号とフレーム信号とを発生して内部動作を行なうように
なっている。
【0003】このような二重化されたクロック発生装置
においては、両クロック発生装置間において同期をとる
ことによって、相互に切り替えて使用可能であることが
必要である。
においては、両クロック発生装置間において同期をとる
ことによって、相互に切り替えて使用可能であることが
必要である。
【0004】
【従来の技術】従来の電子交換機におけるクロック発生
装置は、信頼性の確保のために、交換機自体と同様に二
重化されているが、両クロック発生装置間において同期
がとられず、それぞれのクロック発生装置が、独自のク
ロック信号とフレーム信号を出力するようになってい
た。従って両クロック発生装置が出力するフレーム信号
は、系間において同期していなかった。
装置は、信頼性の確保のために、交換機自体と同様に二
重化されているが、両クロック発生装置間において同期
がとられず、それぞれのクロック発生装置が、独自のク
ロック信号とフレーム信号を出力するようになってい
た。従って両クロック発生装置が出力するフレーム信号
は、系間において同期していなかった。
【0005】
【発明が解決しようとする課題】そこで、クロック発生
装置間の切り替え、すなわち0系クロック発生装置から
1系のクロック発生装置に切り替える際、または1系ク
ロック発生装置から0系のクロック発生装置に切り替え
る際に、両クロック発生装置から出力されるフレーム信
号に位相差があるため、これに基づく回線装置でのフレ
ーム同期はずれの発生といった問題が、自装置を中心と
する通信において必然的に生じていた。
装置間の切り替え、すなわち0系クロック発生装置から
1系のクロック発生装置に切り替える際、または1系ク
ロック発生装置から0系のクロック発生装置に切り替え
る際に、両クロック発生装置から出力されるフレーム信
号に位相差があるため、これに基づく回線装置でのフレ
ーム同期はずれの発生といった問題が、自装置を中心と
する通信において必然的に生じていた。
【0006】本発明は、このような従来技術の課題を解
決しようとするものであって、外部クロックに同期して
クロック信号とフレーム信号とを生成する、二重化され
たクロック発生装置において、両クロック発生装置から
出力されるフレーム信号を、常に同期した状態にするた
めの、フレームクロック同期回路を提供することを目的
としている。
決しようとするものであって、外部クロックに同期して
クロック信号とフレーム信号とを生成する、二重化され
たクロック発生装置において、両クロック発生装置から
出力されるフレーム信号を、常に同期した状態にするた
めの、フレームクロック同期回路を提供することを目的
としている。
【0007】
【課題を解決するための手段】図1は、本発明の原理的
構成を示したものであって、0系のクロック発生装置と
1系のクロック発生装置とを示している。0系のクロッ
ク発生装置において、1は0系の位相同期(PLO)回
路、2は0系のタイミング生成回路(TG)、3は0系
の選択回路、4は0系のデューティ調整回路、5は0系
のロード信号断検出回路である。また1系のクロック発
生装置において、6は1系の位相同期(PLO)回路、
7は1系のタイミング生成回路(TG)、8は1系の選
択回路、9は1系のデューティ調整回路、10は1系の
ロード信号断検出回路である。
構成を示したものであって、0系のクロック発生装置と
1系のクロック発生装置とを示している。0系のクロッ
ク発生装置において、1は0系の位相同期(PLO)回
路、2は0系のタイミング生成回路(TG)、3は0系
の選択回路、4は0系のデューティ調整回路、5は0系
のロード信号断検出回路である。また1系のクロック発
生装置において、6は1系の位相同期(PLO)回路、
7は1系のタイミング生成回路(TG)、8は1系の選
択回路、9は1系のデューティ調整回路、10は1系の
ロード信号断検出回路である。
【0008】図2は、クロック発生装置の入力信号を示
したものであって、64K+8Kのクロック(低速クロ
ック)を示している。64K+8Kのクロックは、図示
のように、8K(Hz)の周期(t1 )で極性が反転する
64K(Hz)の周期(t2 )のAMI符号からなり、例
えば±1Vの振幅値を有している。
したものであって、64K+8Kのクロック(低速クロ
ック)を示している。64K+8Kのクロックは、図示
のように、8K(Hz)の周期(t1 )で極性が反転する
64K(Hz)の周期(t2 )のAMI符号からなり、例
えば±1Vの振幅値を有している。
【0009】PLO回路1,6は、それぞれ外部の通信
網からの64K+8Kのクロックに同期した16Mのク
ロック(高速クロック)を発生する。タイミング生成回
路2,7は、それぞれ16Mのクロックをカウントする
ことによって、電子交換機内の回線装置で使用する、ネ
ットワーク(NW)の絶対時間を規定する4ミリ秒周期
のフレームクロック(MFC)や、1.44秒周期のフ
レームクロック(1FC)、他系のタイミング生成回路
へ送信する4ミリ秒周期のロード信号(MFCM)や
1.44秒周期のロード信号(1FCM)等の各種タイ
ミング信号を生成する。
網からの64K+8Kのクロックに同期した16Mのク
ロック(高速クロック)を発生する。タイミング生成回
路2,7は、それぞれ16Mのクロックをカウントする
ことによって、電子交換機内の回線装置で使用する、ネ
ットワーク(NW)の絶対時間を規定する4ミリ秒周期
のフレームクロック(MFC)や、1.44秒周期のフ
レームクロック(1FC)、他系のタイミング生成回路
へ送信する4ミリ秒周期のロード信号(MFCM)や
1.44秒周期のロード信号(1FCM)等の各種タイ
ミング信号を生成する。
【0010】選択回路3,8は、図示されない制御部か
らの設定に応じて、それぞれタイミング生成回路2,7
を、自系と他系のどちらのクロックで動作させるかを選
択する。デューティ調整回路4,9は、それぞれ16M
のクロックのデューティを50%に調整する。ロード信
号断検出回路5,10は、他系から送信されてくるロー
ド信号MFCMおよび1FCMを監視して、自系が予備
(SBY)状態のときに、他系からのロード信号MFC
Mおよび1FCMの断を検出したとき、警報(ALM)
ランプを点灯する。
らの設定に応じて、それぞれタイミング生成回路2,7
を、自系と他系のどちらのクロックで動作させるかを選
択する。デューティ調整回路4,9は、それぞれ16M
のクロックのデューティを50%に調整する。ロード信
号断検出回路5,10は、他系から送信されてくるロー
ド信号MFCMおよび1FCMを監視して、自系が予備
(SBY)状態のときに、他系からのロード信号MFC
Mおよび1FCMの断を検出したとき、警報(ALM)
ランプを点灯する。
【0011】タイミング生成回路2,7は、16M(1
6.384MHz)のクロックを、0〜65535までカ
ウントすることによって、4ミリ秒周期で動作する16
ビットのカウンタと、4ミリ秒を152〜511まで3
60カウントすることによって1.44秒周期で動作す
る9ビットのカウンタとを有し、ロード信号MFCMお
よび1FCMを入力することによって、カウンタ値を初
期設定することができるようになっており、これによっ
て、ロード信号MFCMおよび1FCMを出力した一方
のタイミング生成回路と、他方のタイミング生成回路と
が、同一タイミングで各種タイミング信号を生成するこ
とができる。
6.384MHz)のクロックを、0〜65535までカ
ウントすることによって、4ミリ秒周期で動作する16
ビットのカウンタと、4ミリ秒を152〜511まで3
60カウントすることによって1.44秒周期で動作す
る9ビットのカウンタとを有し、ロード信号MFCMお
よび1FCMを入力することによって、カウンタ値を初
期設定することができるようになっており、これによっ
て、ロード信号MFCMおよび1FCMを出力した一方
のタイミング生成回路と、他方のタイミング生成回路と
が、同一タイミングで各種タイミング信号を生成するこ
とができる。
【0012】いま、図1において0系が現用(ACT)
の場合、0系の選択回路3は、自系(0系)入力を選択
し、従って0系のタイミング生成回路2に対しては、ク
ロック入力として、0系のPLO回路1からのクロック
がデューティ調整回路4を経て入力され、ロード信号入
力として、ロードしない場合の極性である“H”の信号
が入力される。
の場合、0系の選択回路3は、自系(0系)入力を選択
し、従って0系のタイミング生成回路2に対しては、ク
ロック入力として、0系のPLO回路1からのクロック
がデューティ調整回路4を経て入力され、ロード信号入
力として、ロードしない場合の極性である“H”の信号
が入力される。
【0013】そして、タイミング生成回路2は、4ミリ
秒周期カウンタの値が0のとき“L”となる、ロード信
号MFCMを出力し、4ミリ秒周期カウンタの値が0で
かつ1.44秒周期カウンタの値が152のとき“L”
となる、ロード信号1FCを出力する。
秒周期カウンタの値が0のとき“L”となる、ロード信
号MFCMを出力し、4ミリ秒周期カウンタの値が0で
かつ1.44秒周期カウンタの値が152のとき“L”
となる、ロード信号1FCを出力する。
【0014】一方、1系の選択回路8は、他系(0系)
を選択し、従って1系のタイミング生成回路7に対して
は、クロック入力として、0系のPLO回路1からのク
ロックがデューティ調整回路9を経て入力され、ロード
信号入力として、0系のタイミング生成回路2で生成さ
れたロード信号MFCMおよび1FCが入力される。
を選択し、従って1系のタイミング生成回路7に対して
は、クロック入力として、0系のPLO回路1からのク
ロックがデューティ調整回路9を経て入力され、ロード
信号入力として、0系のタイミング生成回路2で生成さ
れたロード信号MFCMおよび1FCが入力される。
【0015】そして、タイミング生成回路7は、ロード
信号MFCMが“L”のとき、伝送遅延を考慮して4ミ
リ秒周期カウンタの値を1にし、ロード信号1FCMが
“L”のとき、1.44秒周期カウンタの値を152に
する。
信号MFCMが“L”のとき、伝送遅延を考慮して4ミ
リ秒周期カウンタの値を1にし、ロード信号1FCMが
“L”のとき、1.44秒周期カウンタの値を152に
する。
【0016】従って、両系のタイミング生成回路内のカ
ウンタは、常に同一の値をとり、両系のタイミング生成
回路が、同一タイミングで各種タイミング信号を出力す
ることができる。このように、二重構成の電子交換機全
体が、一つのPLO回路からのクロックによって、同一
タイミングで動作するようになっている。
ウンタは、常に同一の値をとり、両系のタイミング生成
回路が、同一タイミングで各種タイミング信号を出力す
ることができる。このように、二重構成の電子交換機全
体が、一つのPLO回路からのクロックによって、同一
タイミングで動作するようになっている。
【0017】このとき、SBY側(1系)のタイミング
生成回路7に、ロード信号MFCMおよび1FCMが入
力されない場合は、SBY側(1系)はACT側(0
系)と同一タイミングで動作することができないため、
1系のロード信号断検出回路10によって、0系のロー
ド信号MFCMおよび1FCMを監視して、断を検出し
たときは警報(ALM)ランプを点灯させることによっ
て、SBY側(1系)はACT側(0系)と同一タイミ
ングで動作することができない旨を表示する。
生成回路7に、ロード信号MFCMおよび1FCMが入
力されない場合は、SBY側(1系)はACT側(0
系)と同一タイミングで動作することができないため、
1系のロード信号断検出回路10によって、0系のロー
ド信号MFCMおよび1FCMを監視して、断を検出し
たときは警報(ALM)ランプを点灯させることによっ
て、SBY側(1系)はACT側(0系)と同一タイミ
ングで動作することができない旨を表示する。
【0018】この場合における、クロック発生装置の切
り替えは、0系の選択回路3が他系(1系)を選択し、
1系の選択回路8が自系(1系)を選択することによっ
て行われる。
り替えは、0系の選択回路3が他系(1系)を選択し、
1系の選択回路8が自系(1系)を選択することによっ
て行われる。
【0019】すなわち、0系側では、選択回路3が自系
(0系)から他系(1系)に選択変更され、0系タイミ
ング生成回路2へのクロック入力が、0系のPLO回路
1のクロックから1系のPLO回路6のクロックに切り
替えられ、ロード信号入力が、“H”固定から、1系の
タイミング生成回路7の出力するロード信号MFCMお
よび1FCMに切り替えられるが、0系タイミング生成
回路2と1系タイミング生成回路7内の、それぞれのカ
ウンタの値は同一であるため、0系タイミング生成回路
2内のカウンタは、系切り替えの前後で、クロックのカ
ウント動作に変化を生じることなく、そのままカウント
動作を続行することができ、従って、系切り替え前と同
一タイミングで、各種タイミング信号を生成する。
(0系)から他系(1系)に選択変更され、0系タイミ
ング生成回路2へのクロック入力が、0系のPLO回路
1のクロックから1系のPLO回路6のクロックに切り
替えられ、ロード信号入力が、“H”固定から、1系の
タイミング生成回路7の出力するロード信号MFCMお
よび1FCMに切り替えられるが、0系タイミング生成
回路2と1系タイミング生成回路7内の、それぞれのカ
ウンタの値は同一であるため、0系タイミング生成回路
2内のカウンタは、系切り替えの前後で、クロックのカ
ウント動作に変化を生じることなく、そのままカウント
動作を続行することができ、従って、系切り替え前と同
一タイミングで、各種タイミング信号を生成する。
【0020】1系側についても同様であって、選択回路
8が他系(0系)から自系(1系)に選択変更され、1
系タイミング生成回路7へのクロック入力が、0系のP
LO回路1のクロックから1系のPLO回路6のクロッ
クに切り替えられ、ロード信号入力が、0系のタイミン
グ生成回路2の出力するロード信号MFCMおよび1F
CMから、“H”固定に切り替えられるが、0系タイミ
ング生成回路2と1系タイミング生成回路7内の、それ
ぞれのカウンタの値は同一であるため、1系タイミング
生成回路7内のカウンタは、系切り替えの前後で、クロ
ックのカウント動作に変化を生じることなく、そのまま
カウント動作を続行することができ、従って、系切り替
え前と同一タイミングで、各種タイミング信号を生成す
る。
8が他系(0系)から自系(1系)に選択変更され、1
系タイミング生成回路7へのクロック入力が、0系のP
LO回路1のクロックから1系のPLO回路6のクロッ
クに切り替えられ、ロード信号入力が、0系のタイミン
グ生成回路2の出力するロード信号MFCMおよび1F
CMから、“H”固定に切り替えられるが、0系タイミ
ング生成回路2と1系タイミング生成回路7内の、それ
ぞれのカウンタの値は同一であるため、1系タイミング
生成回路7内のカウンタは、系切り替えの前後で、クロ
ックのカウント動作に変化を生じることなく、そのまま
カウント動作を続行することができ、従って、系切り替
え前と同一タイミングで、各種タイミング信号を生成す
る。
【0021】
(1) クロック発生装置は二重化された構成を有し、それ
ぞれ、外部の通信網からの低速クロックに同期した高速
クロックを発生するPLO回路と、カウンタを備えこの
高速クロックをカウントすることによって交換機内ネッ
トワークの絶対時間を規定するフレームクロックを生成
するタイミング生成回路とを備えている。
ぞれ、外部の通信網からの低速クロックに同期した高速
クロックを発生するPLO回路と、カウンタを備えこの
高速クロックをカウントすることによって交換機内ネッ
トワークの絶対時間を規定するフレームクロックを生成
するタイミング生成回路とを備えている。
【0022】この場合に、予備系となったクロック発生
装置のタイミング生成回路が、現用系となったクロック
発生装置から高速クロックとフレームクロックとを受信
して、この高速クロックによって動作するとともに、こ
のフレームクロックによって自系のタイミング生成回路
におけるカウンタをロードすることによって、予備系の
クロック発生装置が生成するフレームクロックを、現用
系のクロック発生装置が生成するフレームクロックに同
期させるようにする。
装置のタイミング生成回路が、現用系となったクロック
発生装置から高速クロックとフレームクロックとを受信
して、この高速クロックによって動作するとともに、こ
のフレームクロックによって自系のタイミング生成回路
におけるカウンタをロードすることによって、予備系の
クロック発生装置が生成するフレームクロックを、現用
系のクロック発生装置が生成するフレームクロックに同
期させるようにする。
【0023】(2) また、このような二重化されたクロッ
ク発生装置において、クロック発生装置が現用系となる
とき自系入力を選択し、予備系となるとき他系入力を選
択する選択回路を設ける。
ク発生装置において、クロック発生装置が現用系となる
とき自系入力を選択し、予備系となるとき他系入力を選
択する選択回路を設ける。
【0024】そして、自系入力のとき、自系のPLO回
路の出力を高速クロックとして入力するとともに、
“H”レベルをタイミング生成回路のロード信号として
入力することによって、タイミング生成回路がカウンタ
のカウント終了によってロードされてフレームクロック
を生成し、他系入力のとき、現用系のPLO回路の出力
を高速クロックとして入力するとともに、現用系のフレ
ームクロックをタイミング生成回路のロード信号として
入力することによって、予備系のタイミング生成回路が
現用系のフレームクロックに同期してフレームクロック
を生成する。
路の出力を高速クロックとして入力するとともに、
“H”レベルをタイミング生成回路のロード信号として
入力することによって、タイミング生成回路がカウンタ
のカウント終了によってロードされてフレームクロック
を生成し、他系入力のとき、現用系のPLO回路の出力
を高速クロックとして入力するとともに、現用系のフレ
ームクロックをタイミング生成回路のロード信号として
入力することによって、予備系のタイミング生成回路が
現用系のフレームクロックに同期してフレームクロック
を生成する。
【0025】従って本発明によれば、両系のタイミング
生成回路が生成するフレームクロックが常に同期してお
り、現用, 予備の系切り替え時にフレームクロックのず
れが発生することがないので、ネットワークに接続され
ている回線装置のフレーム同期外れを防止することがで
きる。
生成回路が生成するフレームクロックが常に同期してお
り、現用, 予備の系切り替え時にフレームクロックのず
れが発生することがないので、ネットワークに接続され
ている回線装置のフレーム同期外れを防止することがで
きる。
【0026】(3) (1) または(2) の場合に、クロック発
生装置におけるタイミング生成回路のカウンタをロード
する際に、このカウンタの初期値を0以外の所定値とす
ることによって、他系のクロック発生装置からのロード
信号に伝送遅延がある場合でも、両系の生成するフレー
ムクロックを同期させることができるようにする。
生装置におけるタイミング生成回路のカウンタをロード
する際に、このカウンタの初期値を0以外の所定値とす
ることによって、他系のクロック発生装置からのロード
信号に伝送遅延がある場合でも、両系の生成するフレー
ムクロックを同期させることができるようにする。
【0027】予備系となったクロック発生装置の場合、
相手系から送信されるロード信号には、伝送遅延を伴う
ことを避けられないが、クロック発生装置のタイミング
生成回路におけるカウンタの初期値を例えば“1”にす
ることによって、このような場合でも、両系のフレーム
クロックを同期させることができる。
相手系から送信されるロード信号には、伝送遅延を伴う
ことを避けられないが、クロック発生装置のタイミング
生成回路におけるカウンタの初期値を例えば“1”にす
ることによって、このような場合でも、両系のフレーム
クロックを同期させることができる。
【0028】(4) (1) または(2) の場合に、予備系とな
ったクロック発生装置のタイミング生成回路におけるカ
ウンタのクロックとして他系のPLO回路の出力クロッ
クを用い、タイミング生成回路におけるこのクロックの
伝送遅延を利用してカウンタのロードタイミングを調整
する。
ったクロック発生装置のタイミング生成回路におけるカ
ウンタのクロックとして他系のPLO回路の出力クロッ
クを用い、タイミング生成回路におけるこのクロックの
伝送遅延を利用してカウンタのロードタイミングを調整
する。
【0029】予備系となったクロック発生装置の場合、
現用系から送信されてくるロード信号を打ち抜く高速ク
ロックも現用系のものであるため、この高速クロックと
して、現用系のPLO回路の出力クロックを用い、タイ
ミング生成回路で生じる伝送遅延を利用することによっ
て、ロード信号のセットアップ時間とホールド時間のマ
ージンを確保することができる。
現用系から送信されてくるロード信号を打ち抜く高速ク
ロックも現用系のものであるため、この高速クロックと
して、現用系のPLO回路の出力クロックを用い、タイ
ミング生成回路で生じる伝送遅延を利用することによっ
て、ロード信号のセットアップ時間とホールド時間のマ
ージンを確保することができる。
【0030】(5) (1) または(2) の場合に、タイミング
生成回路が生成するフレームクロックが複数種類あると
き、予備系となるタイミング生成回路がこの複数種類の
フレームクロックを現用系のタイミング生成回路から受
信して、複数種類のフレームクロックに対応するカウン
タをそれぞれロードするようにする。
生成回路が生成するフレームクロックが複数種類あると
き、予備系となるタイミング生成回路がこの複数種類の
フレームクロックを現用系のタイミング生成回路から受
信して、複数種類のフレームクロックに対応するカウン
タをそれぞれロードするようにする。
【0031】このようにすることによって、例えば周期
最大のフレームクロックを一つだけ送信してカウンタを
ロードする場合と比較して、より短時間で系間のフレー
ム同期をとることができる。
最大のフレームクロックを一つだけ送信してカウンタを
ロードする場合と比較して、より短時間で系間のフレー
ム同期をとることができる。
【0032】(6) (1) または(2)の場合に、各クロッ
ク発生装置にロード信号の断を検出するロード信号断検
出回路を設け、クロック発生装置が予備系となったと
き、現用系のクロック発生装置から受信するロード信号
の断を検出して警報する。
ク発生装置にロード信号の断を検出するロード信号断検
出回路を設け、クロック発生装置が予備系となったと
き、現用系のクロック発生装置から受信するロード信号
の断を検出して警報する。
【0033】このようにすることによって、正常動作中
には気がつきにくい、ロード信号の断に基づく予備系の
動作異常を早期に検出して、フレームクロック同期の信
頼度を高めることができる。
には気がつきにくい、ロード信号の断に基づく予備系の
動作異常を早期に検出して、フレームクロック同期の信
頼度を高めることができる。
【0034】(7) (2) の場合に、選択回路の高速クロッ
ク出力側にデューティ調整回路を設け、選択回路からの
高速クロックのデューティを50%に調整して出力す
る。
ク出力側にデューティ調整回路を設け、選択回路からの
高速クロックのデューティを50%に調整して出力す
る。
【0035】選択回路を挿入したことによって、タイミ
ング生成回路を介してネットワーク各部に送出されるク
ロックのデューティが50パーセントからずれるおそれ
があるが、このようなデューティ調整回路を設けたこと
によって、クロックの歪みによる弊害を除去することが
できる。
ング生成回路を介してネットワーク各部に送出されるク
ロックのデューティが50パーセントからずれるおそれ
があるが、このようなデューティ調整回路を設けたこと
によって、クロックの歪みによる弊害を除去することが
できる。
【0036】
【実施例】図3は、本発明の一実施例を示したものであ
って、図1におけると同じものを同じ番号で示してい
る。図4は、タイミング生成回路の構成例を示し、タイ
ミング生成回路(TG)2,7において、21,71は
それぞれ16ビットカウンタ、22,72はそれぞれ9
ビットカウンタ、23,24,73,74はそれぞれD
タイプフリップ・フロップ(D−FF)、25,26,
75,76はそれぞれアンド回路である。
って、図1におけると同じものを同じ番号で示してい
る。図4は、タイミング生成回路の構成例を示し、タイ
ミング生成回路(TG)2,7において、21,71は
それぞれ16ビットカウンタ、22,72はそれぞれ9
ビットカウンタ、23,24,73,74はそれぞれD
タイプフリップ・フロップ(D−FF)、25,26,
75,76はそれぞれアンド回路である。
【0037】図5は、デューティ調整回路の構成例を示
し、デューティ調整回路4,9において、41,91は
それぞれ0〜20nsの遅延素子、42,92はそれぞ
れ10nsおよび20nsの遅延素子、43、93はそ
れぞれインバータ、44,94はそれぞれナンド回路、
45,95はそれぞれDタイプフリップ・フロップ(D
−FF)である。
し、デューティ調整回路4,9において、41,91は
それぞれ0〜20nsの遅延素子、42,92はそれぞ
れ10nsおよび20nsの遅延素子、43、93はそ
れぞれインバータ、44,94はそれぞれナンド回路、
45,95はそれぞれDタイプフリップ・フロップ(D
−FF)である。
【0038】図6は、ロード信号断検出回路の構成例を
示し、ロード信号断検出回路5,10において、51,
101はそれぞれロード信号MFCMに対するクロック
断検出回路、52,102はそれぞれロード信号1FC
Mに対するクロック断検出回路、53,103はそれぞ
れオア回路、54,104はそれぞれ発光素子(LE
D)等からなるアラームランプ、55,105はそれぞ
れ抵抗である。
示し、ロード信号断検出回路5,10において、51,
101はそれぞれロード信号MFCMに対するクロック
断検出回路、52,102はそれぞれロード信号1FC
Mに対するクロック断検出回路、53,103はそれぞ
れオア回路、54,104はそれぞれ発光素子(LE
D)等からなるアラームランプ、55,105はそれぞ
れ抵抗である。
【0039】図7は、デューティ調整回路の動作を示す
タイムチャートであって、各クロックの入出力タイミン
グを示し、各信号は同じ番号で図5中に対応する位置を
示されている。図8は、タイミング生成回路の動作を示
すタイムチャートであって、クロックとロード信号MF
CM出力とのタイミングを示し、各信号は同じ番号で図
4中に対応する位置を示されている。
タイムチャートであって、各クロックの入出力タイミン
グを示し、各信号は同じ番号で図5中に対応する位置を
示されている。図8は、タイミング生成回路の動作を示
すタイムチャートであって、クロックとロード信号MF
CM出力とのタイミングを示し、各信号は同じ番号で図
4中に対応する位置を示されている。
【0040】0系がACTの場合、0系の選択回路3
は、図示されない制御部からの系切替信号が“0”とな
っていて、自系(0系)が選択され、0系のPLO回路
1からのクロックと、“H”固定のロード信号とを出力
する。
は、図示されない制御部からの系切替信号が“0”とな
っていて、自系(0系)が選択され、0系のPLO回路
1からのクロックと、“H”固定のロード信号とを出力
する。
【0041】図5において、0系のデューティ調整回路
4では、選択回路3からの16Mのクロック入力(1) の
立ち上がりで、D−FF45をセットする。この際、例
えば6nsの遅延が生じる。一方、クロック入力(1)
を、遅延素子41で0〜20ns遅延して遅延出力(2)
を生じ、遅延出力(2) を遅延素子42で10ns遅延し
た遅延出力(3) と、20ns遅延した遅延出力(4) を反
転した信号とのナンドをとってリセット入力(5) を発生
して、D−FF45をリセットする。
4では、選択回路3からの16Mのクロック入力(1) の
立ち上がりで、D−FF45をセットする。この際、例
えば6nsの遅延が生じる。一方、クロック入力(1)
を、遅延素子41で0〜20ns遅延して遅延出力(2)
を生じ、遅延出力(2) を遅延素子42で10ns遅延し
た遅延出力(3) と、20ns遅延した遅延出力(4) を反
転した信号とのナンドをとってリセット入力(5) を発生
して、D−FF45をリセットする。
【0042】この際、例えばD−FF45の入力までに
3ns、D−FF45内で4nsの遅延を生じる。従っ
て、D−FF45の出力における16Mのクロック出力
(6)は、そのハイレベル期間が30nsとなる。16M
(16.384MHz)のクロックの1周期は60nsな
ので、これによって、デューティ50%のクロックが得
られる。1系のデューティ調整回路9の動作も同様であ
る。
3ns、D−FF45内で4nsの遅延を生じる。従っ
て、D−FF45の出力における16Mのクロック出力
(6)は、そのハイレベル期間が30nsとなる。16M
(16.384MHz)のクロックの1周期は60nsな
ので、これによって、デューティ50%のクロックが得
られる。1系のデューティ調整回路9の動作も同様であ
る。
【0043】図8において、タイミング生成回路2で
は、選択回路3の入力における16Mのクロック入力(1
1)を、選択回路遅延14nsを経てデューティ調整回路
4においてデューティを50%に調整した16Mのクロ
ック入力(12)を、回路内において10ns遅延させて、
クロック出力(13)を生じる。さらにタイミング生成回路
2は、クロック入力(12)を用いて、カウンタ21,22
およびD−FF23,24によって、ロード信号MFC
Mおよび1FCMを生成する。
は、選択回路3の入力における16Mのクロック入力(1
1)を、選択回路遅延14nsを経てデューティ調整回路
4においてデューティを50%に調整した16Mのクロ
ック入力(12)を、回路内において10ns遅延させて、
クロック出力(13)を生じる。さらにタイミング生成回路
2は、クロック入力(12)を用いて、カウンタ21,22
およびD−FF23,24によって、ロード信号MFC
Mおよび1FCMを生成する。
【0044】ロード信号MFCM側では、カウンタ21
によって16Mのクロック出力(13)を“65536”カ
ウント後、キャリー出力COをD−FF23でラッチ
し、D−FF23のQN出力と“H”入力とによって、
アンド回路25を経てロード信号を与えて、カウンタ2
1に初期値“1”をロードすることによって、4ミリ秒
周期で“L”となるパルスからなるロード信号MFCM
(フレームクロック信号MFC)出力(14)を、10ns
の遅延で出力する。
によって16Mのクロック出力(13)を“65536”カ
ウント後、キャリー出力COをD−FF23でラッチ
し、D−FF23のQN出力と“H”入力とによって、
アンド回路25を経てロード信号を与えて、カウンタ2
1に初期値“1”をロードすることによって、4ミリ秒
周期で“L”となるパルスからなるロード信号MFCM
(フレームクロック信号MFC)出力(14)を、10ns
の遅延で出力する。
【0045】ロード信号1FCM側では、カウンタ22
によって、カウンタ21のキャリー出力COを“36
0”カウント後、キャリー出力COをD−FF24でラ
ッチし、D−FF23のQN出力と“H”入力とによっ
て、アンド回路26を経てロード信号を与えて、カウン
タ22に初期値“152”をロードすることによって、
1.44秒周期で“L”となるパルスからなるロード信
号1FCM(フレームクロック信号1FC)を出力す
る。
によって、カウンタ21のキャリー出力COを“36
0”カウント後、キャリー出力COをD−FF24でラ
ッチし、D−FF23のQN出力と“H”入力とによっ
て、アンド回路26を経てロード信号を与えて、カウン
タ22に初期値“152”をロードすることによって、
1.44秒周期で“L”となるパルスからなるロード信
号1FCM(フレームクロック信号1FC)を出力す
る。
【0046】1系の選択回路8は、図示されない制御部
からの系切替信号が“1”となっていて、他系(1系)
が選択され、0系PLO回路1からのクロックと、タイ
ミング生成回路2からのロード信号MFCM,1FCM
を選択して出力する。
からの系切替信号が“1”となっていて、他系(1系)
が選択され、0系PLO回路1からのクロックと、タイ
ミング生成回路2からのロード信号MFCM,1FCM
を選択して出力する。
【0047】図8において、タイミング生成回路7で
は、選択回路8の入力における、0系のクロック入力(1
1)に対して系間遅延20nsを有する16Mのクロック
を、選択回路遅延14nsを経てデューティ調整回路9
においてデューティを50%に調整した16Mのクロッ
ク入力(15)を、回路内において10ns遅延させて、ク
ロック出力(17)を生じる。さらにタイミング生成回路2
は、クロック出力(17)を用いて、カウンタ71,72お
よびD−FF73,74によって、ロード信号MFCM
および1FCMを生成する。
は、選択回路8の入力における、0系のクロック入力(1
1)に対して系間遅延20nsを有する16Mのクロック
を、選択回路遅延14nsを経てデューティ調整回路9
においてデューティを50%に調整した16Mのクロッ
ク入力(15)を、回路内において10ns遅延させて、ク
ロック出力(17)を生じる。さらにタイミング生成回路2
は、クロック出力(17)を用いて、カウンタ71,72お
よびD−FF73,74によって、ロード信号MFCM
および1FCMを生成する。
【0048】ロード信号MFCM側では、カウンタ71
によって16Mのクロック出力(17)を“65536”カ
ウント後、キャリー出力COをD−FF73でラッチ
し、D−FF73のQN出力と、系間遅延20nsを経
て与えられるロード信号MFCM入力(16)とによって、
アンド回路75を経て、ロード信号MFCM入力(16)が
“L”のとき、カウンタ71に初期値“1”をロードす
ることによって、4ミリ秒周期で“L”となるパルスか
らなるロード信号MFCM(フレームクロック信号MF
C)出力(18)を、10nsの遅延で出力する。
によって16Mのクロック出力(17)を“65536”カ
ウント後、キャリー出力COをD−FF73でラッチ
し、D−FF73のQN出力と、系間遅延20nsを経
て与えられるロード信号MFCM入力(16)とによって、
アンド回路75を経て、ロード信号MFCM入力(16)が
“L”のとき、カウンタ71に初期値“1”をロードす
ることによって、4ミリ秒周期で“L”となるパルスか
らなるロード信号MFCM(フレームクロック信号MF
C)出力(18)を、10nsの遅延で出力する。
【0049】ロード信号1FCM側では、カウンタ72
によって、カウンタ71のキャリー出力COを“36
0”カウント後、キャリー出力COをD−FF74でラ
ッチし、D−FF73のQN出力とロード信号1FCM
入力とによって、アンド回路76を経てロード信号を与
えて、カウンタ72に初期値“152”をロードするこ
とによって、1.44秒周期で“L”となるパルスから
なるロード信号1FCM(フレームクロック信号1F
C)を出力する。
によって、カウンタ71のキャリー出力COを“36
0”カウント後、キャリー出力COをD−FF74でラ
ッチし、D−FF73のQN出力とロード信号1FCM
入力とによって、アンド回路76を経てロード信号を与
えて、カウンタ72に初期値“152”をロードするこ
とによって、1.44秒周期で“L”となるパルスから
なるロード信号1FCM(フレームクロック信号1F
C)を出力する。
【0050】図6において、ロード信号断検出回路5,
10は、それぞれクロック断検出回路51,101で他
系からのロード信号MFCMの断を検出し、クロック断
検出回路52,102で他系からのロード信号1FCM
の断を検出する。オア回路53,103を経てロード信
号MFCMまたは1FCMの断を検出したとき、抵抗5
5,105を経てアラームランプ54,104に電流を
流して点灯することによって、ロード信号断を警報する
とともに、図示されない制御部に対して、アラーム信号
を出力して、ロード信号断の発生を通知する。
10は、それぞれクロック断検出回路51,101で他
系からのロード信号MFCMの断を検出し、クロック断
検出回路52,102で他系からのロード信号1FCM
の断を検出する。オア回路53,103を経てロード信
号MFCMまたは1FCMの断を検出したとき、抵抗5
5,105を経てアラームランプ54,104に電流を
流して点灯することによって、ロード信号断を警報する
とともに、図示されない制御部に対して、アラーム信号
を出力して、ロード信号断の発生を通知する。
【0051】以上説明したところから明らかなように、
本発明によれば、0系と1系からなるクロック発生装置
で、系切り替えが発生しても、両系のタイミング生成回
路内の各カウンタは、常に同一のタイミングで動作して
いるので、系切り替えが行われる以前の同一タイミング
で、フレームクロックMFC,1FCを発生して、図示
されないネットワーク(NW)および回線回路へ供給す
ることができる。
本発明によれば、0系と1系からなるクロック発生装置
で、系切り替えが発生しても、両系のタイミング生成回
路内の各カウンタは、常に同一のタイミングで動作して
いるので、系切り替えが行われる以前の同一タイミング
で、フレームクロックMFC,1FCを発生して、図示
されないネットワーク(NW)および回線回路へ供給す
ることができる。
【0052】
【発明の効果】以上説明したように本発明によれば、電
子交換機等において、タイミング信号(フレームクロッ
ク)を供給するためのクロック発生装置が二重化されて
いる場合に、クロック発生装置の系切り替え時に、タイ
ミング信号の位相変化が生じないようにすることができ
るので、回線装置におけるフレーム同期外れの発生を防
止することが可能となる。
子交換機等において、タイミング信号(フレームクロッ
ク)を供給するためのクロック発生装置が二重化されて
いる場合に、クロック発生装置の系切り替え時に、タイ
ミング信号の位相変化が生じないようにすることができ
るので、回線装置におけるフレーム同期外れの発生を防
止することが可能となる。
【図1】本発明の原理的構成を示す図である。
【図2】クロック発生装置の入力信号を示す図である。
【図3】本発明の一実施例を示す図である。
【図4】タイミング生成回路の構成例を示す図である。
【図5】デューティ調整回路の構成例を示す図である。
【図6】ロード信号断検出回路の構成例を示す図であ
る。
る。
【図7】デューティ調整回路の動作を示すタイムチャー
トである。
トである。
【図8】タイミング生成回路の動作を示すタイムチャー
トである。
トである。
1 PLO回路 2 タイミング生成回路 3 選択回路 4 デューティ調整回路 5 ロード信号断検出回路 6 PLO回路 7 タイミング生成回路 8 選択回路 9 デューティ調整回路 10 ロード信号断検出回路
Claims (7)
- 【請求項1】 外部の通信網からの低速クロックに同期
した高速クロックを発生するPLO回路と、カウンタを
備え該高速クロックをカウントすることによって交換機
内ネットワークの絶対時間を規定するフレームクロック
を生成するタイミング生成回路とを有する二重化された
クロック発生装置において、 予備系となったクロック発生装置のタイミング生成回路
が、現用系となったクロック発生装置から高速クロック
とフレームクロックとを受信して、該高速クロックによ
って動作するとともに、該フレームクロックによって自
系のタイミング生成回路におけるカウンタをロードする
ことによって、予備系のクロック発生装置が生成するフ
レームクロックを現用系のクロック発生装置が生成する
フレームクロックに同期させることを特徴とするフレー
ムクロック同期回路。 - 【請求項2】 外部の通信網からの低速クロックに同期
した高速クロックを発生するPLO回路と、カウンタを
備え該高速クロックをカウントすることによって交換機
内ネットワークの絶対時間を規定するフレームクロック
を生成するタイミング生成回路とを有する二重化された
クロック発生装置において、 該クロック発生装置が現用系となるとき自系入力を選択
し、予備系となるとき他系入力を選択する選択回路を設
け、自系入力のとき自系のPLO回路の出力を高速クロ
ックとして入力するとともに、Hレベルをタイミング生
成回路のロード信号として入力することによって、タイ
ミング生成回路がカウンタのカウント終了によってロー
ドされてフレームクロックを生成し、他系入力のとき、
現用系のPLO回路の出力を高速クロックとして入力す
るとともに、現用系のフレームクロックをタイミング生
成回路のロード信号として入力することによって、予備
系のタイミング生成回路が現用系のフレームクロックに
同期してフレームクロックを生成することを特徴とする
フレームクロック同期回路。 - 【請求項3】 請求項1または2に記載のフレームクロ
ック同期回路において、クロック発生装置におけるタイ
ミング生成回路のカウンタをロードする際に、該カウン
タの初期値を0以外の所定値とすることによって、他系
のクロック発生装置からのロード信号に伝送遅延がある
場合に、両系の生成するフレームクロックを同期させる
ことを特徴とするフレームクロック同期回路。 - 【請求項4】 請求項1または2に記載のフレームクロ
ック同期回路において、予備系となったクロック発生装
置のタイミング生成回路におけるカウンタのクロックと
して他系のPLO回路の出力クロックを用い、タイミン
グ生成回路における該クロックの伝送遅延を利用して前
記カウンタのロードタイミングを調整するようにしたこ
とを特徴とするフレームクロック同期回路。 - 【請求項5】 請求項1または2に記載のフレームクロ
ック同期回路において、前記タイミング生成回路が生成
するフレームクロックが複数種類あるとき、予備系とな
るタイミング生成回路が該複数種類のフレームクロック
を現用系のタイミング生成回路から受信して、該複数種
類のフレームクロックに対応するカウンタをそれぞれロ
ードすることを特徴とするフレームクロック同期回路。 - 【請求項6】 請求項1または2に記載のフレームクロ
ック同期回路において、各クロック発生装置に前記ロー
ド信号の断を検出するロード信号断検出回路を設け、該
クロック発生装置が予備系となったとき、現用系のクロ
ック発生装置から受信するロード信号の断を検出して警
報することを特徴とするフレームクロック同期回路。 - 【請求項7】 請求項2に記載のフレームクロック同期
回路において、前記選択回路の高速クロック出力側にデ
ューティ調整回路を設け、選択回路からの高速クロック
のデューティを50%に調整して出力することを特徴と
するフレームクロック同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18691794A JP3295868B2 (ja) | 1994-08-09 | 1994-08-09 | フレームクロック同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18691794A JP3295868B2 (ja) | 1994-08-09 | 1994-08-09 | フレームクロック同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0851478A true JPH0851478A (ja) | 1996-02-20 |
JP3295868B2 JP3295868B2 (ja) | 2002-06-24 |
Family
ID=16196960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18691794A Expired - Fee Related JP3295868B2 (ja) | 1994-08-09 | 1994-08-09 | フレームクロック同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3295868B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5631248A (en) * | 1979-08-22 | 1981-03-30 | Fujitsu Ltd | Synchronizing system |
JPS61267493A (ja) * | 1985-05-22 | 1986-11-27 | Hitachi Ltd | クロツク供給装置 |
JPS62137934A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | 遅延補償方式 |
JPH01273451A (ja) * | 1988-04-26 | 1989-11-01 | Fujitsu Ltd | 二重化クロック同期方式 |
JPH04290348A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 二重化された情報転送処理装置の系切替方式 |
JPH04371096A (ja) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | 位相同期検出方式 |
-
1994
- 1994-08-09 JP JP18691794A patent/JP3295868B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5631248A (en) * | 1979-08-22 | 1981-03-30 | Fujitsu Ltd | Synchronizing system |
JPS61267493A (ja) * | 1985-05-22 | 1986-11-27 | Hitachi Ltd | クロツク供給装置 |
JPS62137934A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | 遅延補償方式 |
JPH01273451A (ja) * | 1988-04-26 | 1989-11-01 | Fujitsu Ltd | 二重化クロック同期方式 |
JPH04290348A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 二重化された情報転送処理装置の系切替方式 |
JPH04371096A (ja) * | 1991-06-20 | 1992-12-24 | Fujitsu Ltd | 位相同期検出方式 |
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---|---|
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