JPH04274633A - 同期装置 - Google Patents
同期装置Info
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- JPH04274633A JPH04274633A JP3321443A JP32144391A JPH04274633A JP H04274633 A JPH04274633 A JP H04274633A JP 3321443 A JP3321443 A JP 3321443A JP 32144391 A JP32144391 A JP 32144391A JP H04274633 A JPH04274633 A JP H04274633A
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- JP
- Japan
- Prior art keywords
- far
- signal
- circuit
- processor
- clock
- Prior art date
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- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000032258 transport Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送システ
ムで使用されるクロック回路に関し、特に、そのような
システムのノードにおける局所クロック回路を同期させ
る装置に関する。
ムで使用されるクロック回路に関し、特に、そのような
システムのノードにおける局所クロック回路を同期させ
る装置に関する。
【０００２】
【従来の技術】ディジタル伝送システムにおいて、ある
ノードから他のノードへのディジタル信号の同期伝送を
実現することがしばしば所望される。しかし、ノードで
受信されるディジタル・ビットの平均速度が、そのノー
ドから送信されるビットの平均速度と正確に等しくない
場合には同期エラーが起こる。このような同期エラーは
「スリップ」と呼ばれ、入力伝送速度が出力速度を越え
る場合にはビットが任意に削除され、入力伝送速度が出
力速度を下回る場合にはビットが任意に反復または挿入
されるという事実に起因する。
ノードから他のノードへのディジタル信号の同期伝送を
実現することがしばしば所望される。しかし、ノードで
受信されるディジタル・ビットの平均速度が、そのノー
ドから送信されるビットの平均速度と正確に等しくない
場合には同期エラーが起こる。このような同期エラーは
「スリップ」と呼ばれ、入力伝送速度が出力速度を越え
る場合にはビットが任意に削除され、入力伝送速度が出
力速度を下回る場合にはビットが任意に反復または挿入
されるという事実に起因する。
【０００３】同期を保証しスリップを回避するためには
、ノードは基準タイミング信号に同期しなければならな
い。このために、各ノードは、通常局所クロックとして
知られる局所タイミング発生器を含み、これが所定の周
波数でタイミング信号を発生する。局所クロックは基準
タイミング信号に同期するように調整される。
、ノードは基準タイミング信号に同期しなければならな
い。このために、各ノードは、通常局所クロックとして
知られる局所タイミング発生器を含み、これが所定の周
波数でタイミング信号を発生する。局所クロックは基準
タイミング信号に同期するように調整される。
【０００４】所望される同期を実現する従来の装置が、
米国特許第４，３０５，０４５号（１９８１年１２月８
日発行、発明者：メッツ（Ｍｅｔｚ）他）に開示されて
いる。 この特許には、局所クロックの所望される同期を実現す
るために、発振器をディジタルに制御する単一の位相同
期ループ（ＰＬＬ）の一部としてプログラム可能制御器
を含む周波数評価および合成装置が開示されている。
米国特許第４，３０５，０４５号（１９８１年１２月８
日発行、発明者：メッツ（Ｍｅｔｚ）他）に開示されて
いる。 この特許には、局所クロックの所望される同期を実現す
るために、発振器をディジタルに制御する単一の位相同
期ループ（ＰＬＬ）の一部としてプログラム可能制御器
を含む周波数評価および合成装置が開示されている。
【０００５】この装置では、ノードへの伝送リンクのう
ちの特定の１つが固定的にＰＬＬに接続され、そのリン
ク上のビット流をそのノードに供給する。このビット流
は、ＰＬＬによって、同期のための基準タイミング信号
を導出するために使用される。しかし、この特定のリン
クが故障した場合には問題が生じる。ディジタル制御発
振器は、故障時にノードでの長期平均周波数で自走（す
なわち、外部制御に関係なく発振）するようになってい
る。
ちの特定の１つが固定的にＰＬＬに接続され、そのリン
ク上のビット流をそのノードに供給する。このビット流
は、ＰＬＬによって、同期のための基準タイミング信号
を導出するために使用される。しかし、この特定のリン
クが故障した場合には問題が生じる。ディジタル制御発
振器は、故障時にノードでの長期平均周波数で自走（す
なわち、外部制御に関係なく発振）するようになってい
る。
【０００６】従って、ディジタル制御発振器の自走の安
定性が、性能目標を維持するために決定的に重要である
。このような安定性は、非常に狭い範囲の温度に保持さ
れた高精度水晶発振器を使用して実現される。この安定
性条件は、使用される発振器が高価であることおよびほ
ぼ一定の温度環境の維持のために、装置を非常に高価な
ものにしてしまう。
定性が、性能目標を維持するために決定的に重要である
。このような安定性は、非常に狭い範囲の温度に保持さ
れた高精度水晶発振器を使用して実現される。この安定
性条件は、使用される発振器が高価であることおよびほ
ぼ一定の温度環境の維持のために、装置を非常に高価な
ものにしてしまう。
【０００７】
【発明が解決しようとする課題】上記の問題点を解決す
るための試みとして、周波数評価機能と周波数合成機能
を分離したディジタル同期装置の使用が提案されている
。このようなディジタル同期装置は、米国特許第４，６
３３，１９３号（１９８６年１２月３０日発行、発明者
：スコード（Ｓｃｏｒｄｏ））に開示されている。この
同期装置の周波数評価は、受信された基準タイミング信
号と、局所固定発振器によって発生された所定周波数の
信号の周波数差を計算することによって実現される。
るための試みとして、周波数評価機能と周波数合成機能
を分離したディジタル同期装置の使用が提案されている
。このようなディジタル同期装置は、米国特許第４，６
３３，１９３号（１９８６年１２月３０日発行、発明者
：スコード（Ｓｃｏｒｄｏ））に開示されている。この
同期装置の周波数評価は、受信された基準タイミング信
号と、局所固定発振器によって発生された所定周波数の
信号の周波数差を計算することによって実現される。
【０００８】この結果を表す位相値が位相同期発振器に
送られる。この位相同期発振器は、所定周波数と計算さ
れた周波数差の代数和に等しい周波数を有する信号を発
生するディジタル制御発振器を制御する。基準タイミン
グ信号が消失するか、または、位相エラーが過大である
場合、最後に発生された位相値が一定値に保持され、位
相同期発振器に連続して送られる。
送られる。この位相同期発振器は、所定周波数と計算さ
れた周波数差の代数和に等しい周波数を有する信号を発
生するディジタル制御発振器を制御する。基準タイミン
グ信号が消失するか、または、位相エラーが過大である
場合、最後に発生された位相値が一定値に保持され、位
相同期発振器に連続して送られる。
【０００９】従って、位相同期発振器が自走するように
なっていても、その出力は、前記のようにディジタル制
御発振器ではなく、固定周波数発振器と等しい安定性を
有する。これによって、ディジタル制御発振器の安定性
を維持することに関連する前記の費用は軽減される。し
かしながら、このディジタル同期装置の費用は非常に高
い。その理由は、位相値を計算する回路を含む同期装置
の支持回路があまりにも複雑であるためである。さらに
、ディジタル同期装置は高価な高精度水晶発振器を必要
とする。このような複雑な回路と高価な発振器を含むこ
とが必然的に同期装置の費用を高くする。
なっていても、その出力は、前記のようにディジタル制
御発振器ではなく、固定周波数発振器と等しい安定性を
有する。これによって、ディジタル制御発振器の安定性
を維持することに関連する前記の費用は軽減される。し
かしながら、このディジタル同期装置の費用は非常に高
い。その理由は、位相値を計算する回路を含む同期装置
の支持回路があまりにも複雑であるためである。さらに
、ディジタル同期装置は高価な高精度水晶発振器を必要
とする。このような複雑な回路と高価な発振器を含むこ
とが必然的に同期装置の費用を高くする。
【００１０】従って、正確な同期を実現するのみならず
、安価で設計の単純な装置が所望される。
、安価で設計の単純な装置が所望される。
【００１１】
【課題を解決するための手段】本発明によれば、伝送シ
ステム・ノード内にスイッチを設けることによって従来
技術の制限が克服される。このスイッチは、ノードへの
各入力ビット流から導出される複数のタイミング信号の
うちの１つを選択して、同期回路の基準タイミング信号
とする。この選択は、同期装置への最も望ましいビット
流から導出されるタイミング信号を中継するスイッチを
使用して実現される。ビット流の相対的望ましさは、さ
まざまな性能インディケータに基づいて信号品質を評価
することによって決定される。さらに、このスイッチは
、同期回路がスイッチング時間中に自走できないような
速度で動作する。
ステム・ノード内にスイッチを設けることによって従来
技術の制限が克服される。このスイッチは、ノードへの
各入力ビット流から導出される複数のタイミング信号の
うちの１つを選択して、同期回路の基準タイミング信号
とする。この選択は、同期装置への最も望ましいビット
流から導出されるタイミング信号を中継するスイッチを
使用して実現される。ビット流の相対的望ましさは、さ
まざまな性能インディケータに基づいて信号品質を評価
することによって決定される。さらに、このスイッチは
、同期回路がスイッチング時間中に自走できないような
速度で動作する。
【００１２】本発明を実現する装置は、安定化されたデ
ィジタル制御発振器や複雑な支持回路を必要としないた
め、従来の装置よりも非常に安価である。実際、本発明
は、単純な論理装置によって制御された本発明のスイッ
チが付加された、標準的なＰＬＬに基づくことが可能で
ある。
ィジタル制御発振器や複雑な支持回路を必要としないた
め、従来の装置よりも非常に安価である。実際、本発明
は、単純な論理装置によって制御された本発明のスイッ
チが付加された、標準的なＰＬＬに基づくことが可能で
ある。
【００１３】
【実施例】図１を参照すると、タイミング回路１０１が
、８．１９２ＭＨｚの導出システム・クロック信号を供
給する伝送システム・ノード（図示せず）において使用
されている。複数の伝送リンクがタイミング回路１０１
に接続されている。本実施例では、これらの伝送リンク
は２つの標準的なディジタルシステム１（ＤＳ１）リン
クであって、それぞれ近端（ｎｅａｒ−ｅｎｄ）リンク
１４および遠端（ｆａｒ−ｅｎｄ）リンク１６と呼ばれ
る。リンク１４は、利用者構内１１の利用者構内装置（
ＣＰＥ）１０から回路１０１へ１．５４４Ｍｂｐｓでビ
ット流を移送する。ＣＰＥ１０は、例えば、米国電信電
話株式会社（ＡＴ＆Ｔ）によって製造されている４ＥＳ
ＳＴＭという型の通信交換機である。同時に、リンク１
６は通信ネットワーク１２から回路１０１へ同じく１．
５４４Ｍｂｐｓでもう１つのビット流を移送する。
、８．１９２ＭＨｚの導出システム・クロック信号を供
給する伝送システム・ノード（図示せず）において使用
されている。複数の伝送リンクがタイミング回路１０１
に接続されている。本実施例では、これらの伝送リンク
は２つの標準的なディジタルシステム１（ＤＳ１）リン
クであって、それぞれ近端（ｎｅａｒ−ｅｎｄ）リンク
１４および遠端（ｆａｒ−ｅｎｄ）リンク１６と呼ばれ
る。リンク１４は、利用者構内１１の利用者構内装置（
ＣＰＥ）１０から回路１０１へ１．５４４Ｍｂｐｓでビ
ット流を移送する。ＣＰＥ１０は、例えば、米国電信電
話株式会社（ＡＴ＆Ｔ）によって製造されている４ＥＳ
ＳＴＭという型の通信交換機である。同時に、リンク１
６は通信ネットワーク１２から回路１０１へ同じく１．
５４４Ｍｂｐｓでもう１つのビット流を移送する。
【００１４】近端リンク１４および遠端リンク１６は、
タイミング回路１０１内の回線インタフェース回路１０
３に接続される。回路１０３は、従来設計のものであっ
て、リンク１４および１６の回線性能を解析する。回路
１０３は、リンク１４およびリンク１６の性能データを
それぞれ回路パス１０７ａ〜ｄおよび回路パス１０９ａ
〜ｄに送る。
タイミング回路１０１内の回線インタフェース回路１０
３に接続される。回路１０３は、従来設計のものであっ
て、リンク１４および１６の回線性能を解析する。回路
１０３は、リンク１４およびリンク１６の性能データを
それぞれ回路パス１０７ａ〜ｄおよび回路パス１０９ａ
〜ｄに送る。
【００１５】特に、回線インタフェース回路１０３では
、近端リンク１４からの信号が回路１０３によって検出
されない場合、信号損失＿ｎｅａｒ（ＬＯＳ＿ｎｅａｒ
）インディケータがアクティブとなる。これはリンク１
４のケーブルから生じる。ＬＯＳ＿ｎｅａｒインディケ
ータのアクティブ・ステータスは、回路パス１０７ａを
通ってプロセッサ１１１に通信される。
、近端リンク１４からの信号が回路１０３によって検出
されない場合、信号損失＿ｎｅａｒ（ＬＯＳ＿ｎｅａｒ
）インディケータがアクティブとなる。これはリンク１
４のケーブルから生じる。ＬＯＳ＿ｎｅａｒインディケ
ータのアクティブ・ステータスは、回路パス１０７ａを
通ってプロセッサ１１１に通信される。
【００１６】信号損失が２．５秒以上持続するか、また
は、平均して、５個のＤＳ１フレームのうちの２つが少
なくとも２．５秒間フレーミング・エラーであることが
発見された場合、警告＿ｎｅａｒインディケータがアク
ティブとなる。警告＿ｎｅａｒインディケータのアクテ
ィブ・ステータスは回路パス１０７ｂを通ってプロセッ
サ１１１に通信される。
は、平均して、５個のＤＳ１フレームのうちの２つが少
なくとも２．５秒間フレーミング・エラーであることが
発見された場合、警告＿ｎｅａｒインディケータがアク
ティブとなる。警告＿ｎｅａｒインディケータのアクテ
ィブ・ステータスは回路パス１０７ｂを通ってプロセッ
サ１１１に通信される。
【００１７】リンク１４上のビット列が少なくとも２．
５秒間すべて１（２進ビット値）からなる場合、警告指
示信号＿ｎｅａｒ（ＡＩＳ＿ｎｅａｒ）インディケータ
がアクティブとなる。このようなビット列は、例えばこ
の場合はＣＰＥ１０の上流の故障を指示するために標準
的に使用される。ＡＩＳ＿ｎｅａｒインディケータのア
クティブ・ステータスは回路パス１０７ｃを通ってプロ
セッサ１１１に通信される。
５秒間すべて１（２進ビット値）からなる場合、警告指
示信号＿ｎｅａｒ（ＡＩＳ＿ｎｅａｒ）インディケータ
がアクティブとなる。このようなビット列は、例えばこ
の場合はＣＰＥ１０の上流の故障を指示するために標準
的に使用される。ＡＩＳ＿ｎｅａｒインディケータのア
クティブ・ステータスは回路パス１０７ｃを通ってプロ
セッサ１１１に通信される。
【００１８】回路１０３にループバックがある場合、ル
ープ＿ｎｅａｒインディケータがアクティブとなる。本
例では、例えば、試験の目的でＣＰＥ１０の出力がその
入力に回路１０３でフィードバックされる場合にループ
バックが起こる。ループ＿ｎｅａｒインディケータのア
クティブ・ステータスは回路パス１０７ｄを通ってプロ
セッサ１１１に通信される。
ープ＿ｎｅａｒインディケータがアクティブとなる。本
例では、例えば、試験の目的でＣＰＥ１０の出力がその
入力に回路１０３でフィードバックされる場合にループ
バックが起こる。ループ＿ｎｅａｒインディケータのア
クティブ・ステータスは回路パス１０７ｄを通ってプロ
セッサ１１１に通信される。
【００１９】同様にして、プロセッサ１１１は、回路パ
ス１０９ａ〜ｄを通して、遠端リンク１６の性能に関す
る信号損失＿ｆａｒ（ＬＯＳ＿ｆａｒ）、警告＿ｆａｒ
、警告指示信号＿ｆａｒ（ＡＩＳ＿ｆａｒ）およびルー
プ＿ｆａｒの各インディケータのアクティブ・ステータ
スを受信する。クロック＿ｎｅａｒ信号が回路パス１０
４に送られ、クロック＿ｆａｒ信号が回路パス１０６に
送られる。回路パス１０４および１０６は、スイッチ１
１３の端子Ａおよび端子Ｂにそれぞれ接続される。
ス１０９ａ〜ｄを通して、遠端リンク１６の性能に関す
る信号損失＿ｆａｒ（ＬＯＳ＿ｆａｒ）、警告＿ｆａｒ
、警告指示信号＿ｆａｒ（ＡＩＳ＿ｆａｒ）およびルー
プ＿ｆａｒの各インディケータのアクティブ・ステータ
スを受信する。クロック＿ｎｅａｒ信号が回路パス１０
４に送られ、クロック＿ｆａｒ信号が回路パス１０６に
送られる。回路パス１０４および１０６は、スイッチ１
１３の端子Ａおよび端子Ｂにそれぞれ接続される。
【００２０】プロセッサ１１１は回路パス１０７ａ〜ｄ
および１０９ａ〜ｄからの全性能データを収集し、この
データを後で説明される方法で解析する。それに従って
、プロセッサ１１１は、同期回路１１５（例えば標準的
なＰＬＬ）を回路パス１０４または回路パス１０６のい
ずれかに接続するためのスイッチ１１３を制御する。 実際に選択される回路パスは、回路１１５が基準タイミ
ング信号として使用するのに相対的に望ましい入力ビッ
ト流から導出されたクロック信号を移送する。
および１０９ａ〜ｄからの全性能データを収集し、この
データを後で説明される方法で解析する。それに従って
、プロセッサ１１１は、同期回路１１５（例えば標準的
なＰＬＬ）を回路パス１０４または回路パス１０６のい
ずれかに接続するためのスイッチ１１３を制御する。 実際に選択される回路パスは、回路１１５が基準タイミ
ング信号として使用するのに相対的に望ましい入力ビッ
ト流から導出されたクロック信号を移送する。
【００２１】この目的のため、プロセッサ１１１は、リ
ンク１４および１６上のビット流の相対的信号品質を判
定する。この判定は、プロセッサ１１１にプログラムさ
れた２部のプロセスによって実行される。第１部は、２
つのビット流が標準状態であるかどうか判定する。第２
部は、すでに判定されたビット流の状態に基づいて、ク
ロック＿ｎｅａｒ信号またはクロック＿ｆａｒ信号のい
ずれかを基準タイミング信号として選択する。特に、第
１部は、近端リンク１４および遠端リンク１６に関する
性能インディケータ・ステータスをそれぞれ周期的に解
析する２つの同一のルーチンを必要とする。これら２つ
の同一のルーチンは図２の状態図で説明される。
ンク１４および１６上のビット流の相対的信号品質を判
定する。この判定は、プロセッサ１１１にプログラムさ
れた２部のプロセスによって実行される。第１部は、２
つのビット流が標準状態であるかどうか判定する。第２
部は、すでに判定されたビット流の状態に基づいて、ク
ロック＿ｎｅａｒ信号またはクロック＿ｆａｒ信号のい
ずれかを基準タイミング信号として選択する。特に、第
１部は、近端リンク１４および遠端リンク１６に関する
性能インディケータ・ステータスをそれぞれ周期的に解
析する２つの同一のルーチンを必要とする。これら２つ
の同一のルーチンは図２の状態図で説明される。
【００２２】図２の状態図を十分理解するためには、４
個の条件変数すなわち注意＿ｎｅａｒ、注意＿ｆａｒ、
フラグ＿ｎｅａｒおよびフラグ＿ｆａｒを定義する必要
がある。注意＿ｎｅａｒ（＿ｆａｒ）は、インディケー
タ、すなわち、ＬＯＳ＿ｎｅａｒ（＿ｆａｒ）、警告＿
ｎｅａｒ（＿ｆａｒ）、ＡＩＳ＿ｎｅａｒ（＿ｆａｒ）
またはループ＿ｎｅａｒ（＿ｆａｒ）のうちのいずれか
１つがアクティブの場合に、プロセッサ１１１によって
セットされ、それ以外の場合はオフになる。フラグ＿ｎ
ｅａｒ（＿ｆａｒ）は、注意＿ｎｅａｒ（＿ｆａｒ）が
オフ状態からオン状態に遷移するときにプロセッサ１１
１によってセットされる。
個の条件変数すなわち注意＿ｎｅａｒ、注意＿ｆａｒ、
フラグ＿ｎｅａｒおよびフラグ＿ｆａｒを定義する必要
がある。注意＿ｎｅａｒ（＿ｆａｒ）は、インディケー
タ、すなわち、ＬＯＳ＿ｎｅａｒ（＿ｆａｒ）、警告＿
ｎｅａｒ（＿ｆａｒ）、ＡＩＳ＿ｎｅａｒ（＿ｆａｒ）
またはループ＿ｎｅａｒ（＿ｆａｒ）のうちのいずれか
１つがアクティブの場合に、プロセッサ１１１によって
セットされ、それ以外の場合はオフになる。フラグ＿ｎ
ｅａｒ（＿ｆａｒ）は、注意＿ｎｅａｒ（＿ｆａｒ）が
オフ状態からオン状態に遷移するときにプロセッサ１１
１によってセットされる。
【００２３】図２を参照すると、状態図は８状態からな
る。状態２００は「標準＿ｎｅａｒ（＿ｆａｒ）」状態
であって、この場合は近端（遠端）リンク上のビット流
は標準状態にあると断言できる。プロセッサ１１１が状
態２００からルーチンを開始するとしても一般性を失わ
ない。プロセッサ１１１は前記の条件変数のステータス
を周期的にチェックし、それに従ってそれらのステータ
スに反応する。（例、本実施例でこれらのステータスが
チェックを受ける周期は０．５１２秒である。）
る。状態２００は「標準＿ｎｅａｒ（＿ｆａｒ）」状態
であって、この場合は近端（遠端）リンク上のビット流
は標準状態にあると断言できる。プロセッサ１１１が状
態２００からルーチンを開始するとしても一般性を失わ
ない。プロセッサ１１１は前記の条件変数のステータス
を周期的にチェックし、それに従ってそれらのステータ
スに反応する。（例、本実施例でこれらのステータスが
チェックを受ける周期は０．５１２秒である。）
【００
２４】ステータスをチェックした後、注意＿ｎｅａｒ（
＿ｆａｒ）およびフラグ＿ｎｅａｒ（＿ｆａｒ）が両方
ともオフの場合、プロセッサ１１１はルーチンを状態２
００にとどめる。その他の場合（すなわち、注意＿ｎｅ
ａｒ（＿ｆａｒ）またはフラグ＿ｎｅａｒ（＿ｆａｒ）
のいずれかがオンの場合）、ルーチンは状態２０１に進
められる。ルーチンが状態２０１に到達すると、プロセ
ッサ１１１は、フラグ＿ｎｅａｒ（＿ｆａｒ）がオフで
ない場合にはそれをただちにクリアする。
２４】ステータスをチェックした後、注意＿ｎｅａｒ（
＿ｆａｒ）およびフラグ＿ｎｅａｒ（＿ｆａｒ）が両方
ともオフの場合、プロセッサ１１１はルーチンを状態２
００にとどめる。その他の場合（すなわち、注意＿ｎｅ
ａｒ（＿ｆａｒ）またはフラグ＿ｎｅａｒ（＿ｆａｒ）
のいずれかがオンの場合）、ルーチンは状態２０１に進
められる。ルーチンが状態２０１に到達すると、プロセ
ッサ１１１は、フラグ＿ｎｅａｒ（＿ｆａｒ）がオフで
ない場合にはそれをただちにクリアする。
【００２５】ステータス・チェックによってフラグ＿ｎ
ｅａｒ（＿ｆａｒ）がオフであることが示された場合、
ルーチンは状態２０１を出て状態２０２に向かう。他方
、ステータス・チェックによってフラグ＿ｎｅａｒ（＿
ｆａｒ）がオンであることが示される場合は常にルーチ
ンは状態２０１に復帰し続ける。後者は、ルーチンが状
態２０１に再び入った直後に必ずフラグ＿ｎｅａｒ（＿
ｆａｒ）がクリアされるにもかかわらず、各ステータス
・チェックの前に、注意＿ｎｅａｒ（＿ｆａｒ）がオフ
状態からオン状態に変化した場合にのみ可能である。
ｅａｒ（＿ｆａｒ）がオフであることが示された場合、
ルーチンは状態２０１を出て状態２０２に向かう。他方
、ステータス・チェックによってフラグ＿ｎｅａｒ（＿
ｆａｒ）がオンであることが示される場合は常にルーチ
ンは状態２０１に復帰し続ける。後者は、ルーチンが状
態２０１に再び入った直後に必ずフラグ＿ｎｅａｒ（＿
ｆａｒ）がクリアされるにもかかわらず、各ステータス
・チェックの前に、注意＿ｎｅａｒ（＿ｆａｒ）がオフ
状態からオン状態に変化した場合にのみ可能である。
【００２６】状態２０２では、プロセッサ１１１は周期
的にフラグ＿ｎｅａｒ（＿ｆａｒ）のステータスをチェ
ックする。フラグ＿ｎｅａｒ（＿ｆａｒ）がオンの場合
、ルーチンは前記の状態２０１に復帰する。そうでない
場合、ルーチンは次の状態２０３に進められる。ルーチ
ンは、状態２０２の場合と同様にして、状態２０３、２
０４および２０５を移動する。すなわち、これらの状態
のうちの１つにおいて、フラグ＿ｎｅａｒ（＿ｆａｒ）
がオンの場合はルーチンは状態２０１に復帰し、そうで
ない場合は次の状態に進む。
的にフラグ＿ｎｅａｒ（＿ｆａｒ）のステータスをチェ
ックする。フラグ＿ｎｅａｒ（＿ｆａｒ）がオンの場合
、ルーチンは前記の状態２０１に復帰する。そうでない
場合、ルーチンは次の状態２０３に進められる。ルーチ
ンは、状態２０２の場合と同様にして、状態２０３、２
０４および２０５を移動する。すなわち、これらの状態
のうちの１つにおいて、フラグ＿ｎｅａｒ（＿ｆａｒ）
がオンの場合はルーチンは状態２０１に復帰し、そうで
ない場合は次の状態に進む。
【００２７】設計上、状態２０２、２０３、２０４およ
び２０５は、標準＿ｎｅａｒ（＿ｆａｒ）状態（状態２
００）に再び入る間にルーチンに遅延を与える。この遅
延は、標準＿ｎｅａｒ（＿ｆａｒ）状態からそれ自身へ
の１往復が少なくとも２．５秒間（前記の警告＿ｎｅａ
ｒ（＿ｆａｒ）およびＡＩＳ＿ｎｅａｒ（＿ｆａｒ）イ
ンディケータのうちの１つがアクティブになるために要
する最小モニタ時間）であることを保証するために組み
込まれている。このため、不要なスイッチング（上記の
遅延がない場合にスイッチ１１３（図１）が受ける）の
大部分が回避される。
び２０５は、標準＿ｎｅａｒ（＿ｆａｒ）状態（状態２
００）に再び入る間にルーチンに遅延を与える。この遅
延は、標準＿ｎｅａｒ（＿ｆａｒ）状態からそれ自身へ
の１往復が少なくとも２．５秒間（前記の警告＿ｎｅａ
ｒ（＿ｆａｒ）およびＡＩＳ＿ｎｅａｒ（＿ｆａｒ）イ
ンディケータのうちの１つがアクティブになるために要
する最小モニタ時間）であることを保証するために組み
込まれている。このため、不要なスイッチング（上記の
遅延がない場合にスイッチ１１３（図１）が受ける）の
大部分が回避される。
【００２８】状態２０６では、プロセッサ１１１は周期
的に注意＿ｎｅａｒ（＿ｆａｒ）およびフラグ＿ｎｅａ
ｒ（＿ｆａｒ）のステータスをチェックする。フラグ＿
ｎｅａｒ（＿ｆａｒ）がオンの場合、プロセッサ１１１
は、ルーチンを状態２０１に復帰させる。そうでない場
合、フラグ＿ｎｅａｒ（＿ｆａｒ）がオフで注意＿ｎｅ
ａｒ（＿ｆａｒ）がオンならば、ルーチンは状態２０６
にとどめられる。注意＿ｎｅａｒ（＿ｆａｒ）およびフ
ラグ＿ｎｅａｒ（＿ｆａｒ）が両方ともオフの場合にの
み、ルーチンは状態２０７に進められる。
的に注意＿ｎｅａｒ（＿ｆａｒ）およびフラグ＿ｎｅａ
ｒ（＿ｆａｒ）のステータスをチェックする。フラグ＿
ｎｅａｒ（＿ｆａｒ）がオンの場合、プロセッサ１１１
は、ルーチンを状態２０１に復帰させる。そうでない場
合、フラグ＿ｎｅａｒ（＿ｆａｒ）がオフで注意＿ｎｅ
ａｒ（＿ｆａｒ）がオンならば、ルーチンは状態２０６
にとどめられる。注意＿ｎｅａｒ（＿ｆａｒ）およびフ
ラグ＿ｎｅａｒ（＿ｆａｒ）が両方ともオフの場合にの
み、ルーチンは状態２０７に進められる。
【００２９】状態２０７では、ルーチンは、フラグ＿ｎ
ｅａｒ（＿ｆａｒ）がオンの場合に状態２０１に復帰し
、注意＿ｎｅａｒ（＿ｆａｒ）がオンでフラグ＿ｎｅａ
ｒ（＿ｆａｒ）がオフの場合に状態２０６に復帰するよ
うにプログラムされている。フラグ＿ｎｅａｒ（＿ｆａ
ｒ）および注意＿ｎｅａｒ（＿ｆａｒ）が両方ともオフ
の場合にのみルーチンは状態２００（標準＿ｎｅａｒ（
＿ｆａｒ）状態）に再び入る。
ｅａｒ（＿ｆａｒ）がオンの場合に状態２０１に復帰し
、注意＿ｎｅａｒ（＿ｆａｒ）がオンでフラグ＿ｎｅａ
ｒ（＿ｆａｒ）がオフの場合に状態２０６に復帰するよ
うにプログラムされている。フラグ＿ｎｅａｒ（＿ｆａ
ｒ）および注意＿ｎｅａｒ（＿ｆａｒ）が両方ともオフ
の場合にのみルーチンは状態２００（標準＿ｎｅａｒ（
＿ｆａｒ）状態）に再び入る。
【００３０】クロック＿ｎｅａｒ信号またはクロック＿
ｆａｒ信号のいずれかを基準タイミング信号として選択
する前記の２部構成プロセスの第２部を理解するため、
もう１種の条件変数すなわちＯＫ＿ｎｅａｒおよびＯＫ
＿ｆａｒがここで導入される。プロセッサ１１１によっ
て、ＯＫ＿ｎｅａｒ（＿ｆａｒ）は、近端（遠端）リン
ク上のビット流が標準状態である場合に正にセットされ
、そうでない場合に負にセットされる。
ｆａｒ信号のいずれかを基準タイミング信号として選択
する前記の２部構成プロセスの第２部を理解するため、
もう１種の条件変数すなわちＯＫ＿ｎｅａｒおよびＯＫ
＿ｆａｒがここで導入される。プロセッサ１１１によっ
て、ＯＫ＿ｎｅａｒ（＿ｆａｒ）は、近端（遠端）リン
ク上のビット流が標準状態である場合に正にセットされ
、そうでない場合に負にセットされる。
【００３１】換言すれば、ＯＫ＿ｎｅａｒ（＿ｆａｒ）
は、次の条件が満たされる間にのみ正にセットされ、そ
のまま保持される。［図２のルーチンが標準＿ｎｅａｒ
（＿ｆａｒ）状態にある］かつ［フラグ＿ｎｅａｒ（＿
ｆａｒ）が連続してオフである］＝真、
（１）ただし、演算子「か
つ」は論理演算子である。
は、次の条件が満たされる間にのみ正にセットされ、そ
のまま保持される。［図２のルーチンが標準＿ｎｅａｒ
（＿ｆａｒ）状態にある］かつ［フラグ＿ｎｅａｒ（＿
ｆａｒ）が連続してオフである］＝真、
（１）ただし、演算子「か
つ」は論理演算子である。
【００３２】表１は、基準タイミング選択テーブルであ
る。例えば、プロセッサ１１１は前記の２部構成プロセ
スの第２部を表１に基づいたテーブル基準によって実行
する。表１には、ＯＫ＿ｎｅａｒ（＿ｆａｒ）、ＡＩＳ
＿ｎｅａｒ（＿ｆａｒ）、警告＿ｎｅａｒ（＿ｆａｒ）
、ループ＿ｎｅａｒ（＿ｆａｒ）およびＬＯＳ＿ｎｅａ
ｒ（＿ｆａｒ）インディケータによって特徴づけられる
状況をそれぞれ表す１１個の列がある。
る。例えば、プロセッサ１１１は前記の２部構成プロセ
スの第２部を表１に基づいたテーブル基準によって実行
する。表１には、ＯＫ＿ｎｅａｒ（＿ｆａｒ）、ＡＩＳ
＿ｎｅａｒ（＿ｆａｒ）、警告＿ｎｅａｒ（＿ｆａｒ）
、ループ＿ｎｅａｒ（＿ｆａｒ）およびＬＯＳ＿ｎｅａ
ｒ（＿ｆａｒ）インディケータによって特徴づけられる
状況をそれぞれ表す１１個の列がある。
【００３３】
【００３４】各状況において、プロセッサ１１１は、ス
イッチ１１３を制御して、表に従ってクロック＿ｎｅａ
ｒまたはクロック＿ｆａｒのうちのいずれかを基準タイ
ミング信号として選択する。表１の各インディケータお
よび条件変数のステータスは「＋」または「−」（すな
わち、性能インディケータＡＩＳ＿ｎｅａｒ（＿ｆａｒ
）、警告＿ｎｅａｒ（＿ｆａｒ）、ループ＿ｎｅａｒ（
＿ｆａｒ）およびＬＯＳ＿ｎｅａｒ（＿ｆａｒ）の説明
で正または負、あるいはアクティブまたはイナクティブ
と言っていたもの）である。「Ｘ」と示されているステ
ータスでは、基準タイミング信号の選択はそのステータ
スとは独立であることを意味する。換言すれば、「Ｘ」
は、そのステータスが「＋」であるか「−」であるかに
は関知しないことを示す。
イッチ１１３を制御して、表に従ってクロック＿ｎｅａ
ｒまたはクロック＿ｆａｒのうちのいずれかを基準タイ
ミング信号として選択する。表１の各インディケータお
よび条件変数のステータスは「＋」または「−」（すな
わち、性能インディケータＡＩＳ＿ｎｅａｒ（＿ｆａｒ
）、警告＿ｎｅａｒ（＿ｆａｒ）、ループ＿ｎｅａｒ（
＿ｆａｒ）およびＬＯＳ＿ｎｅａｒ（＿ｆａｒ）の説明
で正または負、あるいはアクティブまたはイナクティブ
と言っていたもの）である。「Ｘ」と示されているステ
ータスでは、基準タイミング信号の選択はそのステータ
スとは独立であることを意味する。換言すれば、「Ｘ」
は、そのステータスが「＋」であるか「−」であるかに
は関知しないことを示す。
【００３５】条件（１）が満たされる結果としてＯＫ＿
ｆａｒおよびＯＫ＿ｎｅａｒがそれぞれ正になるという
状況が、第１０行および第１１行にそれぞれ示されてい
る。第１０行では、ＯＫ＿ｆａｒが正（＋）でＯＫ＿ｎ
ｅａｒが負（−）であり（すなわち、遠端リンク１６上
のビット流は標準状態であるが近端リンク１４上のビッ
ト流はそうではない）、遠端リンク１６上のビット流に
対応するクロック＿ｆａｒ信号が選択される。本実施例
では、近端リンク１４および遠端リンク１６上のビット
流に関する全状態が等しい場合は、近端リンク１４に対
応するクロック＿ｎｅａｒ信号がデフォルトで選択され
る。このため、第１１行では、ＯＫ＿ｎｅａｒが正（＋
）であるため、ＯＫ＿ｆａｒのステータスが正（＋）で
あってもそれにかかわらずクロック＿ｎｅａｒ信号が選
択される。
ｆａｒおよびＯＫ＿ｎｅａｒがそれぞれ正になるという
状況が、第１０行および第１１行にそれぞれ示されてい
る。第１０行では、ＯＫ＿ｆａｒが正（＋）でＯＫ＿ｎ
ｅａｒが負（−）であり（すなわち、遠端リンク１６上
のビット流は標準状態であるが近端リンク１４上のビッ
ト流はそうではない）、遠端リンク１６上のビット流に
対応するクロック＿ｆａｒ信号が選択される。本実施例
では、近端リンク１４および遠端リンク１６上のビット
流に関する全状態が等しい場合は、近端リンク１４に対
応するクロック＿ｎｅａｒ信号がデフォルトで選択され
る。このため、第１１行では、ＯＫ＿ｎｅａｒが正（＋
）であるため、ＯＫ＿ｆａｒのステータスが正（＋）で
あってもそれにかかわらずクロック＿ｎｅａｒ信号が選
択される。
【００３６】ＯＫ＿ｎｅａｒおよびＯＫ＿ｆａｒが両方
とも負（−）であるような状況も可能であるため、その
ような状況での選択の問題を解決するするために第１〜
９行が包含される。この解決法は、第１〜９行に構成さ
れているとおり、与えられた性能インディケータ・ステ
ータスのセットに対して、同期回路１１５の基準タイミ
ング安定性を可能な限り最良にするものである。
とも負（−）であるような状況も可能であるため、その
ような状況での選択の問題を解決するするために第１〜
９行が包含される。この解決法は、第１〜９行に構成さ
れているとおり、与えられた性能インディケータ・ステ
ータスのセットに対して、同期回路１１５の基準タイミ
ング安定性を可能な限り最良にするものである。
【００３７】ここでとられている方法は、各性能インデ
ィケータを検査し、それがアクティブである場合に、基
準タイミング安定性に対するその相対的悪影響を評価す
ることである。本例では、その順序（各性能インディケ
ータに関して悪影響の大きいものから小さいものへと順
序づける）は、ＬＯＳ＿ｎｅａｒ（＿ｆａｒ）、ループ
＿ｎｅａｒ（＿ｆａｒ）、警告＿ｎｅａｒ（＿ｆａｒ）
、ＡＩＳ＿ｎｅａｒ（＿ｆａｒ）である。
ィケータを検査し、それがアクティブである場合に、基
準タイミング安定性に対するその相対的悪影響を評価す
ることである。本例では、その順序（各性能インディケ
ータに関して悪影響の大きいものから小さいものへと順
序づける）は、ＬＯＳ＿ｎｅａｒ（＿ｆａｒ）、ループ
＿ｎｅａｒ（＿ｆａｒ）、警告＿ｎｅａｒ（＿ｆａｒ）
、ＡＩＳ＿ｎｅａｒ（＿ｆａｒ）である。
【００３８】このため、例えば、第５行では、警告＿ｆ
ａｒインディケータがアクティブであるため、ＬＯＳ＿
ｎｅａｒおよびループ＿ｎｅａｒの両方のインディケー
タがイナクティブ（−）である場合に限りクロック＿ｎ
ｅａｒ信号が選択される。前記の順序は第１〜４行およ
び第６〜９行の構成にも組み込まれており、その詳細は
表１に完全に示されているので、これ以上説明の必要は
ない。
ａｒインディケータがアクティブであるため、ＬＯＳ＿
ｎｅａｒおよびループ＿ｎｅａｒの両方のインディケー
タがイナクティブ（−）である場合に限りクロック＿ｎ
ｅａｒ信号が選択される。前記の順序は第１〜４行およ
び第６〜９行の構成にも組み込まれており、その詳細は
表１に完全に示されているので、これ以上説明の必要は
ない。
【００３９】図１に戻ると、プロセッサ１１１の制御下
で、スイッチ１１３は、その端子Ａを接続することによ
ってクロック＿ｎｅａｒ信号を同期回路１１５に中継し
、または、その端子Ｂを接続することによってクロック
＿ｆａｒ信号を回路１１５に中継する。中継されたクロ
ック信号は、基準タイミング信号として同期回路１１５
に送られる。同期回路１１５では、１９３による除算回
路１１７が、基準タイミング信号の周波数の１９３分の
１の周波数を有する同期信号を発生する。回路１１７は
、チップ（例えば、ＡＴ＆Ｔ製造のループ・ディバイダ
４１ＫＷ（ＬｏｏｐＤｉｖｉｄｅｒ ４１ＫＷ）という
型のチップ）上で実現可能である。
で、スイッチ１１３は、その端子Ａを接続することによ
ってクロック＿ｎｅａｒ信号を同期回路１１５に中継し
、または、その端子Ｂを接続することによってクロック
＿ｆａｒ信号を回路１１５に中継する。中継されたクロ
ック信号は、基準タイミング信号として同期回路１１５
に送られる。同期回路１１５では、１９３による除算回
路１１７が、基準タイミング信号の周波数の１９３分の
１の周波数を有する同期信号を発生する。回路１１７は
、チップ（例えば、ＡＴ＆Ｔ製造のループ・ディバイダ
４１ＫＷ（ＬｏｏｐＤｉｖｉｄｅｒ ４１ＫＷ）という
型のチップ）上で実現可能である。
【００４０】基準タイミング信号の周波数は、クロック
＿ｎｅａｒ信号およびクロック＿ｆａｒ信号のいずれも
、１．５４４ＭＨｚであるため、同期信号は１．５４４
ＭＨｚ／１９３＝８ｋＨｚとなる。この同期信号は位相
コンパレータ１１９に送られ、局所クロック１２０をそ
の信号に同期させる。この目的のため、局所クロック１
２０からの局所クロック信号もまた位相コンパレータ１
１９に加えられる。
＿ｎｅａｒ信号およびクロック＿ｆａｒ信号のいずれも
、１．５４４ＭＨｚであるため、同期信号は１．５４４
ＭＨｚ／１９３＝８ｋＨｚとなる。この同期信号は位相
コンパレータ１１９に送られ、局所クロック１２０をそ
の信号に同期させる。この目的のため、局所クロック１
２０からの局所クロック信号もまた位相コンパレータ１
１９に加えられる。
【００４１】従来の方法で、位相コンパレータ１１９は
同期信号と局所クロック信号の位相差を決定する。位相
コンパレータ１１９は、この位相差を、局所クロック１
２０を同期させるために局所クロック１２０内にある電
圧制御発振器１２１を調節するための適当な電圧に変換
する。発振器１２１は、本実施例では、公称周波数１６
．３８４ＭＨｚの信号を発生する。
同期信号と局所クロック信号の位相差を決定する。位相
コンパレータ１１９は、この位相差を、局所クロック１
２０を同期させるために局所クロック１２０内にある電
圧制御発振器１２１を調節するための適当な電圧に変換
する。発振器１２１は、本実施例では、公称周波数１６
．３８４ＭＨｚの信号を発生する。
【００４２】スイッチ１１３による端子Ａから端子Ｂへ
の、またはその逆のスイッチングが、基準タイミング信
号を同期回路１１５に中継するのに十分高速でない場合
、発振器１２１はスイッチング時間中は自走することに
なる。従って、本発明によれば、スイッチ１１３は、発
振器１２１を自走させるほど長い時間にわたって同期回
路１１５に基準タイミング信号が送られないことのない
ような速度で動作する。
の、またはその逆のスイッチングが、基準タイミング信
号を同期回路１１５に中継するのに十分高速でない場合
、発振器１２１はスイッチング時間中は自走することに
なる。従って、本発明によれば、スイッチ１１３は、発
振器１２１を自走させるほど長い時間にわたって同期回
路１１５に基準タイミング信号が送られないことのない
ような速度で動作する。
【００４３】発振器１２１で発生された信号はカウンタ
１２３に送られる。カウンタ１２３は、直列の、１１個
の２による除算回路１２３ａ〜ｋからなる。これらの２
による除算回路はそれぞれ、出力信号の周波数が入力信
号の半分になるように入力信号から出力信号を導出する
。所望されるシステム・クロック信号は２による除算回
路１２３ａの出力から得られ、その周波数は１６．３８
４ＭＨｚ／２＝８．１９２ＭＨｚである。さらに、前記
の局所クロック信号は２による除算回路１２３ｋの出力
から得られ、その周波数は１６．３８４ＭＨｚ／２１１
＝８ｋＨｚである。
１２３に送られる。カウンタ１２３は、直列の、１１個
の２による除算回路１２３ａ〜ｋからなる。これらの２
による除算回路はそれぞれ、出力信号の周波数が入力信
号の半分になるように入力信号から出力信号を導出する
。所望されるシステム・クロック信号は２による除算回
路１２３ａの出力から得られ、その周波数は１６．３８
４ＭＨｚ／２＝８．１９２ＭＨｚである。さらに、前記
の局所クロック信号は２による除算回路１２３ｋの出力
から得られ、その周波数は１６．３８４ＭＨｚ／２１１
＝８ｋＨｚである。
【００４４】以上で説明された装置はさまざまな個別の
電子構成ブロックおよび素子の形式で実現されたが、本
発明は、それらの構成ブロックおよび素子の一部または
全部の機能が、例えば、１個以上の適切にプログラムさ
れたプロセッサであるような装置で実現されることも同
様に可能である。
電子構成ブロックおよび素子の形式で実現されたが、本
発明は、それらの構成ブロックおよび素子の一部または
全部の機能が、例えば、１個以上の適切にプログラムさ
れたプロセッサであるような装置で実現されることも同
様に可能である。
【００４５】
【発明の効果】以上述べたごとく、本発明によれば、伝
送システムのノードにおいて、高価な高精度水晶発振器
やディジタル制御発振器を必要とすることなく、正確で
安定な同期が実現される。また、本発明の装置の設計は
、従来の装置に比べて非常に単純である。
送システムのノードにおいて、高価な高精度水晶発振器
やディジタル制御発振器を必要とすることなく、正確で
安定な同期が実現される。また、本発明の装置の設計は
、従来の装置に比べて非常に単純である。
【図１】伝送システム・ノードにおける同期をとるため
の本発明の原理を実現する装置のブロック図である。
の本発明の原理を実現する装置のブロック図である。
【図２】図１の装置において、複数のタイミング信号が
導出される入力ビット流の信号状態を判定するためのプ
ロセスを説明する状態図である。
導出される入力ビット流の信号状態を判定するためのプ
ロセスを説明する状態図である。
１０ 利用者構内装置
１１ 利用者構内
１４ 近端リンク
１６ 遠端リンク
１０１ タイミング回路
１０３ 回線インタフェース回路
１１１ プロセッサ
１１３ スイッチ
１１５ 同期回路
１１７ １９３による除算回路
１１９ 位相コンパレータ
１２０ 局所クロック
１２１ 電圧制御発振器
１２３ カウンタ
Claims (8)
- 【請求項１】 伝送システムのノードにおいて、制御
可能局所クロックからなる同期回路とともに使用される
、複数のタイミング信号のうちの１つを選択する装置に
おいて、前記複数のタイミング信号が導出される各入力
ビット流の相対的信号品質に基づいて、前記複数のタイ
ミング信号のうちの１つを選択する手段と、前記選択さ
れたタイミング信号を前記同期回路に中継するためにス
イッチングする手段とからなり、前記スイッチング手段
が、前記同期回路内の局所クロックが自走しないような
速度でスイッチングすることを特徴とする同期装置。 - 【請求項２】 前記選択されたタイミング信号が、前
記同期回路によって基準タイミング信号として使用され
ることを特徴とする請求項１の装置。 - 【請求項３】 前記伝送システムが、前記ノードに接
続された複数の伝送リンクを含み、前記複数の伝送リン
クがそれぞれ前記入力ビット流うちの相異なるものを移
送することを特徴とする請求項１の装置。 - 【請求項４】 前記複数の伝送リンクが、それぞれデ
ィジタルシステム１（ＤＳ１）リンクであることを特徴
とする請求項３の装置。 - 【請求項５】 前記選択手段が、前記複数の伝送リン
クのうちの少なくとも１つにおける信号の損失のインデ
ィケータに応じて、前記相対的信号品質を決定する手段
を含むことを特徴とする請求項３の装置。 - 【請求項６】 前記選択手段が、少なくとも、前記複
数の伝送リンクのうちの少なくとも１つに付随する警告
指示信号（ＡＩＳ）に応じて、前記相対的信号品質を決
定する手段を含むことを特徴とする請求項３の装置。 - 【請求項７】 前記選択手段が、前記複数の伝送リン
クのうちの少なくとも１つに付随する警告に応じて、前
記相対的信号品質を決定する手段を含むことを特徴とす
る請求項３の装置。 - 【請求項８】 前記選択手段が、前記複数の伝送リン
クのうちの少なくとも１つに付随するループ信号に応じ
て、前記相対的信号品質を決定する手段を含むことを特
徴とする請求項３の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/620,872 US5136617A (en) | 1990-12-03 | 1990-12-03 | Switching technique for attaining synchronization |
| US620872 | 1990-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274633A true JPH04274633A (ja) | 1992-09-30 |
| JP2665095B2 JP2665095B2 (ja) | 1997-10-22 |
Family
ID=24487765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321443A Expired - Fee Related JP2665095B2 (ja) | 1990-12-03 | 1991-11-11 | 同期装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5136617A (ja) |
| JP (1) | JP2665095B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014414A (en) * | 1996-10-29 | 2000-01-11 | Fujitsu Limited | Synchronization-message-based active reference switching unit |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3168610B2 (ja) * | 1991-06-27 | 2001-05-21 | 日本電気株式会社 | 受信機 |
| US5373537A (en) * | 1991-09-02 | 1994-12-13 | Siemens Aktiengesellschaft | Method and apparatus for the synchronization of a clock means of a telecommunication switching system |
| US5473596A (en) * | 1993-12-09 | 1995-12-05 | At&T Corp. | Method and system for monitoring telecommunication network element alarms |
| US5541961A (en) * | 1994-08-15 | 1996-07-30 | At&T Corp. | Digitally controlled high resolution hybrid phase synthesizer |
| KR0177731B1 (ko) * | 1994-09-15 | 1999-05-15 | 정장호 | 망동기용 디지탈 위상동기루프 제어방법 |
| JP3420898B2 (ja) | 1996-10-04 | 2003-06-30 | 富士通株式会社 | シンクロナイゼーションメッセージ受信処理装置 |
| JPH1127769A (ja) * | 1997-07-04 | 1999-01-29 | Nec Corp | 電子交換機 |
| IE970664A1 (en) * | 1997-09-09 | 1999-03-10 | Lake Electronic Tech | A synchronising circuit for a PBX for synchronising a PCM clock signal with basic rate ISDN network signals |
| US6754171B1 (en) * | 2000-05-18 | 2004-06-22 | Enterasys Networks, Inc. | Method and system for distributed clock failure protection in a packet switched network |
| US6956873B2 (en) * | 2001-05-21 | 2005-10-18 | General Instrument Corporation | Arrangement for deriving a local clock in a packet cable telephony modem |
| US6973600B2 (en) * | 2002-02-01 | 2005-12-06 | Adc Dsl Systems, Inc. | Bit error rate tester |
| US10216523B2 (en) | 2015-07-17 | 2019-02-26 | General Electric Company | Systems and methods for implementing control logic |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137936A (ja) * | 1985-12-02 | 1987-06-20 | エイ・ティ・アンド・ティ・コーポレーション | クロツク回路の同期装置 |
| JPH01151840A (ja) * | 1987-12-09 | 1989-06-14 | Hitachi Ltd | ディジタル加入者線同期方式 |
| JPH01151804A (ja) * | 1987-12-09 | 1989-06-14 | Fujitsu Ltd | 半導体チップの実装構造 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4305045A (en) * | 1979-11-14 | 1981-12-08 | Bell Telephone Laboratories, Incorporated | Phase locked loop clock synchronizing circuit with programmable controller |
| US4651103A (en) * | 1985-12-30 | 1987-03-17 | At&T Company | Phase adjustment system |
| US4736393A (en) * | 1986-04-16 | 1988-04-05 | American Telephone And Telegraph Co., At&T Information Systems, Inc. | Distributed timing control for a distributed digital communication system |
| US4980899A (en) * | 1988-06-21 | 1990-12-25 | Siemens Ag | Method and apparatus for synchronization of a clock signal generator particularly useful in a digital telecommunications exchange |
| US4926447A (en) * | 1988-11-18 | 1990-05-15 | Hewlett-Packard Company | Phase locked loop for clock extraction in gigabit rate data communication links |
| US4972442A (en) * | 1989-04-27 | 1990-11-20 | Northern Telecom Limited | Phase-locked loop clock |
-
1990
- 1990-12-03 US US07/620,872 patent/US5136617A/en not_active Expired - Lifetime
-
1991
- 1991-11-11 JP JP3321443A patent/JP2665095B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137936A (ja) * | 1985-12-02 | 1987-06-20 | エイ・ティ・アンド・ティ・コーポレーション | クロツク回路の同期装置 |
| JPH01151840A (ja) * | 1987-12-09 | 1989-06-14 | Hitachi Ltd | ディジタル加入者線同期方式 |
| JPH01151804A (ja) * | 1987-12-09 | 1989-06-14 | Fujitsu Ltd | 半導体チップの実装構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014414A (en) * | 1996-10-29 | 2000-01-11 | Fujitsu Limited | Synchronization-message-based active reference switching unit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5136617A (en) | 1992-08-04 |
| JP2665095B2 (ja) | 1997-10-22 |
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