JPH0446429A - 位相同期発振装置 - Google Patents
位相同期発振装置Info
- Publication number
- JPH0446429A JPH0446429A JP2156416A JP15641690A JPH0446429A JP H0446429 A JPH0446429 A JP H0446429A JP 2156416 A JP2156416 A JP 2156416A JP 15641690 A JP15641690 A JP 15641690A JP H0446429 A JPH0446429 A JP H0446429A
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- Japan
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- phase
- circuit
- signal
- delay
- oscillator
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、伝送路を経由した回線から抽出したクロック
信号に位相同期した信号を発生する位相同期発振装置の
二重化構成方式に関する。
信号に位相同期した信号を発生する位相同期発振装置の
二重化構成方式に関する。
本発明は、現用待機用に二重化構成された位相同期発振
装置において、 位相比較前の基準タイミング信号を遅延させて出力信号
の位相を調整することにより、簡単な構成で現用装置と
待機装置との切替えを実現することができるようにした
ものである。
装置において、 位相比較前の基準タイミング信号を遅延させて出力信号
の位相を調整することにより、簡単な構成で現用装置と
待機装置との切替えを実現することができるようにした
ものである。
口従来の技術〕
従来例の回路構成を第２図に示す。第２図に示すように
、上下対称な２つの位相同期発振装置１００および２０
０が互いに交絡を持つように構成されている。次に、位
相同期発振装置１００を現用装置とし、位相同期発振装
置２００を待機装置として動作の説明を行う。回線から
抽出されたクロック信号ｇは分周回路１旧および２０１
で所定の周波数に分周され時定数が長くかつ安定度が著
しく高い位相同期発振回路１０２および２０２に入力さ
れる。位相同期発振回路１０２および２０２は回線上の
ジッタおよびワンダ成分を除去して回線クロックに位相
同期したクロック信号を出力し、分周回路１０３および
２０３がこのクロック信号を分周して“位相同期発振回
路１０４および２０４の位相比較用の基準信号りおよび
ｉを出力する。分周回路１０３と分周回路２０３とは交
絡を持ち、タイミング信号ｊおよびｋにより現用側回路
に待機側回路が追従して同期するようになっている。さ
らに、基準信号りおよびｉも交絡を持っているが、これ
は本発明とは直接関係なく位相同期発振回路１０４およ
び２０４が現用側の基準信号を選択可能とすることで故
障に対する信頼度を高めるための交絡である。位相同期
発振回路１０４および２０４に入力される基準信号りお
よびｉは安定度の高い信号になっているので、位相同期
発振回路１０４および２０４の基準信号に対する追従性
が著しく高く設計されている。したがって位相同期発振
回路１０４および２０４の出力であるクロック信号！お
よび○は位相差がほとんどなく同期している状態になる
。分周回路１０５および２０５はタイミング信号ｐおよ
びｑによって現用側に待機側が同期するようにして位相
差のほとんどない信号ｍおよびｎを出力している。
、上下対称な２つの位相同期発振装置１００および２０
０が互いに交絡を持つように構成されている。次に、位
相同期発振装置１００を現用装置とし、位相同期発振装
置２００を待機装置として動作の説明を行う。回線から
抽出されたクロック信号ｇは分周回路１旧および２０１
で所定の周波数に分周され時定数が長くかつ安定度が著
しく高い位相同期発振回路１０２および２０２に入力さ
れる。位相同期発振回路１０２および２０２は回線上の
ジッタおよびワンダ成分を除去して回線クロックに位相
同期したクロック信号を出力し、分周回路１０３および
２０３がこのクロック信号を分周して“位相同期発振回
路１０４および２０４の位相比較用の基準信号りおよび
ｉを出力する。分周回路１０３と分周回路２０３とは交
絡を持ち、タイミング信号ｊおよびｋにより現用側回路
に待機側回路が追従して同期するようになっている。さ
らに、基準信号りおよびｉも交絡を持っているが、これ
は本発明とは直接関係なく位相同期発振回路１０４およ
び２０４が現用側の基準信号を選択可能とすることで故
障に対する信頼度を高めるための交絡である。位相同期
発振回路１０４および２０４に入力される基準信号りお
よびｉは安定度の高い信号になっているので、位相同期
発振回路１０４および２０４の基準信号に対する追従性
が著しく高く設計されている。したがって位相同期発振
回路１０４および２０４の出力であるクロック信号！お
よび○は位相差がほとんどなく同期している状態になる
。分周回路１０５および２０５はタイミング信号ｐおよ
びｑによって現用側に待機側が同期するようにして位相
差のほとんどない信号ｍおよびｎを出力している。
このような従来の回路構成によれば、出力クロック信号
の精度を高くすることができ、かつ現用装置と待機装置
の出力信号の位相差もほとんどなくすことができるが、
位相同期発振回路１０２および２０２の安定度を高める
ために電圧制御発振器を恒温槽に密封するなどの処置が
とられ、したがってコストが高くなり、全体の構成も大
規模になって実装空間および消費電力ともに増大する欠
点がある。
の精度を高くすることができ、かつ現用装置と待機装置
の出力信号の位相差もほとんどなくすことができるが、
位相同期発振回路１０２および２０２の安定度を高める
ために電圧制御発振器を恒温槽に密封するなどの処置が
とられ、したがってコストが高くなり、全体の構成も大
規模になって実装空間および消費電力ともに増大する欠
点がある。
本発明は、このような欠点を除去するもので、構成規模
の小さい二重構成の位相同期発振装置を提供することを
目的とする。
の小さい二重構成の位相同期発振装置を提供することを
目的とする。
本発明は、到来する信号から抽出したクロック信号に位
相同期した信号を生成する位相同期発振回路を現用およ
び待機用としてそれぞれ１個づつ備えた位相同期発振装
置において、上記クロック信号を分周して基準タイミン
グ信号を生成する分周回路と、この分周回路と上記位相
同期発振回路内の位相比較回路のそれぞれとの間の経路
に挿入され、上記基準タイミング信号に調整可能な遅延
量を与える遅延回路とを備えたことを特徴とする。
相同期した信号を生成する位相同期発振回路を現用およ
び待機用としてそれぞれ１個づつ備えた位相同期発振装
置において、上記クロック信号を分周して基準タイミン
グ信号を生成する分周回路と、この分周回路と上記位相
同期発振回路内の位相比較回路のそれぞれとの間の経路
に挿入され、上記基準タイミング信号に調整可能な遅延
量を与える遅延回路とを備えたことを特徴とする。
現用待機用に二重化構成された位相同期発振装置に与え
られる基準タイミング信号を遅延させるに際し、現用装
置と待機装置との出力信号の位相が一致するように遅延
時間を調節する。これにより、現用装置と待機装置との
切替えが円滑に行える。
られる基準タイミング信号を遅延させるに際し、現用装
置と待機装置との出力信号の位相が一致するように遅延
時間を調節する。これにより、現用装置と待機装置との
切替えが円滑に行える。
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は、この実施例の構成を示すブロック構成図であ
る。
る。
この実施例は、第１図に示すように、到来する信号から
抽出したクロック信号に位相同期した信号を生成する位
相同期発振回路を現用および待機用としてそれぞれ１個
づつ備え、さらに、本発明の特徴とする手段として、上
記クロック信号を分周して基準タイミング信号を生成す
る分周回路３と、この分周回路３と上記位相同期発振回
路内の位相比較回路１２および２２のそれぞれとの間の
経路に挿入され、上記基準タイミング信号に調整可能な
遅延量を与える遅延回路１１および２１とを備える。
抽出したクロック信号に位相同期した信号を生成する位
相同期発振回路を現用および待機用としてそれぞれ１個
づつ備え、さらに、本発明の特徴とする手段として、上
記クロック信号を分周して基準タイミング信号を生成す
る分周回路３と、この分周回路３と上記位相同期発振回
路内の位相比較回路１２および２２のそれぞれとの間の
経路に挿入され、上記基準タイミング信号に調整可能な
遅延量を与える遅延回路１１および２１とを備える。
ここで、位相同期発振回路１ （２）は、位相比較回路
１２ （２２）と、ローパスフィルタ１３（２３）と、
電圧制御発振回路１４（２４）と、分周回路１５（２５
）を備える。
１２ （２２）と、ローパスフィルタ１３（２３）と、
電圧制御発振回路１４（２４）と、分周回路１５（２５
）を備える。
次に、この実施例の動作を説明する。
伝送路を経由した回線から抽出したクロック信号ａは分
周回路３で分周され、この分周回路３から出力される基
準信号すは位相同期発振装置１および２へ入力される。
周回路３で分周され、この分周回路３から出力される基
準信号すは位相同期発振装置１および２へ入力される。
基準信号すはまず遅延回路１１および２１に人力され、
それぞれの規定時間だけ遅延されて位相比較回路１２お
よび２２に位相比較の基準信号として入力される。位相
比較回路１２（２２）と、ローパス・フィルタ１３ （
２３）と、電圧制御発振回路１４（２４）と、分周回路
１５ （２５）とは位相同期発振装置１ （２）の中で
位相同期発振回路を構成し、信号５ ｄ （ｅ、ｆ）を
出力する。ここで、位相比較回路１２および２２とロー
パスフィルタ１３および２３との部分に、位相差が僅少
な場合は引き込み速度が早く、位相差が大きい場合は引
き込み速度が遅い特性を持たせであるが、引き込み後に
僅少であるが定常的な位相誤差が残る短所がある。そこ
で、遅延回路１１および２１の遅延時間を調整して位相
同期発振装置１および２の出力信号ｄおよびｆが基準信
号すからの遅延に対して所定時間になるようにすると、
位相同期発振装置１の出力信号Ｃおよびｄと位相同期発
振装置２の出力信号ｅおよびｆの位相差をほとんどなく
すことができる。
それぞれの規定時間だけ遅延されて位相比較回路１２お
よび２２に位相比較の基準信号として入力される。位相
比較回路１２（２２）と、ローパス・フィルタ１３ （
２３）と、電圧制御発振回路１４（２４）と、分周回路
１５ （２５）とは位相同期発振装置１ （２）の中で
位相同期発振回路を構成し、信号５ ｄ （ｅ、ｆ）を
出力する。ここで、位相比較回路１２および２２とロー
パスフィルタ１３および２３との部分に、位相差が僅少
な場合は引き込み速度が早く、位相差が大きい場合は引
き込み速度が遅い特性を持たせであるが、引き込み後に
僅少であるが定常的な位相誤差が残る短所がある。そこ
で、遅延回路１１および２１の遅延時間を調整して位相
同期発振装置１および２の出力信号ｄおよびｆが基準信
号すからの遅延に対して所定時間になるようにすると、
位相同期発振装置１の出力信号Ｃおよびｄと位相同期発
振装置２の出力信号ｅおよびｆの位相差をほとんどなく
すことができる。
本発明は、以上説明したように、二重化構成された位相
同期発振装置のそれぞれの位相比較前の基準信号を遅延
させる手段を設けて二重化構成された位相同期発振装置
の出力信号位相を揃えることにより、現用装置と待機装
置の切替えを容易にする効果がある。また、クロックの
精度に超高精度を求めなければ、従来のように位相同期
発振回路をカスケード接続させて装置を大規模構成にす
ることなくコンパクトに構成することができるので、位
相同期発振装置を廉価に二重化構成できる効果もある。
同期発振装置のそれぞれの位相比較前の基準信号を遅延
させる手段を設けて二重化構成された位相同期発振装置
の出力信号位相を揃えることにより、現用装置と待機装
置の切替えを容易にする効果がある。また、クロックの
精度に超高精度を求めなければ、従来のように位相同期
発振回路をカスケード接続させて装置を大規模構成にす
ることなくコンパクトに構成することができるので、位
相同期発振装置を廉価に二重化構成できる効果もある。
第１図は、本発明実施例の構成を示すブロック構成図。
第２図は、従来例の構成を示すブロック構成図。
１．２．１００．２００・・・位相同期発振装置、３．
１５．２５．１０１．１０３．１０５．２０１．２０３
．２０５・・・分周回路、１１．２１・・・遅延回路、
１２．２２・・・位相比較［１，１３，２３・・・ロー
パス・フィルタ、１４．２４・・・電圧制御発振回路、
１０２．１０４．２０２．２０４・・・位相同期発振回
路。 特許出願人 日本電気株式会社、 こ 代理人 弁理士 井 出 直 孝−・−１−一丁：七
′ −ＪＪ）−
１５．２５．１０１．１０３．１０５．２０１．２０３
．２０５・・・分周回路、１１．２１・・・遅延回路、
１２．２２・・・位相比較［１，１３，２３・・・ロー
パス・フィルタ、１４．２４・・・電圧制御発振回路、
１０２．１０４．２０２．２０４・・・位相同期発振回
路。 特許出願人 日本電気株式会社、 こ 代理人 弁理士 井 出 直 孝−・−１−一丁：七
′ −ＪＪ）−
Claims (1)
- 【特許請求の範囲】 １、到来する信号から抽出したクロック信号に位相同期
した信号を生成する位相同期発振回路を現用および待機
用としてそれぞれ１個づつ備えた位相同期発振装置にお
いて、 上記クロック信号を分周して基準タイミング信号を生成
する分周回路と、 この分周回路と上記位相同期発振回路内の位相比較回路
のそれぞれとの間の経路に挿入され、上記基準タイミン
グ信号に調整可能な遅延量を与える遅延回路と を備えたことを特徴とする位相同期発振装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156416A JPH0446429A (ja) | 1990-06-13 | 1990-06-13 | 位相同期発振装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156416A JPH0446429A (ja) | 1990-06-13 | 1990-06-13 | 位相同期発振装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0446429A true JPH0446429A (ja) | 1992-02-17 |
Family
ID=15627277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156416A Pending JPH0446429A (ja) | 1990-06-13 | 1990-06-13 | 位相同期発振装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0446429A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160237A (ja) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | クロツク受信回路 |
| JPS61270938A (ja) * | 1985-05-27 | 1986-12-01 | Fujitsu Ltd | クロツク再生回路 |
| JPS62112433A (ja) * | 1985-11-12 | 1987-05-23 | Nec Corp | クロツク分配装置 |
| JPS62112434A (ja) * | 1985-11-12 | 1987-05-23 | Nec Corp | クロツク分配装置 |
| JPS62137934A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | 遅延補償方式 |
| JPH01273451A (ja) * | 1988-04-26 | 1989-11-01 | Fujitsu Ltd | 二重化クロック同期方式 |
-
1990
- 1990-06-13 JP JP2156416A patent/JPH0446429A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160237A (ja) * | 1984-01-31 | 1985-08-21 | Fujitsu Ltd | クロツク受信回路 |
| JPS61270938A (ja) * | 1985-05-27 | 1986-12-01 | Fujitsu Ltd | クロツク再生回路 |
| JPS62112433A (ja) * | 1985-11-12 | 1987-05-23 | Nec Corp | クロツク分配装置 |
| JPS62112434A (ja) * | 1985-11-12 | 1987-05-23 | Nec Corp | クロツク分配装置 |
| JPS62137934A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | 遅延補償方式 |
| JPH01273451A (ja) * | 1988-04-26 | 1989-11-01 | Fujitsu Ltd | 二重化クロック同期方式 |
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