JPS61270938A - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JPS61270938A JPS61270938A JP60113373A JP11337385A JPS61270938A JP S61270938 A JPS61270938 A JP S61270938A JP 60113373 A JP60113373 A JP 60113373A JP 11337385 A JP11337385 A JP 11337385A JP S61270938 A JPS61270938 A JP S61270938A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- phase difference
- standby
- working
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック受信回路において、入力された現用クロック及
び予備クロックの位相差を検出し、それを補正する遅延
量を予備クロックに与える様にした。そこで、現用クロ
ックから予備クロックに切替えた時にクロックの欠落を
防止する事ができるので、データの誤り率が改善される
。
び予備クロックの位相差を検出し、それを補正する遅延
量を予備クロックに与える様にした。そこで、現用クロ
ックから予備クロックに切替えた時にクロックの欠落を
防止する事ができるので、データの誤り率が改善される
。
本発明は、例えば搬送端局装置に使用するクロック再生
回路の改良に関するものである。
回路の改良に関するものである。
搬送端局装置で例えば１．５ＭＨｚのディジタル信号を
６ＭＩＩＺに多重化する際、ｌ 、 ５ＭＮｚのディジ
タル信号より抽出したクロックでフレーム同期を取って
種々の処理を行った後、外部から供給された６ＭＨｚの
現用基準クロック又は予備基準クロックを利用してこれ
を行っているが、基準クロックの切替えによってデータ
の欠落が生じない様にする事が必要である。
６ＭＩＩＺに多重化する際、ｌ 、 ５ＭＮｚのディジ
タル信号より抽出したクロックでフレーム同期を取って
種々の処理を行った後、外部から供給された６ＭＨｚの
現用基準クロック又は予備基準クロックを利用してこれ
を行っているが、基準クロックの切替えによってデータ
の欠落が生じない様にする事が必要である。
第５図は従来例のブロック図を示す。
図において、外部から加えられた例えば正弦波の現用基
準クロックと予備基準クロックは、それぞれ対応するク
ロック受信回路１及び２で装置内で使用するクロックの
形式（例えばＴＴＬ レベル）に変換され、選択回路（
例えばＩＣスイッチで構成）３で現用クロックが選択さ
れて同調回路４に加えられ、希望の周波数成分が抽出さ
れてレベル変換回路５で再び例えばＴＴＬレベルに変換
されて外部に送出される。
準クロックと予備基準クロックは、それぞれ対応するク
ロック受信回路１及び２で装置内で使用するクロックの
形式（例えばＴＴＬ レベル）に変換され、選択回路（
例えばＩＣスイッチで構成）３で現用クロックが選択さ
れて同調回路４に加えられ、希望の周波数成分が抽出さ
れてレベル変換回路５で再び例えばＴＴＬレベルに変換
されて外部に送出される。
今、現用クロックが断になると、それを検出した制御部
（図示せず）からの命令で選択回路３が動作し、予備ク
ロックが同調回路４に加えられて切替え時の波形の乱れ
が吸収された後、レベル変換回路５で必要なりロックが
作られる。 ここで、例えばクロック周波数が高くなる
と、クロック供給の為の伝送路の長さの差に依って２つ
のクロックの位相差がπになる可能性が高くなる。この
時、クロックの切替えによってレベル変換回路５の出力
の一部が欠落する。
（図示せず）からの命令で選択回路３が動作し、予備ク
ロックが同調回路４に加えられて切替え時の波形の乱れ
が吸収された後、レベル変換回路５で必要なりロックが
作られる。 ここで、例えばクロック周波数が高くなる
と、クロック供給の為の伝送路の長さの差に依って２つ
のクロックの位相差がπになる可能性が高くなる。この
時、クロックの切替えによってレベル変換回路５の出力
の一部が欠落する。
第６図は第５図の動作説明図を示す。
即ち、第６図−■に示す様に、選択回路３により現用ク
ロックから予備クロックが選択されると、同調回路４に
加えられる現用クロック（図中実線の部分）の振幅は徐
々に減衰し、予備クロック（図中点線の部分）の振幅は
徐々に増加して一定になるが、位相差がπになっている
と合成振幅がレベル変換回路５のスレシホルドレベルよ
リモ低くなる部分が生じ、第６図−■に示す様にクロッ
クの一部が欠落する。
ロックから予備クロックが選択されると、同調回路４に
加えられる現用クロック（図中実線の部分）の振幅は徐
々に減衰し、予備クロック（図中点線の部分）の振幅は
徐々に増加して一定になるが、位相差がπになっている
と合成振幅がレベル変換回路５のスレシホルドレベルよ
リモ低くなる部分が生じ、第６図−■に示す様にクロッ
クの一部が欠落する。
上記で説明した様に、同調回路に加えられるクロックの
位相がπだけ変化すると、一部が欠落したクロックが送
出されるので、データの誤り率が劣化すると云う問題点
がある。
位相がπだけ変化すると、一部が欠落したクロックが送
出されるので、データの誤り率が劣化すると云う問題点
がある。
上記の問題点は、第１図の本発明の原理ブロック図に示
す様に、該現用クロックと予備クロックの位相差を検出
する位相差検出回路６と、現用クロックとの位相差を遅
延させる遅延回路７を設けて、該位相差を補正する本発
明のクロック再生回路により解決される。
す様に、該現用クロックと予備クロックの位相差を検出
する位相差検出回路６と、現用クロックとの位相差を遅
延させる遅延回路７を設けて、該位相差を補正する本発
明のクロック再生回路により解決される。
本発明は、現用クロック及び予備クロックの位相差を位
相差検出回路で検出し、これに対応する遅延量を予備ク
ロック用遅延回路に与える様にした。
相差検出回路で検出し、これに対応する遅延量を予備ク
ロック用遅延回路に与える様にした。
これにより、クロックを切替えた時の位相差が少なくな
り、同調回路の出力はレベル変換回路のスレシホルドレ
ベルよりも高くなるので、クロックの欠落はなくなり、
データの誤り率の劣化は改善される。
り、同調回路の出力はレベル変換回路のスレシホルドレ
ベルよりも高くなるので、クロックの欠落はなくなり、
データの誤り率の劣化は改善される。
以下図示実施例により、本発明の内容を具体的に説明す
る。尚、企図を通じて同一符号は同一対象物を示す。
る。尚、企図を通じて同一符号は同一対象物を示す。
第２図はクロック再生回路の本発明の実施例のブロック
図を示す。尚、点線の部分は本発明の部分を示す。
図を示す。尚、点線の部分は本発明の部分を示す。
図において、クロック受信回路１及び２の出力の位相差
を位相差検出回路６で検出し、その量に対応する遅延量
を予備の遅延回路（例えば、タップ付遅延回路）７−１
又は７−２に与える。
を位相差検出回路６で検出し、その量に対応する遅延量
を予備の遅延回路（例えば、タップ付遅延回路）７−１
又は７−２に与える。
これにより、２つのクロックの位相差は同相に近くなる
ので、選択回路３で現用クロックから予備クロックに切
替えても、レベル変換回路５の出力の一部の欠落はなく
なる。即ち、クロックの無瞬断切替が行われる。
ので、選択回路３で現用クロックから予備クロックに切
替えても、レベル変換回路５の出力の一部の欠落はなく
なる。即ち、クロックの無瞬断切替が行われる。
尚、クロックの欠落を防ぐ為には、レベル変換器５にス
レシホルドレベル以上の入力が加わればよいので、現用
クロックと予備クロックの位相合わせは完全に一致させ
る必要はなく、簡単な回路で例えばπ±３０’程度に合
せればクロックは再生できる。
レシホルドレベル以上の入力が加わればよいので、現用
クロックと予備クロックの位相合わせは完全に一致させ
る必要はなく、簡単な回路で例えばπ±３０’程度に合
せればクロックは再生できる。
又、現用遅延回路例えば７−１は実際に使用されている
為にこれの遅延量を制御する事はできず、予備遅延回路
７−２の遅延量を制御しなければならない。そこで、現
用に障害が発生して予備が現用になれば、前の現用が予
備になるのでスイッチ６−１で切替えて遅延量の制御は
前の現用遅延回路７−１に対して行う事になる。
為にこれの遅延量を制御する事はできず、予備遅延回路
７−２の遅延量を制御しなければならない。そこで、現
用に障害が発生して予備が現用になれば、前の現用が予
備になるのでスイッチ６−１で切替えて遅延量の制御は
前の現用遅延回路７−１に対して行う事になる。
第３図は第２図中の位相差検出回路例のブロック図を、
第４図は第３図のタイムチャートを示す。
第４図は第３図のタイムチャートを示す。
尚、第４図の左側の数字は第３図中の同じ数字の部分の
タイムチャートを示す。
タイムチャートを示す。
そこで、第４図を参照しながら第３図の動作を説明する
。
。
第３図に示す様に、クロック受信回路１及び２（第２図
に示しである）よりの２つのクロック（第４図−■、■
参照）は排他的論理和ゲート９で位相差成分が取出され
（第４図−■参照）、アンド回路１０で位相差に対応す
るクロックがカウンタ１１に加えられて位相差が判る（
第４図−■、■参照）。そして、位相差判定回路１２で
この位相差をアナログ量に変換した後、例えば差動増幅
器を用いた比較器で基準レベルと比較して、その差が減
少する様に予備の遅延回路７−２のタップを切替えて２
つのクロックの位相差を減少させる。
に示しである）よりの２つのクロック（第４図−■、■
参照）は排他的論理和ゲート９で位相差成分が取出され
（第４図−■参照）、アンド回路１０で位相差に対応す
るクロックがカウンタ１１に加えられて位相差が判る（
第４図−■、■参照）。そして、位相差判定回路１２で
この位相差をアナログ量に変換した後、例えば差動増幅
器を用いた比較器で基準レベルと比較して、その差が減
少する様に予備の遅延回路７−２のタップを切替えて２
つのクロックの位相差を減少させる。
そこで、現用クロックを予備クロックに切替えてもクロ
ックの欠落が生じない。
ックの欠落が生じない。
以上詳細に説明した様に、クロックの欠落を防止する事
ができるので、データの誤り率が改善されると云う効果
がある。
ができるので、データの誤り率が改善されると云う効果
がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は位相検
出回路例のブロック図、第４図は第３図のタイムチャー
ト、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 １．２はクロック受信回路、 ３は選択回路、 ４は同調回路、 ５はレベル変換回路、 ６は位相差検出回路、 ７は遅延回路を示す。 藷Ｂ月のλ層理ブロア２百つ 卒 １ 日 寥３ 同 ネ３０め２４４チヤート イ足釆例ｑブロア２同 頌こ ５ Ｇつｅ欄かイＦ羞シシΩ月国辛ｔ ２
出回路例のブロック図、第４図は第３図のタイムチャー
ト、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 １．２はクロック受信回路、 ３は選択回路、 ４は同調回路、 ５はレベル変換回路、 ６は位相差検出回路、 ７は遅延回路を示す。 藷Ｂ月のλ層理ブロア２百つ 卒 １ 日 寥３ 同 ネ３０め２４４チヤート イ足釆例ｑブロア２同 頌こ ５ Ｇつｅ欄かイＦ羞シシΩ月国辛ｔ ２
Claims (1)
- 【特許請求の範囲】 入力する現用クロック及び予備クロックを受信する現用
及び予備クロック受信回路（１、２）と、該現用クロッ
クと予備クロックの位相差を検出する位相差検出回路（
６）と、 該位相差に応じて該現用クロックと予備クロックの相対
的位相を変化させる遅延回路（７）と、該現用及び予備
クロック受信回路の出力を選択する選択回路（３）と、 該選択回路の出力から希望周波数成分を抽出する同調回
路（４）とを設け、 該同調回路の出力を用いてクロックを再生すると共に、
該位相差を補正する様にしたことを特徴とするクロック
再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113373A JPS61270938A (ja) | 1985-05-27 | 1985-05-27 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113373A JPS61270938A (ja) | 1985-05-27 | 1985-05-27 | クロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270938A true JPS61270938A (ja) | 1986-12-01 |
Family
ID=14610642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113373A Pending JPS61270938A (ja) | 1985-05-27 | 1985-05-27 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270938A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272231A (ja) * | 1990-03-22 | 1991-12-03 | Nec Corp | 伝送路切替方式 |
| JPH0446429A (ja) * | 1990-06-13 | 1992-02-17 | Nec Corp | 位相同期発振装置 |
| JP2006333382A (ja) * | 2005-05-30 | 2006-12-07 | Fujitsu Ltd | システムクロック装置 |
| US7599460B2 (en) | 2005-09-30 | 2009-10-06 | Fujitsu Limited | Transmitting apparatus |
-
1985
- 1985-05-27 JP JP60113373A patent/JPS61270938A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03272231A (ja) * | 1990-03-22 | 1991-12-03 | Nec Corp | 伝送路切替方式 |
| JPH0446429A (ja) * | 1990-06-13 | 1992-02-17 | Nec Corp | 位相同期発振装置 |
| JP2006333382A (ja) * | 2005-05-30 | 2006-12-07 | Fujitsu Ltd | システムクロック装置 |
| US7599460B2 (en) | 2005-09-30 | 2009-10-06 | Fujitsu Limited | Transmitting apparatus |
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