JP2689263B2 - 差動論理同期回路 - Google Patents
差動論理同期回路Info
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Description
【発明の詳細な説明】 〔概要〕 セット予備方式のマイクロ波多重無線装置の現用機と
予備機とへ送信データを差分処理して伝送する送信の差
動論理回路に関し、 送信データを現用機から予備機へ又はその逆に切り替
える時に、切り替えられた送信データ上に位相差を生じ
ないで所謂ヒットレス切替を可能とすることを目的と
し、 現在の入力データ（Sn）と１タイムスロット前の出力
データ（Xn-1）とを加算する加算器及び加算器からの出
力を分岐して１タイムスロット分だけ遅延して加算器へ
入力する遅延器よりなる差動論理回路と、遅延器よりの
特定出力を検出する検出器と、起動してオン状態になっ
た後所定時間そのオン状態を継続する時限式開閉器と
を、現用，予備用としてそれぞれ備え、 一方の遅延器の特定出力を検出した検出器よりの検出
信号は、現用，予備用の遅延器の同期に必要である上記
所定時間中オン状態にある時限式開閉器を介して、動作
状態にある他方の遅延器をプリセットし、この遅延器の
出力を一方の遅延器の特定出力と一致させるようにす
る。
予備機とへ送信データを差分処理して伝送する送信の差
動論理回路に関し、 送信データを現用機から予備機へ又はその逆に切り替
える時に、切り替えられた送信データ上に位相差を生じ
ないで所謂ヒットレス切替を可能とすることを目的と
し、 現在の入力データ（Sn）と１タイムスロット前の出力
データ（Xn-1）とを加算する加算器及び加算器からの出
力を分岐して１タイムスロット分だけ遅延して加算器へ
入力する遅延器よりなる差動論理回路と、遅延器よりの
特定出力を検出する検出器と、起動してオン状態になっ
た後所定時間そのオン状態を継続する時限式開閉器と
を、現用，予備用としてそれぞれ備え、 一方の遅延器の特定出力を検出した検出器よりの検出
信号は、現用，予備用の遅延器の同期に必要である上記
所定時間中オン状態にある時限式開閉器を介して、動作
状態にある他方の遅延器をプリセットし、この遅延器の
出力を一方の遅延器の特定出力と一致させるようにす
る。
本発明はディジタルデータを位相変調方式（PSK）で
伝送するマイクロ波多重無線装置に係り、特に現用装置
の故障時に予備装置が直ぐ代替できる様に用意されるセ
ット予備方式の現用と予備の各送信装置の変調部の前段
に置かれ送信データ入力を差動論理処理する送信の差動
論理回路の現用から予備への切替に関する。
伝送するマイクロ波多重無線装置に係り、特に現用装置
の故障時に予備装置が直ぐ代替できる様に用意されるセ
ット予備方式の現用と予備の各送信装置の変調部の前段
に置かれ送信データ入力を差動論理処理する送信の差動
論理回路の現用から予備への切替に関する。
セット予備方式のディジタルデータの位相変調方式に
よるマイクロ波多重無線装置は、その現用機と予備機と
の間の切替が、切替時における現用系と予備系の送信デ
ータの位相外れに起因する符号誤りが生じない所謂ヒッ
トレス切替が望まれている。
よるマイクロ波多重無線装置は、その現用機と予備機と
の間の切替が、切替時における現用系と予備系の送信デ
ータの位相外れに起因する符号誤りが生じない所謂ヒッ
トレス切替が望まれている。
セット予備方式のディジタルデータのマイクロ波多重
無線の送信装置は従来第６図のブロック図の如く、送信
する多重信号CH1,CH2のデータを入力し１タイムスロッ
ト前の入力データとの差分をとる１個の送信の差動論理
回路3Aと、その出力を２分岐して入力し、夫々をディジ
タル変調、例えば４相PSK変調する変調部11,21及びその
出力を電力増幅する無線送信機などの送信部12,22から
なる同一構成の現用機10と予備機20と、夫々の出力を切
替えて高周波大出力信号RFを外部へ出力する切替器SW4A
とから構成され、切替時の符号誤りを少なくするため切
替器SW4Aを半導体素子による高速切替器としている。
無線の送信装置は従来第６図のブロック図の如く、送信
する多重信号CH1,CH2のデータを入力し１タイムスロッ
ト前の入力データとの差分をとる１個の送信の差動論理
回路3Aと、その出力を２分岐して入力し、夫々をディジ
タル変調、例えば４相PSK変調する変調部11,21及びその
出力を電力増幅する無線送信機などの送信部12,22から
なる同一構成の現用機10と予備機20と、夫々の出力を切
替えて高周波大出力信号RFを外部へ出力する切替器SW4A
とから構成され、切替時の符号誤りを少なくするため切
替器SW4Aを半導体素子による高速切替器としている。
上記の第６図の従来の構成図で、送信の差動論理回路
3Aを１個として二重化していない。それは送信の差動論
理回路は、第７図の構成図の如く現在のディジタル入力
Snと、遅延器T1−２で遅延した１タイムスロット前の出
力Xn-1とを加算器ADD1−１で加算して加算結果Xnを出力
するので、２個の差動論理回路がある場合夫々の遅延器
Ｔの初期状態及び夫々の動作開始時期の差が、２個の差
動論理回路の出力Xnの違いとなり、入力データSnが同じ
でも２個の出力データXnが同一とはならないからであ
る。このため第６図の如く、１個の差動論理回路3Aの出
力を２分岐し、現用機10の変調部11と予備機20の変調部
21へ供給している。これによって差動論理回路3Aが障害
となると、現用機10と予備機20の両方が使用不能になる
という問題がある。
3Aを１個として二重化していない。それは送信の差動論
理回路は、第７図の構成図の如く現在のディジタル入力
Snと、遅延器T1−２で遅延した１タイムスロット前の出
力Xn-1とを加算器ADD1−１で加算して加算結果Xnを出力
するので、２個の差動論理回路がある場合夫々の遅延器
Ｔの初期状態及び夫々の動作開始時期の差が、２個の差
動論理回路の出力Xnの違いとなり、入力データSnが同じ
でも２個の出力データXnが同一とはならないからであ
る。このため第６図の如く、１個の差動論理回路3Aの出
力を２分岐し、現用機10の変調部11と予備機20の変調部
21へ供給している。これによって差動論理回路3Aが障害
となると、現用機10と予備機20の両方が使用不能になる
という問題がある。
本発明はセット予備方式の現用機10と予備機20の夫々
に１個づつの送信の差動論理回路を設け、その出力を同
じにして相互の同期をとり、一方の差動論理回路の障害
時に直ちに他方の差動論理回路が代替できるようにする
差動論理同期回路を提供することを課題とする。
に１個づつの送信の差動論理回路を設け、その出力を同
じにして相互の同期をとり、一方の差動論理回路の障害
時に直ちに他方の差動論理回路が代替できるようにする
差動論理同期回路を提供することを課題とする。
上記課題は本発明により現在の入力データ（Sn）と１
タイムスロット前の出力データ（Xn-1）とを加算する加
算器及び加算器からの出力を分岐して１タイムスロット
分だけ遅延して加算器へ入力する遅延器よりなる差動論
理回路と、 遅延器よりの特定出力を検出する検出器と、 起動してオン状態になった後所定時間そのオン状態を
継続する時限式開閉器とを、 現用，予備用としてそれぞれ備え、 一方の遅延器の特定出力を検出した検出器よりの検出
信号は、現用，予備用の遅延器の同期に必要である上記
所定時間中オン状態にある時限式開閉器を介して、動作
状態にある他方の遅延器をプリセットし、この遅延器の
出力を一方の遅延器の特定出力と一致させるようにする
ことを特徴とする差動論理同期回路によって達成され
る。
タイムスロット前の出力データ（Xn-1）とを加算する加
算器及び加算器からの出力を分岐して１タイムスロット
分だけ遅延して加算器へ入力する遅延器よりなる差動論
理回路と、 遅延器よりの特定出力を検出する検出器と、 起動してオン状態になった後所定時間そのオン状態を
継続する時限式開閉器とを、 現用，予備用としてそれぞれ備え、 一方の遅延器の特定出力を検出した検出器よりの検出
信号は、現用，予備用の遅延器の同期に必要である上記
所定時間中オン状態にある時限式開閉器を介して、動作
状態にある他方の遅延器をプリセットし、この遅延器の
出力を一方の遅延器の特定出力と一致させるようにする
ことを特徴とする差動論理同期回路によって達成され
る。
即ち本発明の差動論理同期回路の構成を示す第１図の
原理図において、 １は現在の入力データSnと１タイムスロット前の出力
データXn-1を加算し、和Xnを現用機10へ出力する現用の
差動論理回路であって、１−１は入力データSnと１タイ
ムスロット前の出力Xn-1を加算する現用の差動論理回路
１の加算器、 １−２は加算器１−１の出力Xnを１タイムスロット分
だけ遅延させ、１タイムスロット前の出力Xn-1を出力す
る現用の差動論理回路１の遅延器である。
原理図において、 １は現在の入力データSnと１タイムスロット前の出力
データXn-1を加算し、和Xnを現用機10へ出力する現用の
差動論理回路であって、１−１は入力データSnと１タイ
ムスロット前の出力Xn-1を加算する現用の差動論理回路
１の加算器、 １−２は加算器１−１の出力Xnを１タイムスロット分
だけ遅延させ、１タイムスロット前の出力Xn-1を出力す
る現用の差動論理回路１の遅延器である。
２は現在の入力データSnと１タイムスロット前の出力
Xn-1を加算して和Xnを予備機20へ出力する予備の差動論
理回路であって、 ２−１は入力データSnと１タイムスロット前の出力X
n-1を加算する予備の差動論理回路２の加算器、 ２−２は加算器２−１の出力Xnを１タイムスロット分
だけ遅延させ、１タイムスロット前の出力Xn-1を出力す
る予備の差動論理回路２の遅延器である。
Xn-1を加算して和Xnを予備機20へ出力する予備の差動論
理回路であって、 ２−１は入力データSnと１タイムスロット前の出力X
n-1を加算する予備の差動論理回路２の加算器、 ２−２は加算器２−１の出力Xnを１タイムスロット分
だけ遅延させ、１タイムスロット前の出力Xn-1を出力す
る予備の差動論理回路２の遅延器である。
１−３は現用の差動論理回路１の遅延器１−２の出力
Xn-1が一定周期で繰り返される特定出力となったことを
検出する現用の検出器、 ２−３は予備の差動論理回路２の遅延器２−２の出力
Xn-1が一定周期で繰り返される特定出力となったことを
検出する予備の検出器である。
Xn-1が一定周期で繰り返される特定出力となったことを
検出する現用の検出器、 ２−３は予備の差動論理回路２の遅延器２−２の出力
Xn-1が一定周期で繰り返される特定出力となったことを
検出する予備の検出器である。
１−４は予備機の電源投入により起動してオン状態と
なり、所定時間オン状態を継続する現用の時限式開閉
器、 ２−４は現用機の電源投入により起動してオン状態と
なり、所定時間オン状態を継続する予備の時限式開閉器
である。
なり、所定時間オン状態を継続する現用の時限式開閉
器、 ２−４は現用機の電源投入により起動してオン状態と
なり、所定時間オン状態を継続する予備の時限式開閉器
である。
そして現用機から予備機への切り替えのため、例えば
事前に予備機に電源が投入された状態で現用の差動論理
回路の遅延器１−２の特定出力を検出器１−３が検出
し、検出信号d1を出力し、その時オン状態にある現用の
時限式開閉器１−４を介し予備の遅延器２−２をプリセ
ットし、その出力Xn-1を現用の遅延器１−２の出力Xn-1
と同一にし、予備系の差動論理回路２を現用系の差動論
理回路１に同期させるように構成する。
事前に予備機に電源が投入された状態で現用の差動論理
回路の遅延器１−２の特定出力を検出器１−３が検出
し、検出信号d1を出力し、その時オン状態にある現用の
時限式開閉器１−４を介し予備の遅延器２−２をプリセ
ットし、その出力Xn-1を現用の遅延器１−２の出力Xn-1
と同一にし、予備系の差動論理回路２を現用系の差動論
理回路１に同期させるように構成する。
また同様に予備機から現用機への切り替えのため、例
えば事前に現用機に電源が投入された状態で、予備機の
差動論理回路の遅延器２−２が特定出力を検出器２−３
が検出し、検出信号d2を出力し、その時オン状態にある
予備の時限式開閉器２−４を介し、現用の遅延器１−２
をプリセットし、その出力Xn-1を予備の遅延器２−２の
出力Xn-1と同一にして現用系の差動論理回路１を予備系
２に同期させるように構成する。
えば事前に現用機に電源が投入された状態で、予備機の
差動論理回路の遅延器２−２が特定出力を検出器２−３
が検出し、検出信号d2を出力し、その時オン状態にある
予備の時限式開閉器２−４を介し、現用の遅延器１−２
をプリセットし、その出力Xn-1を予備の遅延器２−２の
出力Xn-1と同一にして現用系の差動論理回路１を予備系
２に同期させるように構成する。
現用の送信の差動論理回路１は、その加算器１−１
が、入力データSnと、その遅延器１−２が加算器１−１
の出力Xnを１タイムスロット分だけ遅延させた１タイム
スロット前の出力データXn-1とを加算して和Xnを現用機
10へ出力する。同様に、予備の送信の差動論理回路２
は、その加算器２−１が、入力データSnと、その遅延器
２−２が加算器２−１の出力Xnを１タイムスロット分だ
け遅延させた１タイムスロット前の出力Xn-1とを加算し
て和Xnを予備機10へ出力する。
が、入力データSnと、その遅延器１−２が加算器１−１
の出力Xnを１タイムスロット分だけ遅延させた１タイム
スロット前の出力データXn-1とを加算して和Xnを現用機
10へ出力する。同様に、予備の送信の差動論理回路２
は、その加算器２−１が、入力データSnと、その遅延器
２−２が加算器２−１の出力Xnを１タイムスロット分だ
け遅延させた１タイムスロット前の出力Xn-1とを加算し
て和Xnを予備機10へ出力する。
現用系１から予備系２への切替は、現用の差動論理回
路１の遅延器１−２の出力Xn-1が特定出力となったとき
を現用の検出器１−３が検出したことによる検出信号d1
を、所定時間継続してオン状態となっている現用の時限
式開閉器１−４を介し予備の差動論理回路２の遅延器２
−２をプリセットし、その出力Xn-1を現用の遅延器１−
２の出力Xn-1と同一にするので、予備系２の出力Xnと現
用系１の出力Xnは同じになり同期する。従って現用系１
から予備系２への切替は、ヒットレス切替となって問題
は解決される。
路１の遅延器１−２の出力Xn-1が特定出力となったとき
を現用の検出器１−３が検出したことによる検出信号d1
を、所定時間継続してオン状態となっている現用の時限
式開閉器１−４を介し予備の差動論理回路２の遅延器２
−２をプリセットし、その出力Xn-1を現用の遅延器１−
２の出力Xn-1と同一にするので、予備系２の出力Xnと現
用系１の出力Xnは同じになり同期する。従って現用系１
から予備系２への切替は、ヒットレス切替となって問題
は解決される。
予備系２から現用系への切替も同様に予備の差動論理
回路２の遅延器２−２の出力Xn-1が特定出力となったこ
とを予備の検出器２−３が検出したことによる検出信号
d2を、所定時間オン状態を継続する予備の時限式開閉器
２−４を介し現用の論理回路１の遅延器１−２をプリセ
ットし、現用の遅延器１−２の出力Xn-1を予備の遅延器
２−２の出力Xn-1と同一にするので、現用系１の出力Xn
と予備系２の出力Xnは同じになり同期する。従って予備
系２から現用系１への切替はヒットレス切替となって問
題は解決される。
回路２の遅延器２−２の出力Xn-1が特定出力となったこ
とを予備の検出器２−３が検出したことによる検出信号
d2を、所定時間オン状態を継続する予備の時限式開閉器
２−４を介し現用の論理回路１の遅延器１−２をプリセ
ットし、現用の遅延器１−２の出力Xn-1を予備の遅延器
２−２の出力Xn-1と同一にするので、現用系１の出力Xn
と予備系２の出力Xnは同じになり同期する。従って予備
系２から現用系１への切替はヒットレス切替となって問
題は解決される。
第２図は本発明の第１の実施例の差動論理同期回路の
構成を示すブロック図であり、第３図はその動作を説明
するためのタイムチャートである。
構成を示すブロック図であり、第３図はその動作を説明
するためのタイムチャートである。
第２図において、現用の送信の差動論理回路１は４相
PSKで使用され、２チャネルの加算器１−１（ADD−１）
と２つのＤフリップフロップFF−1,FF−２よりなる遅延
器１−２とで構成され、その加算器ADD−１は入力デー
タSIG1,SIG2と、遅延器１−２によって加算器１−１の
出力Xnを１タイムスロット分だけ遅延させたデータXn-1
とを加算し、加算結果Xnの出力データSIG1,SIG2を現用
機10へ出力する。同様に、予備の送信の差動論理回路２
も、２チャネルの加算器２−１（ADD−２）と２つのＤ
フリップフロップFF−3,FF−４よりなる遅延器１−２と
で構成され、その加算器２−１は、入力データSIG1,SIG
2と、遅延器２−２によって加算器２−１の出力Xnを１
タイムスロット分だけ遅延させた１タイムスロット前の
出力データXn-1とを加算し、加算結果Xnの出力データSI
G1,SIG2を予備機20へ出力する。
PSKで使用され、２チャネルの加算器１−１（ADD−１）
と２つのＤフリップフロップFF−1,FF−２よりなる遅延
器１−２とで構成され、その加算器ADD−１は入力デー
タSIG1,SIG2と、遅延器１−２によって加算器１−１の
出力Xnを１タイムスロット分だけ遅延させたデータXn-1
とを加算し、加算結果Xnの出力データSIG1,SIG2を現用
機10へ出力する。同様に、予備の送信の差動論理回路２
も、２チャネルの加算器２−１（ADD−２）と２つのＤ
フリップフロップFF−3,FF−４よりなる遅延器１−２と
で構成され、その加算器２−１は、入力データSIG1,SIG
2と、遅延器２−２によって加算器２−１の出力Xnを１
タイムスロット分だけ遅延させた１タイムスロット前の
出力データXn-1とを加算し、加算結果Xnの出力データSI
G1,SIG2を予備機20へ出力する。
現用の検出器１−３はノアゲートNOR−１で構成さ
れ、時限式開閉器１−４はメーク接点rL1をもつ約2msec
のタイマリレーRL−１で構成される。
れ、時限式開閉器１−４はメーク接点rL1をもつ約2msec
のタイマリレーRL−１で構成される。
そして現用の検出器１−３のノアゲートNOR−１が、
現用の差動論理回路１の遅延器１−２の出力Xn-1である
２つのＤフリップフロップFF−1,FF−２の夫々のＱ出力
の論理和をとり、Ｑ出力が特定出力である如きＯの一致
によりNOR−１の出力“H"により時限式開閉器１−４の
オン状態にあるタイマリレーRL−１を介し、予備の遅延
器２−２をプリセットする。
現用の差動論理回路１の遅延器１−２の出力Xn-1である
２つのＤフリップフロップFF−1,FF−２の夫々のＱ出力
の論理和をとり、Ｑ出力が特定出力である如きＯの一致
によりNOR−１の出力“H"により時限式開閉器１−４の
オン状態にあるタイマリレーRL−１を介し、予備の遅延
器２−２をプリセットする。
この場合時限式開閉器１−４は予備機への電源投入に
より動作して所定時間オン状態を継続するようになって
いればよい。この場合の所定時間はその時間内に検出信
号により同期が確立すればよい時間に選ばれる。
より動作して所定時間オン状態を継続するようになって
いればよい。この場合の所定時間はその時間内に検出信
号により同期が確立すればよい時間に選ばれる。
第３図のタイムチャートを用いて予備用の差動論理回
路２の同期確立を説明する。
路２の同期確立を説明する。
予備用の差動論理回路２は図示しない予備系の電源投
入後、現用機（Xn-1），予備機（Xn-1）に示す如く
現用の差動論理回路１とは非同期で動作している。また
この電源投入により時限式開閉機１−４も起動され、オ
ン状態となり、タイマリレーRL−１はの如く所定時間
（この場合約2msec）オン状態を継続する。
入後、現用機（Xn-1），予備機（Xn-1）に示す如く
現用の差動論理回路１とは非同期で動作している。また
この電源投入により時限式開閉機１−４も起動され、オ
ン状態となり、タイマリレーRL−１はの如く所定時間
（この場合約2msec）オン状態を継続する。
そして現用の遅延器１−２のFF−１のＱ出力とFF
−２の出力Ｑが共に“L"である特定出力の時に、現用の
検出器１−３のNOR−１がNOR−１出力の如く、“H"を
出力し、その出力“H"は時限式開閉器１−４のタイマリ
レーRL−１を介し予備の遅延器２−２のFF−３とFF−４
をプリセットし、そのＱ出力を“L"とするので、予備
の差動論理出力（Xn）と現用の差動論理出力（Xn）の
如く、同期が確立するので問題がない。
−２の出力Ｑが共に“L"である特定出力の時に、現用の
検出器１−３のNOR−１がNOR−１出力の如く、“H"を
出力し、その出力“H"は時限式開閉器１−４のタイマリ
レーRL−１を介し予備の遅延器２−２のFF−３とFF−４
をプリセットし、そのＱ出力を“L"とするので、予備
の差動論理出力（Xn）と現用の差動論理出力（Xn）の
如く、同期が確立するので問題がない。
なお、タイマリレーRL−１のメーク接点rL1のオン状
態は前述の如く予備の差動論理回路２の電源オンの後、
所定時間としての約2msec間であり、例えば入力データS
IG1,SIG2が1.544Mb/sの場合、１データは600nsecであ
り、リレー接点のオフまでに約300ビットが入力するの
で、同期条件が揃うには充分な時間である。
態は前述の如く予備の差動論理回路２の電源オンの後、
所定時間としての約2msec間であり、例えば入力データS
IG1,SIG2が1.544Mb/sの場合、１データは600nsecであ
り、リレー接点のオフまでに約300ビットが入力するの
で、同期条件が揃うには充分な時間である。
第４図は本発明の第２の実施例の差動論理同期回路の
構成を示すブロック図であり、第５図はその動作を説明
するためのタイムチャートである。
構成を示すブロック図であり、第５図はその動作を説明
するためのタイムチャートである。
第４図の本発明の第２の実施例の構成は、第２図の第
１の実施例の構成と殆ど同じであり、唯、検出器１−3,
検出器２−３がアンドゲートAND1,AND2で構成され、そ
の出力“H"を遅延器２−2,遅延器１−２のＤフリップフ
ロップFF−3,FF−４又はFF−1,FF−２の夫々のプリセッ
ト端子PRに供給してプリセットする点が相違するだけで
ある。
１の実施例の構成と殆ど同じであり、唯、検出器１−3,
検出器２−３がアンドゲートAND1,AND2で構成され、そ
の出力“H"を遅延器２−2,遅延器１−２のＤフリップフ
ロップFF−3,FF−４又はFF−1,FF−２の夫々のプリセッ
ト端子PRに供給してプリセットする点が相違するだけで
ある。
その動作も、第５図のタイムチャートに示す如く、予
備の動作論理回路２の同期確立は、予備系の電源投入
後、現用機（Xn-1），予備機（Xn-1）に示す如く現
用の差動論理回路１とは非同期で動作しているが、現用
の遅延器１−２のFF−１のＱ出力とFF−２の出力Ｑ
が共に“H"である特定出力の時に現用の検出器１−３の
AND−１がAND−１出力の如く、“H"を出力し、予備機
への電源投入時起動してオン状態となり所定時間オン状
態を継続する時限式開閉器１−４のタイマリレーRL−１
の接点rL−１を介し予備の遅延器２−２のFF−３とFF−
４をプリセットし、そのＱ出力を“H"とするので、予
備用の差動論理出力（Xn）と現用の差動論理出力
（Xn）の如く同期が確立するので問題がない。
備の動作論理回路２の同期確立は、予備系の電源投入
後、現用機（Xn-1），予備機（Xn-1）に示す如く現
用の差動論理回路１とは非同期で動作しているが、現用
の遅延器１−２のFF−１のＱ出力とFF−２の出力Ｑ
が共に“H"である特定出力の時に現用の検出器１−３の
AND−１がAND−１出力の如く、“H"を出力し、予備機
への電源投入時起動してオン状態となり所定時間オン状
態を継続する時限式開閉器１−４のタイマリレーRL−１
の接点rL−１を介し予備の遅延器２−２のFF−３とFF−
４をプリセットし、そのＱ出力を“H"とするので、予
備用の差動論理出力（Xn）と現用の差動論理出力
（Xn）の如く同期が確立するので問題がない。
以上説明した如く、本発明によれば、差動論理回路が
二重化できるため、一方の差動論理回路の故障が他方の
差動論理回路によって救済できるようになり、セット予
備方式のディジタル多重無線回線の信頼性を向上する効
果が得られる。
二重化できるため、一方の差動論理回路の故障が他方の
差動論理回路によって救済できるようになり、セット予
備方式のディジタル多重無線回線の信頼性を向上する効
果が得られる。
第１図は本発明の差動論理同期回路の構成を示す原理
図、 第２図は本発明の第１の実施例の差動論理同期回路の構
成を示すブロック図、 第３図は本発明の第１の実施例の動作を説明するための
タイムチャート、 第４図は本発明の第２の実施例の差動論理同期回路の構
成を示すブロック図、 第５図は本発明の第２の実施例の動作を説明するための
タイムチャート、 第６図は従来のセット予備方式のディジタル・マイクロ
波多重無線の送信装置のブロック図、 第７図は従来の送信の差動論理回路の構成図である。 図において、 １は現用の差動論理回路、２は予備用の差動論理回路、
１−1,2−１は加算器、１−2,2−２は遅延器、１−3,2
−３は検出器、１−4,2−４は時限式開閉器、10は現用
機、20は予備機である。
図、 第２図は本発明の第１の実施例の差動論理同期回路の構
成を示すブロック図、 第３図は本発明の第１の実施例の動作を説明するための
タイムチャート、 第４図は本発明の第２の実施例の差動論理同期回路の構
成を示すブロック図、 第５図は本発明の第２の実施例の動作を説明するための
タイムチャート、 第６図は従来のセット予備方式のディジタル・マイクロ
波多重無線の送信装置のブロック図、 第７図は従来の送信の差動論理回路の構成図である。 図において、 １は現用の差動論理回路、２は予備用の差動論理回路、
１−1,2−１は加算器、１−2,2−２は遅延器、１−3,2
−３は検出器、１−4,2−４は時限式開閉器、10は現用
機、20は予備機である。
Claims (1)
- 【請求項１】現在の入力データ（Sn）と１タイムスロッ
ト前の出力データ（Xn-1）とを加算する加算器及び加算
器からの出力を分岐して１タイムスロット分だけ遅延し
て加算器へ入力する遅延器よりなる差動論理回路と、 遅延器よりの特定出力を検出する検出器と、 起動してオン状態になった後所定時間そのオン状態を継
続する時限式開閉器とを、 現用，予備用としてそれぞれ備え、 一方の遅延器の特定出力を検出した検出器よりの検出信
号は、現用，予備用の遅延器の同期に必要である上記所
定時間中オン状態にある時限式開閉器を介して、動作状
態にある他方の遅延器をプリセットし、この遅延器の出
力を一方の遅延器の特定出力と一致させるようにするこ
とを特徴とする差動論理同期回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20676888A JP2689263B2 (ja) | 1988-08-20 | 1988-08-20 | 差動論理同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20676888A JP2689263B2 (ja) | 1988-08-20 | 1988-08-20 | 差動論理同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0255437A JPH0255437A (ja) | 1990-02-23 |
| JP2689263B2 true JP2689263B2 (ja) | 1997-12-10 |
Family
ID=16528767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20676888A Expired - Fee Related JP2689263B2 (ja) | 1988-08-20 | 1988-08-20 | 差動論理同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311551A (en) * | 1992-01-24 | 1994-05-10 | At&T Bell Laboratories | Digital signal hardware protection switching |
-
1988
- 1988-08-20 JP JP20676888A patent/JP2689263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255437A (ja) | 1990-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |