JP2006333382A

JP2006333382A - システムクロック装置

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Publication number: JP2006333382A
Application number: JP2005157863A
Authority: JP
Inventors: Takeshi Atami; 健熱海; Yoshito Furuyama; 義人古山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-05-30
Filing date: 2005-05-30
Publication date: 2006-12-07

Abstract

【課題】冗長構成されたシステムクロック装置100に関し、クロック切替時に発生するクロック間の位相差に起因する位相飛びを無くす。
【解決手段】シンセサイザ44が、周波数設定値Δφ1に基づいて、入力された第１基準クロック701を、周波数の異なる第２基準クロック703を出力し、分周器41が、冗長構成された他方の系から入力された第１クロック704を第２基準クロック702(703)の周波数となるように分周して、第２クロック705を出力し、位相比較器42が、第２基準クロック703と第２クロック705との位相差を検出し、第２クロック705の位相に第２基準クロック703の位相を合わせて該位相差を減ずる方向の周波数設定値Δφをシンセサイザに与え、スイッチ30が、第１基準クロック701が正常なとき、第２基準クロック703を選択し、異常のとき、第２クロック705を選択して出力する。
【選択図】図１

Description

本発明はシステムクロック装置に関し、特に、冗長構成されたシステムクロック装置に関する。

近年、通信技術の急速な発達に伴い、通信はその高速化及び大容量化が益々進んでいる。この通信を行う伝送・無線装置(システム装置)においては、基準クロック(システムクロック)に基づき各種信号処理が実行されている。このシステムクロックは、システム装置に搭載されたシステムクロック装置(モジュール)で発生するが、このシステムクロック装置は、一般的に信頼性を増すため運用系と予備系との冗長構成が採られている。このような冗長構成においては一方の系に障害が発生した場合、信号処理に影響を与えること無く他の系のクロックに切り替えることが重要である。

従来例(1)
図４は、従来のシステムクロック装置100Aの例(1)を示しており、このシステムクロック装置100Aは、運用系のクロック装置(クロックモジュール)100A_1及び予備系のクロック装置100A_2で構成されている。クロック装置100A_1，100A_2は、それぞれ、基準クロック700及び他方のクロック装置100A_2，100A_1からのクロック704_2，704_1を入力して、システムクロック800_1，800_2を出力している。

クロック装置100A_1は、ディジタルPLL(位相同期)回路(DPLL)10_1、スイッチ30_1、及び分配PLL回路(DIST PLL)20_1で構成されている。このDIST PLL20_1は、位相比較器(PD)21_1、ローパスフィルタ(LPF)22_1、電圧制御発振器(VCO)23_1、及び分周器(DIV)24_1で構成されている。また、DPLL10_1は、出力クロック701_1をクロック704_1としてクロック装置100A_2のスイッチ30_2に与えている。

クロック装置100A_2は、クロック装置100A_1と同じ構成であり、そのDPLL10_2は、出力クロック701_2をクロック704_2としてクロック装置100A_1のスイッチ30_1に与えている。すなわち、クロック装置100A_1，100A_2は、互いにクロック704_2，704_1を交換して冗長系を構成している。

動作において、DPLL10_1が正常なクロック701_1を出力しているとき、スイッチ30_1はクロック701_1を選択してPLL20_1に与え、スイッチ30_2は、クロック701_1をクロック704_1として選択してPLL20_2に与える。PLL20_1，20_2は、それぞれ、クロック701_1，クロック704_1に同期したシステムクロック800_1，800_2を出力する。また、クロック701_1に異常が生じたとき、この異常検出信号(図示せず。)を受けたスイッチ30_1，30_2は、それぞれ、正常なDPLL10_2からのクロック704_2，クロック701_2を選択してPLL20_1，20_2に与え、PLL20_1，20_2は、クロック704_2，クロック701_2に同期したシステムクロック800_1，800_2を出力する。

このように、運用系のクロック701_1に異常が生じた場合は、スイッチ30_1，30_2の切り替え動作により予備系のクロック701_2に同期したシステムクロック800_1，800_2を出力することが可能になる。

しかし、実際にクロック装置(モジュール)100A_1，100A_2で冗長系を構成する場合、各モジュールは別ボードに搭載されるため、ボード間遅延50_1，50_2(同図参照。)が発生し、スイッチ30_1，30_2の切替動作時にシステムクロック800_1，800_2に、ボード間遅延に起因する位相飛びが発生し、システム装置内に異常を引き起こす。

従来例(2)
図５は、従来例(1)の問題を解消するためのシステムクロック装置100Bの従来例(2)を示しており、このシステムクロック装置100Bは位相飛びの発生に対処したものである。この構成が従来例(1)の構成と異なる点は、DPLL10_1とスイッチ30_1の間にボード間遅延50_2と等価な遅延量を発生するディレイライン60_1を挿入し、DPLL10_2とスイッチ30_2の間にボード間遅延50_1と等価な遅延量を発生するディレイライン60_2を挿入していることである。
しかしながら、この方式では遅延量が固定されており、システム装置毎にボード間遅延量を考慮して調整する必要がある。一般的に、システムクロック装置は、汎用の伝送・無線装置向けに製品拡販するものであり、各汎用の伝送・無線装置毎にボード間遅延50_1，50_2は異なる。したがって、システムクロック装置導入時に、実装する実伝送・無線装置毎にボード間遅延量の把握及び調整が必要であり、ユーザの負担となる。

従来例(3)
これを改善するシステムクロック装置(クロック受信分配システム)の従来例(3) (例えば、特許文献１参照。)として、二重化された、クロック受信回路201及び211と、受信したクロックを一定の遅延時間の任意の整数倍だけ遅延させた複数のクロックを出力する遅延回路204及び214と、特定の一つのクロックを選択するセレクタ205及び215と、選択されたクロックと他方の遅延回路214及び204から出力されたクロックとの位相差を比較する位相比較回路207及び217と、位相比較回路の判定結果によりセレクタ205及び215で選択したクロックを他の遅延したクロックに変更または現在選定しているクロックとする遅延制御回路206及び216とにより、クロック切替回路202及び212の切替時に無瞬断で位相同期発振回路(分配PLL回路)203及び213へクロックを供給することにより、すなわち、複数個の遅延量の異なるディレイラインを搭載して位相量を変えたクロックを多数出力し、この中から最もクロック入力と位相差が小さいクロックをリファレンスクロックとして選択して位相同期発振回路に供給することにより、クロック切替時に発生する位相同期達成迄の不安定動作時間を短縮し、無瞬断または無切替えに近い動作を行うものがある。
特許公報2602421号(１頁、図１)

従来例(3)の構成では、位相遅延量が離散的なものであることから、ボード間遅延量によってはクロックの位相差が残ってしまい、これに起因する位相飛びが生じる可能性がある。これを解消するためには、より多くの互いに位相差の小さいディレイライン(位相遅延回路)とこれに対応する出力ドライバ回路(位相比較回路、遅延制御回路、及びクロック切替回路等)を必要とする。
したがって、従来例(3)の方式では、小型化が要求されるシステムクロック装置(モジュール)を構成するには適していない。

したがって、本発明は、冗長構成されたシステムクロック装置において、クロック切替時に発生するクロック間の位相差に起因する位相飛びを、実装対象のシステム装置の動作に影響のない程度まで削減すること、且つこの動作を自律的に行うこと、並びに、小型化及び集積回路化可能なディジタル方式で構成することを課題とする。

上記の課題を解決するため、本発明に係るシステムクロック装置は、周波数設定値に基づいて、入力された第１基準クロックを周波数の異なる第２基準クロックとして出力するシンセサイザと、冗長構成された他方の系から入力された第１クロックを該第２基準クロックの周波数となるように分周して、第２クロックを出力する分周器と、該第２基準クロックと該第２クロックとの位相差を検出し、該第２クロックの位相に該第２基準クロックの位相を合わせて該位相差を減ずる方向の該周波数設定値を該シンセサイザに与える位相比較器と、該第１基準クロックが正常なとき、該第２基準クロックを選択し、異常のとき、該第２クロックを選択して出力するスイッチを備えたことを特徴としている。

すなわち、システムクロック装置は、例えば、運用系と予備系とで冗長構成されている。シンセサイザは、入力された第１基準クロックを、周波数設定値(例えば、位相差増加分）に基づいて周波数が制御された第２基準クロックを出力する。

分周器は、他方の系から入力した第１クロックを第２基準クロックの周波数となるように分周して第２クロックを出力する。位相比較器は、第２基準クロックと第２クロックとの位相差を検出し、第２クロックの位相に第２基準クロックの位相を合わせて該位相差を減ずる方向の該周波数設定値をシンセサイザに与える。この結果、第２基準クロックと第２クロックの位相差は無くなる。スイッチは、第１基準クロックが正常なとき、第２基準クロックを選択し、異常のとき、第２クロックを選択して出力する。
この結果、第２基準クロックと第２クロックの位相差が無くなるため、クロック切替時に発生するクロック間の位相差に起因する位相飛びが無くなる。また、この位相差補正は自律的に行われるため、位相差を検出し補正した後の定常状態では位相差補正が絶えず行われることになる。

また、システムクロック装置を構成するシンセサイザ、分周器、位相比較器、スイッチ、及び後述するPLL回路は、ディジタル方式で構成することが可能であり、システムクロック装置を小型化及び集積回路化することが可能である。さらに、システムクロック装置をディジタル方式で構成した場合、ビット数を大きくすることで位相差検出分解能を小さくすることが可能になり、システムクロック装置を実装するシステム装置に影響のない程度まで位相飛び量を削減することができる。

また、本発明は、上記の本発明において、該周波数設定値をフィルタリングして、該シンセサイザに与えるローパスフィルタをさらに備えることができる。

すなわち、ローパスフィルタは、位相比較器とシンセサイザとの間に挿入され、位相比較器から入力した周波数設定値を平均化して、該シンセサイザに与える。これにより、例えば、第2クロックのパルス抜け(歯抜け)にも対応可能となるとともに、位相差補正の制御特性の調整がし易くなる。

さらに、本発明は、上記の本発明において、該スイッチで選択された該クロックを入力してシステムクロックを出力するPLL回路を備えることができる。これにより、スイッチで選択された第２基準クロック又は第２クロックに同期したシステムクロック出力することが可能になる。

以上説明したように、本発明に係るシステムクロック装置によれば、例えば、冗長構成したシステムクロック装置のボード間の遅延量が、システムクロック装置を実装したシステム装置によって異なる場合、又は、同一システム装置において経時的に変動する場合等においても、基準クロック及びクロックの位相を常に自律的に一致させることが可能になり、基準クロック及びクロック切替時における出力システムクロックの位相飛びを削減することが可能になるとともに、クロックの歯抜け等に対応できる。

さらに、システムクロック装置の構成要素は、DDSの後段の波形整形用LPFを除いてディジタル回路素子であり、小型集積回路化が可能である。

実施例
図１は、本発明のシステムクロック装置100を示している。このシステムクロック装置100は、クロック装置100_1及びクロック装置100_2で構成されおり、クロック装置100_1，100_2は、それぞれ、従来例(1)と同様にDPLL10(符号10は、符号10_1及び10_2の総称。以下、符号20，30，40〜45，701〜705も同様に総称することがある。)、スイッチ30、及びDIST PLL20を備えている。クロック装置100_1，100_2が従来例(1)のクロック装置100A_1及び100A_2と異なる点は、それぞれ、DPLL10とスイッチ30との間に、クロック704を入力した位相差補正部40が挿入されていることである。DPLL10、スイッチ30、DISTPLL20、及び位相差補正部40の機能を具体例で示しながら以下に説明する。

(1)DPLL10：外部からの基準クロック700に位相同期したクロック(fdll)701を出力する。ここで、クロック701の周波数fdll＝20MHzとする。

(2)スイッチ30：位相差補正部40で位相補正された出力クロック703、及びクロック704を分周したクロック705を、例えばクロック断検出信号(図示せず。)に基づき切り替えてDIST PLL20に与える。

(3)DISTPLL20：入力されたクロックに位相同期したシステムクロック800を出力する。

(4)位相差補正部40：クロック703の位相とクロック705の位相とを一致させる。このとき、位相差補正部40は、クロック705の位相にクロック703の位相を合わせるように位相を一致させる。スイッチ30の両端子には、それぞれ、位相が一致したクロック703及びクロック705が入力される。

図２は、位相差補正部40の詳細構成例を示している。この位相差補正部40は、DIV(分周器)41、ディジタルPD(ディジタル位相比較器)42、ディジタルLPF(ローパスフィルタ)43、DDS(ダイレクトディジタルシンセサイザ)44、及びLPF(ローパスフィルタ)45を備えている。そして、位相差補正部40は、DPLL10の出力クロック701(20MHz)及びクロック704(20MHz)を入力し、出力クロック703(8kHz)及び出力クロック705(8kHz)をスイッチ30に与えている。各機能ブロックの動作を以下に説明する。

(1)分周器41：クロック装置100_2(パートナーモジュール)から入力したクロック704(20MHz)を1/R(R＝2500)分周して第2基準クロックの周波数(8kHz)と同じ周波数のクロック705(8kHz)を出力し、このクロック705を位相比較器42及びスイッチ30の一方の入力端子に与える。

(2)ディジタル位相比較器42：クロック705(θi(s))及び位相差補正部40(ローパスフィルタ45)の出力クロック703(θo(s))を入力し、その位相差(Δφ1＝θi(s)−θo(s))に定数Kdを乗算したNd(s)を周波数設定値として出力する。すなわち、クロック703とクロック705の位相差をカウントする。

(3)ディジタルローパスフィルタ43：ディジタル位相比較器42の出力Nd(s)をフィルタリングしたNν(s)(＝Δφ)を出力する。

(4)ダイレクトディジタルシンセサイザ(DDS)44：DPLL10の基準クロック701(fdpll＝20MHz(定数))を動作クロックとしてΔφ(＝Nν(s))で指定された周波数のクロック702を出力する。通常、DDS44の周波数設定値のビット数＝24〜48bitであるが、本実施例ではDDS44の周波数設定値のビット数＝32bitとし、DDS44の出力周波数fdds＝8kHzとする。

(5)ローパスフィルタ(LPF)45：DDS44の出力クロック702(階段状波形)を整形した出力クロック703をスイッチ30の他方の入力端子に与えるとともに、ディジタル位相比較器42にフィードバックする。

図３は、図２に示したディジタルローパスフィルタ43の構成例を示している。このフィルタ43は、入力信号x(z)(＝Nd(s))を、それぞれ入力する乗算器81，82と、乗算器82の出力信号を一方の入力端子に入力する加算器83と、加算器83の出力信号を遅延させた信号を加算器83の他方の入力端子に与える遅延回路84と、乗算器81及び加算器83の出力信号を加算したy(z)(Nν(s))を出力する加算器85で構成されている。なお、ディジタルローパスフィルタ43は、DSP等のu-processor回路を利用して構成してもよい。

以下に、図１〜図３を参照して、クロック装置100_1の動作をより詳細に説明する。

(1)DPLL10_1は、外部基準クロック700に位相同期した出力クロック701_1(周波数fdpll＝20MHz)を出力する。この出力クロック701_1は、DDS44にその基準クロックとして入力されると共に、冗長構成のクロック装置100_2にクロック704_1として供給されている(図１参照。)。

(2)DDS44は、基準クロック701_1(周波数fdpll＝20MHz)と周波数設定値(位相差増加分)＝Δφ1(t)を入力し、クロック702_1(周波数fdds(t)＝8kHz)を出力する。この出力周波数fdds(t)は、位相差増加分Δφ(t)＝Δφ1(t)、N＝“DDS44の周波数設定値のbit数(本実施例ではN=32bit)"とすれば、次式(1)で示される。

ここで、基準クロック701_1の周波数は変動しないため、fdpll＝定数である。

この式(1)をラプラス変換すると次式(2)が得られる。

また、周波数f(t)と位相φ(t)は、次式(3)の関係がある。

この式(3)をラプラス変換すると次式(4)が得られる。

この式(4)を変形すると次式(5)が得られる。

この式(5)に、DDS44の出力周波数f(s)＝fdds(s)及び出力位相φ(s)＝θo(s)を対応づけて式(2)に代入すると次式(6)が得られる。

この式(6)を変形して次式(7)が得られる。

ここで、式(7)の定数部を次式(8)のKνとすると、式(7)から式(9)が得られる。

この式(9)はDDS44_1の入力Δφ(s)と出力位相θo(s)の関係を示している。DDS44_1がディジタル処理しているので、DDS44_1の出力クロック702_1は階段状波形である。

ローパスフィルタ45_1は、出力クロック702_1を波形整形して正弦波とするものであるので、ローパスフィルタ45_1の出力クロック703_1も上式(9)式で示すことができる。このクロック703_1は、スイッチ30_1の一方の入力端子に与えられるとともに、ディジタル位相比較器42_1にフィードバックされる。

分周器41_1は、入力クロック704_2(周波数＝20MHz)を分周(1/2500)して、出力クロック705_1の周波数が、DDS44_1の出力クロック702_1の周波数fdds＝8kHzとほぼ同一になるようし、このクロック705_1(8kHz)を位相比較器42_1及びスイッチ30_1の他方の入力端子に与える。

位相比較器42_1は、クロック703_1及びクロック705_1のエッジ間のクロック数を、例えば、位相比較器42_1のカウント用内部クロック＝20MHzで計数して、入力したクロック703_1(θo(s))及びクロック705_1(θi(s))の位相差を信号Nd(s)として出力する。この出力信号Nd(s)は次式(10)で示される。

ここで、Kd［rad/count］は定数である。

ディジタルローパスフィルタ43_1(図３参照。)は、位相比較器42_1のカウントクロック計測数(Nd(s))をフィルタリングして、DDS44_1の周波数設定値Nν(s)(位相差増加分Δφ)を出力する。ディジタルローパスフィルタ43_1の伝達関数＝F(s)とすれば、次式(11)が得られる。

図３に示したディジタルローパスフィルタ43_1の特性は、A，BをLPF43_1内の乗算器81，82の乗算係数とすれば、次式(12)で示すことができる。

この式(12)をF(z)→F(s)変換して、次式(13)が得られる。

ここで、Tはディジタル処理サンプリング周期である。

DDS44は、式(11)で示した周波数設定値(チューニングワード)Nν(s)(位相差増加分＝Δφ(s))に応じた出力位相θo(s)を出力する。この出力位相θo(s)は次式(14)で示すことができる。この式(14)は、式(9)にΔφ(s)＝Nν(s)を代入したものと同じである。

ここで、Kνは次式(15)である。この式(15)と上記の式(8)は単位の次元が異なっているのみで同じものである。

上記の式(14)に式(11)を代入し、さらに式(10)を代入すると次式(16)が得られる。

この式(16)から、θo(s)をθi(s)で示した次式(17)が得られる。

この式(17)から位相差補正部40_1(分周器41_1を除く。)の伝達関数H(s)は次式(18)で示すことができる。

位相差補正部40_1は、この伝達関数H(s)でクロック703(θo(s))の位相とクロック705(θi(s))の位相とが一致するように自律的に動作する。すなわち、ディジタルローパスフィルタ43の出力＝Δφを周波数設定値(Nν(s))としてDDS44に与えることにより、位相比較器42における位相差(θi(s)−θo(s))＝0となるようDDSの出力θo(s)がフィードバック制御される。すなわち、クロック705(θi(s))の位相にクロック703(θo(s))の位相が一致するよう制御される。したがって、伝達関数H(s)内の定数を適当に設定することにより、位相差補正部40_1は最適な位相差補正動作が可能になる。以上の動作は、クロック装置100_1で説明したが、クロック装置100_2についても同様である。

これにより、位相差補正部40_1は、クロック701_1(20MHz)と、クロック装置100_2から供給されたボード間遅延50_2を含むクロック704_2(20MHz)とを入力し、自動的に、互いに位相差の無いクロック703_1(8kHz)とクロック705_1(8kHz)をスイッチ30_1に与えることになる。この結果、例えば、クロック703_1に異常が発生し、分配PLL20_1の入力クロックをクロック703_1からクロック705_1に切り替えた場合においても、位相飛びが発生しないクロック切り替えが可能になる。

また、ディジタル位相比較器42_1の位相差カウント用内部クロック(図示せず。)の周波数＝20MHzとした場合、位相比較器42_1における位相差検出分解能＝(8k/20MHz)x2π=2.5[mrad]となる。すなわち、位相飛び量をこの程度まで小さくすることが可能になる。この位相飛び量は、本発明のシステムクロック装置を実装するシステム装置に影響を与えない程度に充分小さく、システムクロック装置のユーザは、ボード間遅延量の把握及び位相差を補正するための調整の必要がない。

また、図２に示した位相差補正部40_1は、ローパスフィルタ45以外の機能は、小型化及び集積回路化可能なディジタル方式で構成することが可能であり、位相差補正部40_1は、小型化及び集積化可能であり、さらには、クロック装置100A_1，100A_2の小型化及び集積回路化が可能になる。

本発明に係るシステムクロック装置の構成実施例を示したブロック図である。本発明に係るシステムクロック装置における位相差補正部の詳細構成例を示したブロック図である。本発明に係るシステムクロック装置におけるディジタルLPFの構成例を示したブロック図である。従来のシステムクロック装置例(1)を示したブロック図である。従来のシステムクロック装置例(2)を示したブロック図である。

符号の説明

100，100A，100B システムクロック装置
100_1，100_2，100A_1，100A_2，100B_1，100B_2 クロック装置
10，10_1，10_2 ディジタルPLL回路(DPLL)
20，20_1，20_2 分配PLL回路(DISTPLL)
21，21_1，21_2 位相比較器、PD 22，22_1，22_2 ローパスフィルタ、LPF
23，23_1，23_2 電圧制御発振器、VCO 24，24_1，24_2 分周器、DIV(1/N)
30，30_1，30_2 スイッチ
40，40_1，40_2 位相差補正部 41，41_1，41_2 分周器、DIV(1/R)
42，42_1，42_2 ディジタル位相比較器、DigitalPD
43，43_1，43_2 ディジタルローパスフィルタ、DigitalLPF
44，44_1，44_2 ダイレクトディジタルシンセサイザ、DDS
45，45_1，45_2 ローパスフィルタ、LPF
50_1，50_2 ボード間遅延 60_1，60_2 ディレイライン
81，82 乗算器 83，85 加算器
84 遅延回路 700 基準クロック
701，701_1，701_2 クロック(fdll) 702，702_1，702_2 クロック(fdds)
703，703_1，703_2，706_1，706_2 クロック
704，704_1，704_2，705，705_1，705_2 クロック
800_1，800_2 システムクロック
Δφ，Δφ1，Δφ2 位相差増加分
Nν(s) 周波数設定値
図中、同一符号は同一又は相当部分を示す。

Claims

周波数設定値に基づいて、入力された第１基準クロックを周波数の異なる第２基準クロックとして出力するシンセサイザと、
冗長構成された他方の系から入力された第１クロックを該第２基準クロックの周波数となるように分周して、第２クロックを出力する分周器と、
該第２基準クロックと該第２クロックとの位相差を検出し、該第２クロックの位相に該第２基準クロックの位相を合わせて該位相差を減ずる方向の該周波数設定値を該シンセサイザに与える位相比較器と、
該第１基準クロックが正常なとき、該第２基準クロックを選択し、異常のとき、該第２クロックを選択して出力するスイッチと、
を特徴とするシステムクロック装置。
請求項１において、
該周波数設定値をフィルタリングして、該シンセサイザに与えるローパスフィルタをさらに備えたことを特徴とするシステムクロック装置。
請求項１において、
該スイッチで選択された該クロックを入力してシステムクロックを出力するPLL回路を備えたことを特徴とするシステムクロック装置。