JP2004274293A

JP2004274293A - クロック信号生成装置及びクロック信号生成方法

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Publication number: JP2004274293A
Application number: JP2003060932A
Authority: JP
Inventors: Toshio Aoki; 稔生青木; Tomoichi Hamada; 倫一濱田; Takeshi Tominaga; 剛冨永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-03-07
Filing date: 2003-03-07
Publication date: 2004-09-30

Abstract

【課題】集積回路化に適しており、且つジッタを低減するとともに、入力信号の変動に対する応答速度を改善した、安定したクロック生成装置を提供することを目的とする。
【解決手段】基準信号を入力し、入力された基準信号に基づいて、サンプリング周期信号を生成する周期カウンタ１１と、クロック信号を入力し、上記サンプリング周期信号に基づいて入力されたクロック信号の周波数と上記サンプリング周期との積となる上記クロック信号のトリガ数を演算し、演算されたトリガ数をデジタルシンセサイザ入力信号として出力するトリガカウンタ１２と、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて上記クロック信号と周波数の異なるクロック信号を生成し、出力するＤＤＳ２とを備えたことを特徴とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、クロック信号生成装置に関する。特に、通信機器の復調回路、例えば４相位相変調信号を復調するデジタル直交復調器に使用される再生クロック生成回路に関するものである。
【０００２】
【従来の技術】
情報通信分野においては、送信側と受信側との間の同期を取るために、クロック生成回路が用いられている。従来のクロック生成回路は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）を用いてＶＣＯの制御信号とするもの、すなわち、受信信号からクロック抽出手段により抽出されたクロック信号を１／Ｍカウンタにより分周した信号と、ＶＣＯ（電圧制御発振器）の出力クロックを１／Ｎカウンタにより分周した信号との差（クロック誤差）を位相比較手段により生成し、ループフィルタで平滑化してＶＣＯの制御信号とするものになっている。
【０００３】
また、ジッタを低減しつつ周波数引き込み範囲の拡大を図ると共に、特性を容易に変化させることのできるクロック供給装置を提供することを目的として以下の記載がされた文献が存在する。上記目的を達成するために本発明は、与えられるタイミング信号および所定ビットの制御信号に基づき発振信号を出力する発振信号生成手段と、外部から供給されるクロック信号と前記発振信号との誤差に基づき前記制御信号を生成する制御信号生成手段とを具備することを特徴とする。より具体的には、前記発振信号生成手段は、所定の位相間隔で分割された正弦波波形の振幅データを各々の位相に相当するアドレスに順次記憶したメモリと、前記タイミング信号および前記制御信号に基づくステップで前記アドレスを非連続的に指定し当該アドレスに記憶された前記振幅データを読み出す読み出し手段と、この読み出し手段により読み出された振幅データをアナログ変換して階段状の電圧信号を出力するデジタル／アナログ変換手段と、前記階段状の電圧信号から高周波成分を除去する低域フィルタとを備え、例えば、少なくとも前記メモリと、前記読み出し手段と、前記デジタル／アナログ変換手段と、前記低域フィルタとを同一の基板上に形成したＤＤＳ（ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ）としてなることを特徴とする（特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３２４０９２号公報
【０００５】
【発明が解決しようとする課題】
従来のクロック生成回路は、アナログ機器としてのループフィルタの特性（時定数）に左右される部分が大きく、応答速度や安定度などの面で十分な精度を得にくい。またクロック抽出手段をデジタル化する場合、サンプリングクロックの制約等から、抽出クロックに含まれるジッタのピーク値が大きくなる傾向があり、従来のクロック生成回路のように、ＰＬＬを用いたアナログ方式のジッタフィルタでは、残留ジッタのピーク値を十分に抑圧することが困難である。
【０００６】
また、復調回路を集積回路化する上でも、ＰＬＬを用いたジッタフィルタは、完全デジタル化が困難である為、妨げの原因となっている。
【０００７】
この発明は、集積回路化に適しており、且つジッタを低減するとともに、入力信号の変動に対する応答速度を改善した、安定したクロック生成装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るクロック信号生成装置は、基準信号を入力し、入力された基準信号に基づいて、サンプリング周期信号を生成する周期信号生成部と、
外部から供給されるクロック信号を入力し、上記周期信号生成部により生成されたサンプリング周期信号に基づいて入力されたクロック信号の周波数と上記サンプリング周期信号のサンプリング周期との積となる上記クロック信号のトリガ数を演算し、演算されたトリガ数をデジタルシンセサイザ入力信号として出力する演算部と、
上記演算部により出力されたデジタルシンセサイザ入力信号と上記基準信号とを入力し、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて上記クロック信号と周波数の異なるクロック信号を生成し、生成されたクロック信号を出力するデジタルシンセサイザと
を備えたことを特徴とする。
【０００９】
【発明の実施の形態】
実施の形態１．
図１は、実施の形態１におけるクロック生成回路を示す図である。
図１において、同期クロック生成回路１（クロック信号生成装置の一例である）は、周期カウンタ１１、トリガカウンタ１２、ラッチ１３、ダイレクトデジタルシンセサイザ（ＤＤＳ）２を備えている。ＤＤＳ２は、累積加算器２１、ＲＯＭ２２、Ｄ／Ａ変換器２３、ＬＰＦ（ループフィルタ）２４を有している。
【００１０】
周期信号生成部の一例として、周期カウンタ１１は、基準信号を入力し、入力された基準信号に基づいて、サンプリング周期信号を生成する。具体的には、周期カウンタ１１は、周波数ｆ０の基準信号を入力し、周波数ｆ０の基準信号に基づいて、カウント値Ｎによるサンプリング周期Ｎ／ｆ０のサンプリング周期信号を生成する。すなわち、周期カウンタ１１は、外部から供給される基準信号からＮカウントのサンプリング周期信号を生成する。
【００１１】
演算部の一例として、トリガカウンタ１２は、外部から供給されるクロック信号を入力し、上記周期信号生成部により生成されたサンプリング周期信号に基づいて入力されたクロック信号の周波数と上記サンプリング周期信号のサンプリング周期との積となる上記クロック信号のトリガ数を演算し、演算されたトリガ数をデジタルシンセサイザ入力信号として出力する。具体的には、トリガカウンタ１２は、サンプリング周期Ｎ／ｆ０毎に上記クロック信号の周波数ｆｉｎとなる上記クロック信号の信号数を計数し、上記期間Ｎ／ｆ０に上記クロック信号の信号数を乗じたトリガ数（Ａ＝ｆｉｎ・Ｎ／ｆ０）を演算し、演算されたトリガ数をデジタルシンセサイザ入力信号として出力する。言いかえれば、トリガカウンタ１２は、前記サンプリング周期信号に基づき外部から供給されるクロック信号のトリガ数Ａを計数し所定ビットの制御信号として出力する。
【００１２】
ラッチ部の一例として、ラッチ１３は、上記演算部により演算されたデジタルシンセサイザ入力信号をラッチし、ラッチされたデジタルシンセサイザ入力信号をＤＤＳ２に出力する。
【００１３】
デジタルシンセサイザの一例として、ＤＤＳ２は、上記演算部により出力されたデジタルシンセサイザ入力信号をラッチ１３を介して入力し、さらに、上記基準信号を入力し、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて上記クロック信号と周波数の異なるクロック信号を生成し、生成されたクロック信号を出力する。言いかえると、ＤＤＳ２では、累積加算器２１が上記基準信号に基づき上記デジタルシンセサイザ入力信号ｆｉｎ・Ｎ／ｆ０の値を加算値として累積加算し、上記累積加算器２１により累積加算される値に基づいて位相最大値Ｍの位相信号としてのクロック信号を生成することにより、ｆｉｎの周波数の上記クロック信号に対しｆｉｎ・Ｎ／Ｍの周波数のクロック信号を生成する。
【００１４】
言いかえれば、図１において、周期カウンタ１１は、基準信号に基づき、カウント値Ｎのサンプリング周期信号を生成する。このサンプリング周期毎に、入力クロックのトリガをトリガカウンタ１２でカウントし、同じく更新タイミング信号周期で動作するラッチ１３を介して所定ビットの制御信号Ａを出力する。この制御信号を、累積加算器２１、ＲＯＭ２２、Ｄ／Ａ変換器２３、ＬＰＦ２４で構成される、ダイレクトデジタルシンセサイザ（ＤＤＳ２）に入力し、発振信号（上記クロック信号と周波数の異なるクロック信号の一例である）を生成している。
【００１５】
次にＤＤＳ２部について詳細に説明する。
累積加算器２１は、上記基準信号に基づき上記デジタルシンセサイザ入力信号のレベルを加算値として累積加算し、累積加算される値に基づいてデジタル信号である上記周波数の異なるクロック信号を生成する。言いかえれば、累積加算器２１は、前記基準信号に基づき前記制御信号を加算値として最大値Ｍの位相信号を生成する。
【００１６】
ＲＯＭ２２は、前記位相信号に基づき正弦波波形をサンプリングした波形データを記憶し、記憶された波形データを出力する。
【００１７】
デジタル／アナログ（Ｄ／Ａ）変換器２３は、上記累積加算器２１により生成された上記周波数の異なるクロック信号をアナログ信号に変換する。言いかえれば、Ｄ／Ａ変換器２３は、ＲＯＭ２２により記憶された前記波形データから電圧波形を生成する。
【００１８】
フィルタの一例としてＬＰＦ２４は、上記Ｄ／Ａ変換器２３によりアナログ信号に変換された上記周波数の異なるクロック信号からスプリアス成分を除去する。言いかえれば、ＬＰＦ２４は、前記電圧波形からスプリアス成分を除去した前記クロック信号のＮ／Ｍ周波数の発振信号を出力する。
【００１９】
すなわち、前記制御信号を、位相最大値Ｍの累積加算器３１で加算し、その加算結果をＲＯＭ３２のアドレスに与える。このＲＯＭ３２には正弦波波形を位相最大値Ｍの位相刻みでサンプリングした波形データが記憶されており、累積加算器２１の出力により飛び飛びのデータがＤ／Ａ変換器２３に与えられる。Ｄ／Ａ変換器２３からは、階段状の電圧波形が出力され、ＬＰＦ２４によりスプリアス成分を除去する事で所望の発振信号を得ることができるようになっている。
【００２０】
ここで、出力される発振信号の周波数Ｆｏｕｔは、基準信号の周波数Ｆ０に同期した累積加算器２１の、位相最大値Ｍと加算値である制御信号（トリガ数Ａ）との比であり、Ｆｏｕｔ＝（Ａ／Ｍ）・Ｆ０で求められる。
また制御信号（トリガ数Ａ）は、サンプリング周期Ｍに対する、基準信号の周波数Ｆ０とクロック信号の周波数Ｆｉｎとの比であり、Ａ＝（Ｆｉｎ／Ｆ０）・Ｎで求められる。
【００２１】
よって、発振信号の周波数Ｆｏｕｔは、クロック信号の周波数Ｆｉｎに対して、Ｆｏｕｔ＝（Ｎ／Ｍ）・Ｆｉｎの関係で表され、クロック信号に同期し、且つ基準信号の周波数Ｆ０の影響を受けない、周波数比Ｎ／Ｍの発振信号が得られることになる。
【００２２】
以上のように、本実施の形態１は、入力クロックに同期した、周波数の異なる発振信号を生成することに対し、発振信号のループ・バック制御を実施せず、入力クロックを用いて、フィードフォワード制御により発振信号を生成する。そして、フィードフォワード制御方式により入力クロックの変動に対し迅速に応答が可能となり、ループ・バック制御に必要な追従特性や周波数引き込み特性等の調整が不要となる。言いかえれば、上記実施の形態を用いれば、クロック信号に対する発振信号の周波数が一義に求められることにより、ループ・バック制御に必要な、周波数引き込み特性等の調整が不要となる。
【００２３】
さらに、Ｄ／Ａ変換までの全ての回路をデジタル化することにより、デジタル復調回路等とを組み合われた集積回路化が可能となり、また外乱の影響を受け難い安定した発振信号が得られる。
【００２４】
実施の形態２．
実施の形態２では、実施の形態１を、受信信号の伝送クロック再生に用いた応用例について図２を用いて説明する。
図２は、実施の形態２におけるクロック生成回路を示す図である。
図２において、同期クロック生成回路１（クロック信号生成装置の一例である）は、図１の構成に対し、さらに、クロック抽出部３を備えている。
【００２５】
クロック抽出部３は、受信信号と周波数Ｆ０の上記基準信号とを入力し、入力された受信信号に基づいて上記クロック信号（周波数Ｆｉｎ）を抽出し、入力された基準信号と抽出されたクロック信号との周波数差分（Ｆ０−Ｆｉｎ）を検出し、検出された周波数差分をクロック誤差信号として出力する。
上記周期信号生成部の一例である周期カウンタ１１は、周波数Ｆ０の基準信号を入力し、入力された周波数Ｆ０の基準信号に基づいて、サンプリング周期がＮ／Ｆ０となるカウント値Ｎのサンプリング周期信号を生成する。
上記演算部の一例であるトリガカウンタ１２は、上記クロック抽出部３により出力されたクロック誤差信号を入力し、サンプリング周期がＮ／Ｆ０となる上記サンプリング周期信号に基づいて、上記クロック信号の信号数の代わりに、入力されたクロック誤差信号の信号数（Ｆ０−Ｆｉｎとなる）を計数し、トリガ数の代わりに、上記カウント値Ｎと、上記サンプリング周期信号と計数されたクロック誤差信号の信号数との積（（Ｆ０−Ｆｉｎ）・Ｎ／Ｆ０）との差分値（Ａ’＝Ｎ−（Ｆ０−Ｆｉｎ）・Ｎ／Ｆ０＝Ｆｉｎ・Ｎ／Ｆ０）を演算し、演算された差分値（Ｆｉｎ・Ｎ／Ｆ０）を上記デジタルシンセサイザ入力信号として出力する。
上記デジタルシンセサイザの一例であるＤＤＳ２は、上記演算部により出力されたデジタルシンセサイザ入力信号と上記基準信号とを入力し、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて、上記Ｆｏｕｔ＝（Ａ／Ｍ）・Ｆ０の関係から上記クロック信号と周波数の異なるクロック信号（周波数Ｆｏｕｔ＝Ｆｉｎ・Ｎ／Ｍ）を生成し、生成されたクロック信号を出力する。
【００２６】
言いかえれば、クロック抽出部３は、受信信号から伝送クロックを抽出し、基準信号との位相差（周波数差分）を検出しクロック誤差信号として出力する。実施の形態１では、トリガカウンタ１１はサンプリング周期毎のトリガ数を出力していたが、実施の形態２では、周期カウント値Ｎと前記トリガ数との差を、新たなトリガ数として生成し、制御信号として生成することにより実施の形態１と同様の効果を得られる。
【００２７】
以上のように、実施の形態２におけるクロック生成回路は、実施の形態１に記載のクロック生成回路をもちいて、外部から供給される受信信号から、伝送クロック抽出手段３を介して得られるクロック誤差信号に基づいても、ジッタを低減した再生クロックを出力することができる。
【００２８】
また、図２では、ラッチ１３は、例えば、クロック抽出部３からクロック断信号を入力し、クロック断時にラッチ動作を停止させることにより、クロック断が発生するまでの制御信号を保持し、クロック出力の瞬断を防止することができる。言いかえれば、ラッチ部の一例であるラッチ１３は、クロック断信号を入力し、入力されたクロック断信号に基づき、ラッチ１３の動作を制御する。クロック断信号は、外部から供給されてもよい。
【００２９】
さらに、図２では、累積加算器２１が例えば、クロック抽出部３から位相同期信号を入力する。位相同期信号により累積加算器２１を任意の位相にプリセットすることにより、発振信号の位相同期制御を行っている。言いかえれば、上記累積加算器２１は、外部から供給される位相同期信号を入力し、入力された位相同期信号に基づき、累積加算された値を初期化する。
これにより、冗長構成をとるシステム等で、クロック信号を切り替える際、切替に伴うクロック位相の変動を最小限に抑制する事が出来、後段のＰＬＬフィルタ等を省略することができる。
【００３０】
実施の形態３．
図３は、実施の形態３におけるクロック生成回路を示す図である。
図３において、同期クロック生成回路１（クロック信号生成装置の一例である）は、図１の構成に対し、さらに、移動平均部４１、残差補正部４２、加算器４３、リミッタ４４を備えている。
移動平均化部４１は、、上記演算部により出力されたデジタルシンセサイザ入力信号を移動平均化した移動平均信号と移動平均化された際に生じる平均残差の信号である平均残差信号とを生成する。言いかえれば、移動平均化部４１は、制御信号を移動平均化した信号を生成する。さらに言いかえれば、移動平均化部４１は、前記制御信号から移動平均信号および平均残差信号を生成する。
補正信号生成部の一例として、残差補正部４２は、上記移動平均化部４１により生成された上記平均残差信号に基づいて１ビットの補正信号を生成する。
加算部の一例として、加算器４３は、上記残差補正部４２により生成された補正信号と上記移動平均化部４１により生成された移動平均信号とを加算し、上記移動平均信号を補正する。
すなわち、残差補正部４２および加算器４３は、移動平均化した際に発生する残差信号を用いて制御信号の補正を行う。言いかえれば、残差補正部４２および加算器４３は、前記残差信号から１ビットの補正信号を生成し、前記移動平均信号を補正する。
変動範囲制限部の一例として、リミッタ４４は、上記演算部により出力されたデジタルシンセサイザ入力信号の変動範囲を制限する。言いかえれば、リミッタ４４は、制御信号の変動範囲を制限する。
【００３１】
移動平均化部４１を追加することにより、クロック信号の急激な変動を抑止し、より安定した発振信号を生成することが可能となる。さらに、残差補正部４２を用いて移動平均化した際に発生する残差信号から、１ビットの補正信号を生成して加算器４３を用いて移動平均化した制御信号を補正することにより、位相残差の蓄積を防止することが出来る。
【００３２】
また、制御信号の生成にリミッタ４４を介することにより、入力クロック信号の異常などにより異常な制御信号が生成された場合に、制御信号の変動範囲を抑止し、発振信号の周波数範囲を補償することにより、後段に接続される機器（回路）に異常周波数が入力されて動作不能に陥ることを防止できる。
【００３３】
【発明の効果】
本発明によれば、入力クロックを用いて、フィードフォワード制御により発振信号を生成することができる。そして、フィードフォワード制御方式により入力クロックの変動に対し迅速に応答が可能となり、ループ・バック制御に必要な追従特性や周波数引き込み特性等の調整を不要とすることができる。
【図面の簡単な説明】
【図１】実施の形態１におけるクロック生成回路を示す図である。
【図２】実施の形態２におけるクロック生成回路を示す図である。
【図３】実施の形態３におけるクロック生成回路を示す図である。
【符号の説明】
１同期クロック生成回路、２ＤＤＳ、３クロック抽出部、１１周期カウンタ、１２トリガカウンタ、１３ラッチ、２１累積加算器、２２ＲＯＭ、２３Ｄ／Ａ変換器、２４ＬＰＦ、４１移動平均化部、４２残差補正部、４３加算器、４４リミッタ。

Claims

基準信号を入力し、入力された基準信号に基づいて、サンプリング周期信号を生成する周期信号生成部と、
外部から供給されるクロック信号を入力し、上記周期信号生成部により生成されたサンプリング周期信号に基づいて入力されたクロック信号の周波数と上記サンプリング周期信号のサンプリング周期との積となる上記クロック信号のトリガ数を演算し、演算されたトリガ数をデジタルシンセサイザ入力信号として出力する演算部と、
上記演算部により出力されたデジタルシンセサイザ入力信号と上記基準信号とを入力し、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて上記クロック信号と周波数の異なるクロック信号を生成し、生成されたクロック信号を出力するデジタルシンセサイザと
を備えたことを特徴とするクロック信号生成装置。
上記周期信号生成部は、周波数ｆ０の基準信号を入力し、周波数ｆ０の基準信号に基づいて、カウント値Ｎによるサンプリング周期Ｎ／ｆ０のサンプリング周期信号を生成し、
上記演算部は、サンプリング周期Ｎ／ｆ０毎に上記クロック信号の周波数ｆｉｎとなる上記クロック信号の信号数を計数し、上記期間Ｎ／ｆ０に上記クロック信号の信号数を乗じたトリガ数ｆｉｎ・Ｎ／ｆ０を演算し、演算されたトリガ数をデジタルシンセサイザ入力信号として出力し、
上記デジタルシンセサイザは、上記基準信号に基づき上記デジタルシンセサイザ入力信号ｆｉｎ・Ｎ／ｆ０の値を加算値として累積加算する累積加算器を有し、上記累積加算器により累積加算される値に基づいて位相最大値Ｍの位相信号としてのクロック信号を生成することにより、ｆｉｎの周波数の上記クロック信号に対しｆｉｎ・Ｎ／Ｍの周波数のクロック信号を生成することを特徴とする請求項１記載のクロック信号生成装置。
上記クロック生成装置は、さらに、受信信号と上記基準信号とを入力し、入力された受信信号に基づいて上記クロック信号を抽出し、入力された基準信号と抽出されたクロック信号との周波数差分を検出し、検出された周波数差分をクロック誤差信号として出力するクロック抽出部を備え、
上記周期信号生成部は、基準信号を入力し、入力された基準信号に基づいて、カウント値Ｎのサンプリング周期信号を生成し、
上記演算部は、上記クロック抽出部により出力されたクロック誤差信号を入力し、上記サンプリング周期信号に基づいて、上記クロック信号の信号数の代わりに、入力されたクロック誤差信号の信号数を計数し、トリガ数の代わりに、上記カウント値Ｎと、上記サンプリング周期信号と計数されたクロック誤差信号の信号数との積との差分値を演算し、演算された差分値を上記デジタルシンセサイザ入力信号として出力し、
上記デジタルシンセサイザは、上記演算部により出力されたデジタルシンセサイザ入力信号と上記基準信号とを入力し、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて上記クロック信号と周波数の異なるクロック信号を生成し、生成されたクロック信号を出力することを特徴とする請求項１記載のクロック信号生成装置。
上記クロック信号生成装置は、さらに、上記演算部により演算されたデジタルシンセサイザ入力信号をラッチし、ラッチされたデジタルシンセサイザ入力信号を上記デジタルシンセサイザに出力するラッチ部を備え、
上記ラッチ部は、クロック断信号を入力し、入力されたクロック断信号に基づき、ラッチの動作を制御することを特徴とする請求項１〜３のいずれかに記載のクロック信号生成装置。
上記累積加算器は、外部から供給される位相同期信号を入力し、入力された位相同期信号に基づき、累積加算された値を初期化することを特徴とする請求項２記載のクロック信号生成装置。
上記クロック信号生成装置は、さらに、上記演算部により出力されたデジタルシンセサイザ入力信号を移動平均化した移動平均信号と移動平均化された際に生じる平均残差の信号である平均残差信号とを生成する移動平均化部と、
上記移動平均化部により生成された上記平均残差信号に基づいて１ビットの補正信号を生成する補正信号生成部と、
上記補正信号生成部により生成された補正信号と上記移動平均化部により生成された移動平均信号とを加算し、上記移動平均信号を補正する加算部と
を備えたことを特徴とする請求項１記載のクロック信号生成装置。
上記クロック信号生成装置は、さらに、上記演算部により出力されたデジタルシンセサイザ入力信号の変動範囲を制限する変動範囲制限部を備えたことを特徴とする請求項１記載のクロック信号生成装置。
基準信号を入力し、入力された基準信号に基づいて、サンプリング周期信号を生成する周期信号生成工程と、
外部から供給されるクロック信号を入力し、上記周期信号生成部により生成されたサンプリング周期信号に基づいて入力されたクロック信号の周波数と上記サンプリング周期信号のサンプリング周期との積となる上記クロック信号のトリガ数を演算する演算工程と、
上記演算工程により演算されたトリガ数をデジタルシンセサイザ入力信号として出力する第１の出力工程と、
デジタルシンセサイザを用いて、上記第１の出力工程により出力されたデジタルシンセサイザ入力信号と上記基準信号とを入力し、入力されたデジタルシンセサイザ入力信号と上記基準信号とに基づいて上記クロック信号と周波数の異なる同期クロック信号を生成し、生成されたクロック信号を出力する第２の出力工程と
を備えたことを特徴とするクロック信号生成方法。