JP2019009781A - クロック同期および周波数変換のための装置および方法 - Google Patents
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Abstract
【解決手段】クロック同期および周波数変換のための装置および方法が本明細書で提供される。クロック同期および周波数変換集積回路(IC)は、1つまたは2つ以上の基準信号に関して制御されたタイミング関係を有する、1つまたは2つ以上の出力クロック信号を発生させる。本明細書の教示は、クロック同期および周波数変換ICに対するいくつかの改善点を提供するが、該改善点としては、システムクロックエラーの低減、クロック伝搬遅延の変動の低減、基準信号のより低い待ち時間の監視、正確なタイミング分配および回復、強化された位相ロックループ(PLL)更新率のためのタイミングイベントの外挿、高速なPLLロッキング、改善された基準信号位相シフトの検出、基準信号間の強化された位相オフセットの検出、および/またはデシメーションにおいて失われた位相情報への整列、が挙げられるが、これらに限定されない。
【選択図】図1
Description
システムクロックの補償
信号伝搬遅延における変動の低減
動的に制御された待ち時間を有する基準モニタ
正確なタイミング分配および回復
高められたPLL更新率のためのタイミングイベントの外挿
低ループ帯域幅のための高速ロッキングPLL
位相シフト検出
ビルドアウトクロック切り換え残余の低減
デシメーションにおいて喪失した位相情報の整列
応用例
結論
12 フィードバッククロックマルチプレクサ
14 位相オフセットコントローラ
15 温度センサ
16 システムクロック補償回路
17 内部ゼロ遅延制御回路
18 基準モニタ
19 基準切り換え回路
21 補助数値制御発振器(NCO)
23 制御ピンインターフェース
23 制御ピン
24 シリアルポートおよびメモリコントローラ
40 周波数変換集積回路(IC)
41 入力マルチプレクサ
42 維持増幅器
43 第1の入力増幅器
44 第2の入力増幅器
45 マルチプレクサ
46 周波数倍増回路
47 分周器
48 出力マルチプレクサ
51 デジタル位相検出器
52 デジタルループフィルタ
54 フィードバック分周器
55 デジタル基準信号
56 デジタルフィードバック信号
57 出力クロック信号
59 メモリ
61 位相検出器
62 ループフィルタ
63 電圧制御発振器(VCO)
64 分周器
65 基準クロック信号
66 フィードバッククロック信号
67 出力クロック信号
71 システム基準制御回路
72 ループフィルタ
74 フィードバック分周器
75 ロック検出器
76 校正回路
78 システム基準信号
79 フィードバッククロック信号
80 ループコントローラ
83 ホールドオーバースイッチ
84 プロセッサ
85 ループコントローラ
86 ロック検出器
89 入力基準信号
90 フィードバック信号
91 基準デジタルタイムスタンプ
91 入力基準信号
92 フィードバックデジタルタイムスタンプ
95 変換回路
96 シグマデルタ変調器(SDM)
97 調整ワードフィルタ
101 入力基準バッファ
103 基準分周器
110 出力分配回路
121 第1のマルチプレクサ
122 第2のマルチプレクサ
123 第3のマルチプレクサ
131 タイムスタンププロセッサ
132 デジタルループフィルタ
133 調整ワードプロセッサ
135 フィードバック分周器
141 ループフィルタ
143 フィードバック分周器
145 第1のフィードバック経路
146 第2のフィードバック経路
147 第3のフィードバック経路
150 周波数変換ループ
153 フィードバック分周器
201 システムクロック発生回路
202 システムクロック補償回路
203 回路ブロック
210 電子システム
212 システムクロック補償回路
214 フィルタ
217 基準モニタ
221 エラーモデル
222 システムクロックエラー算出回路
230 電子システム
231 クロック差算出回路
232 システムクロック補償回路
233 システムクロックエラー算出回路
240 電子システム
251 内部温度センサ
252 マルチプレクサ
253 乗算器
254 加算器
255 フィルタ
256 メモリ
260 電子システム
261 入力基準バッファ
262 入力基準分周器
265 ループフィルタ
266 補償算出器
268 フィードバック分周器
269 システムクロックエラー算出回路
276 コンバイナ
277 スルーレートリミッタ
280 システムクロック補償回路
282 累算器
284 プロセッサ
289 プロセッサ
402 宛先ノード
405 出力ピン
406 タイミング回路
408 遅延補償回路
410 電子システム
412 宛先ノード
413 信号経路
414 戻り経路
415 遅延補償回路
416 遅延補償回路
417 入力基準ピン
418 出力ピン
419 戻り経路ピン
423 遅延モデル
424 遅延エラー算出回路
430 電子システム
432 遅延補償回路
433 遅延差検出器
434 遅延エラー算出回路
440 電子システム
448 遅延補償回路
451 内部温度センサ
452 マルチプレクサ
453 乗算器
454 加算器
455 フィルタ
456 遅延補償回路
459 加算器
475 第1の信号経路
476 第2の信号経路
480 基準ピン
481 第1の出力ピン
482 第2のクロック出力ピン
483 遅延要素
484 遅延要素
486 遅延補償回路
490 電子システム
601 クロック測定回路
602 基準モニタ
603 統計処理回路
604 待ち時間
610 基準監視システム
620 基準監視システム
670 基準監視システム
671 基準バッファ
672 基準分周器
674 基準モニタ
675 タイマー
676 出力論理回路
681 統計処理回路
682 待ち時間
682 基準モニタ
801 ソースデバイス
802 宛先デバイス
803 データハブ
804 共通時間ベース
805 ローカル発振器(LO)
810 電子システム
813 デジタルインターフェース
820 電子システム
842 フォーマット変換回路
843 同期回路
845 上方変換回路
850 ソースデバイス
851 フォーマット変換回路
853 同期回路
855 上方変換回路
860 宛先デバイス
862 フォーマット変換回路
863 同期回路
871 フォーマット変換回路
873 同期回路
881 同期回路
882 ソースフォーマット変換回路
883 宛先フォーマット変換回路
1001 第1の信号
1002 第2の信号
1003 第3の信号
1009 第1の信号
1011 信号
1050 入力分周器
1051 デジタル位相検出器
1052 外挿回路
1055 入力信号
1132 外挿回路
1150 周波数変換ループ
1211 減算回路
1231 微分回路
1241 同期回路
1251 デジタル位相検出器
1252 スルーレートリミッタ
1301 位相シフト検出器
1302 拡張検出閾値
1310 位相シフト検出器
1311 位相エラー微分回路
1312 ウインドウ化累算器
1320 位相シフト検出器
1321 多数決原理処理回路
1330 位相シフト検出器
1400 位相オフセット検出システム
1403 マルチプレクサ
1405 位相オフセット検出器
1650 分周器
1651 デジタル位相検出器
1652 内挿回路
1655 入力基準
Claims (164)
- システムクロック補償(IC)を有する集積回路(IC)であって、
システム基準信号に基づいてシステムクロック信号を発生させるように構成されたシステムクロック発生回路と、
前記システムクロック信号によって制御されるタイミングを有する1つまたは2つ以上の回路ブロックと、
前記システムクロック信号のエラーについて前記1つまたは2つ以上の回路ブロックを補償するように動作可能な1つまたは2つ以上の補償信号を発生させるように構成されたシステムクロック補償回路と、を備える、集積回路(IC)。 - 前記システムクロック補償回路が、1つまたは2つ以上の動作条件に基づいて前記システムクロック信号の前記エラーの推定値を発生させるように構成されたエラーモデルを備える、請求項1に記載のIC。
- 前記エラーモデルが、温度状態を示す温度信号を受信するように構成される、請求項2に記載のIC。
- 前記エラーモデルが、振動状態を示す振動信号を受信するように構成される、請求項2に記載のIC。
- 前記エラーモデルが、供給電圧状態を示す供給電圧信号を受信するように構成される、請求項2に記載のIC。
- 前記ICが、インターフェースを通じて前記エラーモデルの1つまたは2つ以上の係数を受信するように構成される、請求項2に記載のIC。
- 前記システムクロック補償回路が、前記エラーモデルからの前記推定値に基づいて前記1つまたは2つ以上の補償信号をデジタル的に発生させるように構成されたシステムクロックエラー算出回路を更に備える、請求項2に記載のIC。
- 前記エラーモデルが、多項式モデルを備える、請求項2に記載のIC。
- 前記システムクロック信号を安定した基準信号と比較することに基づいて、前記システムクロック信号の前記エラーの推定値を前記システムクロック補償回路に提供するように構成されたクロック差算出回路を更に備える、請求項1に記載のIC。
- 前記クロック差算出回路が、デジタル位相ロックループ(DPLL)を備える、請求項9に記載のIC。
- 前記システムクロック補償回路が、前記システムクロック信号の前記エラーの閉ループ推定値を前記システムクロック信号の前記エラーの開ループ推定値と組み合わせることに基づいて、前記1つまたは2つ以上の補償信号を発生させるように構成される、請求項1に記載のIC。
- 前記1つまたは2つ以上の回路ブロックが、時間−デジタル変換器(TDC)、フィルタ、DPLL、数値制御発振器(NCO)、または基準モニタ、のうち少なくとも1つを含む、請求項1に記載のIC。
- 前記システムクロック信号の前記エラーが、周波数安定性エラーまたは周波数精度エラーの少なくとも1つを含む、請求項1に記載のIC。
- 前記システムクロック発生回路が、システムクロック位相固定ループ(PLL)を備える、請求項1に記載のIC。
- システムクロック補償を有する電子システムであって、
システム基準信号を発生させるように構成されたクロックソースと、
集積回路(IC)であって、
前記システム基準信号を受信するように構成されたシステム基準ピンと、
前記システム基準信号に基づいてシステムクロック信号を発生させるように構成されたシステムクロック発生回路と、
前記システムクロック信号によって制御されるタイミングを有する1つまたは2つ以上の回路ブロックと、
前記システムクロック信号のエラーについて前記1つまたは2つ以上の回路ブロックを補償するように動作可能な1つまたは2つ以上の補償信号を発生させるように構成されたシステムクロック補償回路と、を備える、集積回路(IC)と、を備える、電子システム。 - 前記システムクロック補償回路が、1つまたは2つ以上の動作条件に基づいて前記システムクロック信号の前記エラーの推定値を発生させるように構成されたエラーモデルを備える、請求項15に記載の電子システム。
- 前記エラーモデルが、温度状態を示す温度信号を受信するように構成される、請求項16に記載の電子システム。
- 前記ICが、前記温度信号を発生させるように構成された内部温度センサを備える、請求項17に記載の電子システム。
- 前記温度信号を発生させるように構成された外部温度センサを更に備える、請求項17に記載の電子システム。
- 前記エラーモデルが、振動状態を示す振動信号を受信するように構成される、請求項16に記載の電子システム。
- 前記エラーモデルが、供給電圧状態を示す供給電圧信号を受信するように構成される、請求項16に記載の電子システム。
- 前記ICが、前記エラーモデルの1つまたは2つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項16に記載の電子システム。
- 前記システムクロック補償回路が、前記エラーモデルからの前記推定値に基づいて前記1つまたは2つ以上の補償信号をデジタル的に発生させるように構成されたシステムクロックエラー算出回路を更に備える、請求項16に記載の電子システム。
- 前記エラーモデルが、多項式モデルを備える、請求項16に記載の電子システム。
- 前記ICが、前記システムクロック信号を安定した基準信号と比較することに基づいて、前記システムクロック信号の前記エラーの推定値を前記システムクロック補償回路に提供するように構成されたクロック差算出回路を更に備える、請求項15に記載の電子システム。
- 前記クロック差算出回路が、デジタル位相ロックループ(DPLL)を備える、請求項25に記載の電子システム。
- 前記システムクロック補償回路が、前記システムクロック信号の前記エラーの閉ループ推定値を前記システムクロック信号の前記エラーの開ループ推定値と組み合わせることに基づいて、前記1つまたは2つ以上の補償信号を発生させるように構成される、請求項15に記載の電子システム。
- 前記1つまたは2つ以上の回路ブロックが、時間−デジタル変換器(TDC)、フィルタ、DPLL、数値制御発振器(NCO)、または基準モニタ、のうち少なくとも1つを含む、請求項15に記載の電子システム。
- 前記システムクロック発生回路が、システムクロック位相ロックループ(PLL)を備える、請求項15に記載の電子システム。
- 前記クロックソースが、発振器または共振器のうちの少なくとも1つを備える、請求項15に記載の電子システム。
- システムクロック補償の方法であって、
システム基準信号に基づいてシステムクロック信号を生成することと、
前記システムクロック信号を使用して1つまたは2つ以上の回路ブロックのタイミングを制御することと、
前記システムクロック信号のエラーについて前記1つまたは2つ以上の回路ブロックにデジタル的に補償することと、を含む、方法。 - モデルを使用して、1つまたは2つ以上の動作条件に基づいて前記システムクロック信号の前記エラーを推定することと、前記推定したエラーに基づいて前記1つまたは2つ以上の回路ブロックを制御する1つまたは2つ以上のデジタル補償信号を発生させることと、を更に含む、請求項31に記載の方法。
- 前記システムクロック信号を安定した基準信号と比較することに基づいて前記システムクロック信号の前記エラーを推定することと、前記推定したエラーに基づいて前記1つまたは2つ以上の回路ブロックを制御する1つまたは2つ以上のデジタル補償信号を発生させることと、を更に含む、請求項31に記載の方法。
- 前記1つまたは2つ以上の回路ブロックをデジタル的に補償することが、少なくとも時間−デジタル変換器(TDC)、フィルタ、DPLL、数値制御発振器(NCO)、または基準モニタを補償することを含む、請求項31に記載の方法。
- 電子システムであって、
集積回路(IC)であって、
入力された基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、
前記タイミング回路から前記出力信号を受信するように構成された出力ピンと、
1つまたは2つ以上の補償信号を前記タイミング回路に提供するように構成された遅延補償回路と、を含む、ICと、
前記出力ピンから宛先ノードまで前記出力信号をルーティングするように構成された信号経路であって、
前記1つまたは2つ以上の補償信号が、前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償するように動作可能である、信号経路と、を備える、電子システム。 - 前記遅延補償回路が、1つまたは2つ以上の動作条件に基づいて前記遅延の変動の推定値を発生させるように構成された遅延モデルを備える、請求項35に記載の電子システム。
- 前記遅延モデルが、温度状態を示す温度信号を受信するように構成される、請求項36に記載の電子システム。
- 前記ICが、前記遅延モデルの1つまたは2つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項36に記載の電子システム。
- 前記遅延補償回路が、前記遅延モデルからの前記推定値に基づいて前記1つまたは2つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に備える、請求項36に記載の電子システム。
- 前記遅延モデルが、多項式モデルを備える、請求項36に記載の電子システム。
- 前記遅延モデルが、前記ICの内部遅延を補償するように更に構成される、請求項36に記載の電子システム。
- 前記出力信号の戻り経路を更に備え、前記ICが、前記戻り経路から戻り信号を受信するように構成された戻り経路ピンと、前記出力信号を前記戻り信号と比較することに基づいて、前記信号経路の前記遅延の推定値を前記遅延補償回路に提供するように構成された遅延差検出器と、を更に備える、請求項35に記載の電子システム。
- 前記ICが、前記出力ピンから前記戻りピンまでの前記出力信号の往復遅延を補償することに基づいて前記1つまたは2つ以上の補償信号を発生させるように構成された遅延エラー算出回路を更に備える、請求項42に記載の電子システム。
- 前記タイミング回路が、デジタル位相ロックループ(DPLL)を備える、請求項35に記載の電子システム。
- 前記1つまたは2つ以上の補償信号の少なくとも1つが、デジタル調整を前記DPLLに提供するように構成される、請求項44に記載の電子システム。
- 前記タイミング回路が、前記補償信号の少なくとも1つを受信するように構成された少なくとも1つのデジタル制御可能な遅延要素を備える、請求項35に記載の電子システム。
- 信号経路遅延変動に対する補償を有する集積回路(IC)であって、
入力基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、
信号経路を介して前記出力信号を宛先ノードに提供するように構成された出力ピンと、
前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償し、それによって、前記入力基準信号の位相に対する前記宛先ノードでの前記出力信号の位相を制御するように動作可能な1つまたは2つ以上の補償信号を発生させるように構成された遅延補償回路と、を備える、集積回路(IC)。 - 前記遅延補償回路が、1つまたは2つ以上の動作条件に基づいて前記遅延の変動の推定値を発生させるように構成された遅延モデルを備える、請求項47に記載のIC。
- 前記遅延モデルが、温度状態を示す温度信号を受信するように構成される、請求項48に記載のIC。
- 前記遅延モデルの1つまたは2つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項48に記載のIC。
- 前記遅延補償回路が、前記遅延モデルからの前記推定値に基づいて前記1つまたは2つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に備える、請求項48に記載のIC。
- 前記遅延モデルが、多項式モデルを備える、請求項48に記載のIC。
- 前記遅延モデルが、前記ICの内部遅延を補償するように更に構成される、請求項48に記載のIC。
- 前記信号経路から戻り信号を受信するように構成された戻り経路ピンと、前記出力信号を前記戻り信号と比較することに基づいて、前記信号経路の前記遅延の推定値を前記遅延補償回路に提供するように構成された遅延差検出器と、を更に備える、請求項47に記載のIC。
- 前記出力ピンから前記戻りピンまでの前記出力信号の往復遅延を補償することに基づいて前記1つまたは2つ以上の補償信号を発生させるように構成された遅延エラー算出回路を更に備える、請求項54に記載のIC。
- 前記タイミング回路が、デジタル位相ロックループ(DPLL)を備える、請求項47に記載のIC。
- 前記1つまたは2つ以上の補償信号の少なくとも1つが、デジタル調整を前記DPLLに提供するように構成される、請求項56に記載のIC。
- 前記タイミング回路が、前記補償信号の少なくとも1つを受信するように構成された少なくとも1つのデジタル制御可能な遅延要素を備える、請求項47に記載IC。
- 電子システムにおける信号経路遅延補償の方法であって、
集積回路(IC)のタイミング回路を使用して、入力基準信号に基づいて出力信号を発生させることと、
信号経路を介して前記ICの出力ピンから宛先ノードに前記出力信号を提供することと、
前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償し、それによって、前記入力基準信号の位相に対する前記宛先ノードでの前記出力信号の位相を制御することと、を含む、方法。 - 遅延モデルを使用して、1つまたは2つ以上の動作条件に基づいて前記遅延の変動を推定することと、前記推定したエラーに基づいて前記タイミング回路にデジタル的に補償するための1つまたは2つ以上のデジタル補償信号を発生させることと、を更に含む、請求項59に記載の方法。
- 前記ICの戻り信号ピン上で戻り信号を受信することと、前記出力信号を前記戻り信号と比較することに基づいて前記遅延の変動を推定することと、前記推定したエラーに基づいて前記タイミング回路にデジタル的に補償するための1つまたは2つ以上のデジタル補償信号を発生させることと、を更に含む、請求項59に記載の方法。
- 前記タイミング回路をデジタル的に補償することが、位相調整をDPLLに提供することを含む、請求項59に記載の方法。
- 信号経路遅延変動に対する補償を有する集積回路(IC)であって、
入力基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、
前記出力信号を宛先ノードに提供するように構成された信号経路と、
前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償し、それによって、前記入力基準信号の位相に対する前記宛先ノードでの前記出力信号の位相を制御するように動作可能な1つまたは2つ以上の補償信号を発生させるように構成された遅延補償回路と、を備える、集積回路(IC)。 - 前記遅延補償回路が、1つまたは2つ以上の動作条件に基づいて前記遅延の変動の推定値を発生させるように構成された遅延モデルを備える、請求項63に記載のIC。
- 前記遅延モデルが、温度状態を示す温度信号を受信するように構成される、請求項64に記載のIC。
- 前記遅延モデルの1つまたは2つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項64に記載のIC。
- 前記遅延補償回路が、前記遅延モデルからの前記推定値に基づいて前記1つまたは2つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に備える、請求項64に記載のIC。
- 前記遅延モデルが、多項式モデルを備える、請求項64に記載のIC。
- 前記遅延モデルが、前記ICの内部遅延を補償するように更に構成される、請求項64に記載のIC。
- 前記タイミング回路が、デジタル位相ロックループ(DPLL)を備える、請求項63に記載のIC。
- 前記1つまたは2つ以上の補償信号の少なくとも1つが、デジタル調整を前記DPLLに提供するように構成される、請求項70に記載のIC。
- 前記タイミング回路が、前記補償信号の少なくとも1つを受信するように構成された少なくとも1つのデジタル制御可能な遅延要素を備える、請求項63に記載IC。
- 基準監視を有する集積回路(IC)であって、
システムクロック信号のタイミングに基づいて基準クロック信号の複数のデジタル測定値を発生させるように構成されたクロック測定回路と、
前記基準クロック信号が1つまたは2つ以上の耐性パラメータの耐性の範囲内にあるかどうかを示す、モニタ出力信号を発生させるように構成された基準モニタであって、前記複数のデジタル測定値を処理して、測定不確実性の推定値を発生させ、そして、前記測定不確実性の推定値に基づいて前記モニタ出力信号を発生させる際の前記基準モニタの待ち時間を制御するように構成された統計処理回路を含む、基準モニタと、を備える、集積回路(IC)。 - 前記統計処理回路が、時間ウインドウを通じて前記複数のデジタル測定値の分散を算出するように構成される、請求項73に記載のIC。
- 前記1つまたは2つ以上の耐性パラメータが、公称周期および周期オフセット限度を含み、前記統計処理回路が、前記分散を前記周期オフセット限度と比較することに基づいて前記待ち時間を制御するように更に構成される、請求項74に記載のIC。
- 前記統計処理回路が、信頼区間内の前記基準クロック信号の周期を推定するのに十分な前記基準クロック信号のサンプルの数を決定するように更に構成される、請求項73に記載のIC。
- 前記1つまたは2つ以上の耐性パラメータが、ジッタ限度を含む、請求項73に記載のIC。
- 前記統計処理回路が、複数の部分的に重なる時間ウインドウと関連付けられた測定不確実性の複数の推定値を発生させるように更に構成される、請求項73に記載のIC。
- 前記統計処理回路が、時間ウインドウを通じて前記複数のデジタル測定値の平均および分散を算出するように構成される、請求項73に記載のIC。
- 前記クロック測定回路が、前記基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成された時間−デジタル変換器(TDC)を含む、請求項73に記載のIC。
- 前記複数のデジタルタイムスタンプを処理するように構成されたデジタル位相ロックループ(DPLL)を更に備える、請求項80に記載のIC。
- クロックシステムにおいて基準を監視する方法であって、
システムクロック信号のタイミングに基づいて基準クロック信号の複数のデジタル測定値を発生させることと、
前記複数のデジタル測定値を処理して、基準モニタを使用して、測定不確実性の推定値を発生させることと、
前記測定不確実性の推定値に基づいて前記基準モニタの測定待ち時間を制御することと、を含む、方法。 - 前記基準モニタを使用して、前記基準クロック信号が1つまたは2つ以上の耐性パラメータの耐性の範囲内にあるかどうかを検出することを更に含む、請求項82に記載の方法。
- 前記複数のデジタル測定値を処理することが、時間ウインドウを通じて前記複数のデジタル測定値の分散を計算することを含む、請求項82に記載の方法。
- 前記複数のデジタル測定値を処理することが、信頼区間内の前記基準クロック信号の周期を推定するのに十分な前記基準クロック信号のサンプルの数を決定することを含む、請求項82に記載の方法。
- 前記複数のデジタル測定値を発生させることが、前記基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させることを含む、請求項82に記載の方法。
- 動的に制御された待ち時間を有する基準信号監視システムであって、
基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成された時間−デジタル変換器TDCと、
前記基準クロック信号のステータスを示すモニタ出力信号を発生させるように構成された基準モニタであって、前記複数のデジタルタイムスタンプを処理して、測定不確実性の推定値を発生させ、そして、前記測定不確実性の推定値に基づいて前記モニタ出力信号を発生させる際の前記基準モニタの待ち時間を制御するように構成される、基準モニタと、を備える、基準信号監視システム。 - 前記基準モニタが、時間ウインドウを通じて前記複数のデジタルタイムスタンプの分散を算出するように更に構成される、請求項87に記載の基準信号監視システム。
- 前記基準モニタが、前記分散を周期オフセット限度と比較することに基づいて前記待ち時間を制御するように更に構成される、請求項88に記載の基準信号監視システム。
- 前記基準モニタが、信頼区間内の前記基準クロック信号の周期を推定するのに十分な前記基準クロック信号のサンプルの数を決定するように更に構成される、請求項87に記載の基準信号監視システム。
- 前記モニタ出力信号が、前記基準クロック信号がジッタ限度の範囲内であるかどうかを示す、請求項87に記載の基準信号監視システム。
- 前記基準モニタが、複数の部分的に重なる時間ウインドウと関連付けられた測定不確実性の複数の推定値を発生させるように更に構成される、請求項87に記載の基準信号監視システム。
- 分散タイミングシステムであって、
共通基準信号に基づいて信号のタイミングを検出し、前記信号の前記タイミングをデジタル的に表すデジタルタイミング信号を発生させるように構成されたソースICと、
前記ソースICに電気的に結合されたデジタルインターフェースと、
前記デジタルタイミング信号および前記共通基準信号に基づいて前記信号を回復させるように構成される、デジタルインターフェースからデジタルタイミング信号を受信するように構成された宛先ICと、を備える、分散タイミングシステム。 - 前記ソースICが、前記信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成された時間−デジタル変換器(TDC)と、前記複数のデジタルタイムスタンプに基づいて前記デジタルタイミング信号を発生させるように構成されたフォーマット変換回路と、を備える、請求項93に記載の分散タイミングシステム。
- 前記ソースICが、前記共通基準信号に基づいて前記TDCおよび前記フォーマット変換回路を同期させるように構成された同期回路を更に備える、請求項94に記載の分散タイミングシステム。
- ローカルシステム基準信号に基づいて前記同期回路のシステムクロック信号を発生させるように構成されたシステムクロック位相ロックループ(PLL)を更に備える、請求項95に記載の分散タイミングシステム。
- 前記デジタルインターフェースが、シリアルインターフェースを備える、請求項93に記載の分散タイミングシステム。
- 1つまたは2つ以上の追加的なデジタルタイミング信号を前記デジタルインターフェースに提供するように構成された1つまたは2つ以上の追加的なソースICを更に備える、請求項93に記載の分散タイミングシステム。
- 前記宛先ICが、前記デジタルタイミング信号を処理して、前記信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成されたフォーマット変換回路を備える、請求項93に記載の分散タイミングシステム。
- 前記分散タイミングシステムが、前記複数のデジタルタイムスタンプに基づいて前記信号を回復させるように構成されたDPLLを更に備える、請求項99に記載の分散タイミングシステム。
- 前記ソースICが、前記共通基準信号に基づいて前記フォーマット変換回路を同期させるように構成された同期回路を更に備える、請求項99に記載の分散タイミングシステム。
- ローカルシステム基準信号に基づいて前記同期回路のシステムクロック信号を発生させるように構成されたシステムクロックPLLを更に備える、請求項101に記載の分散タイミングシステム。
- 前記タイミングインターフェースから前記デジタルタイミング信号を受信し、そして、前記デジタルタイミング信号および前記共通基準信号に基づいて前記信号を回復させるように構成された1つまたは2つ以上の追加的な宛先ICを更に備える、請求項93に記載の分散タイミングシステム。
- 前記宛先ICが、前記信号の周波数を回復させる、請求項93に記載の分散タイミングシステム。
- 前記宛先ICが、前記信号の周波数および前記信号の位相の両方を回復させる、請求項93に記載の分散タイミングシステム。
- クロック同期および周波数変換集積回路(IC)であって、
信号のタイミングを表すデジタルタイミング信号を受信するように構成された第1のピンと、
前記デジタルタイミング信号を処理して、前記信号の複数の遷移時間を示す複数の基準デジタルタイムスタンプを発生させるように構成されたフォーマット変換回路と、
前記複数の基準デジタルタイムスタンプから前記信号を回復させるように構成されたデジタル位相ロックループ(DPLL)と、を備える、クロック同期および周波数変換集積回路(IC)。 - 前記DPLLが、前記信号の周波数を回復させる、請求項106に記載のクロック同期および周波数変換IC。
- 前記DPLLが、前記信号の前記周波数および前記信号の位相の両方を回復させる、請求項106に記載のクロック同期および周波数変換IC。
- 共通基準信号を受信するように構成された第2のピンと、前記共通基準信号に基づいて前記フォーマット変換回路を同期させるように構成された同期回路を更に備える、請求項106に記載のクロック同期および周波数変換IC。
- システム基準信号を受信するように構成された第3のピンと、システム基準信号に基づいて前記同期回路のシステムクロック信号を発生させるように構成されたシステムクロックPLLと、を更に備える、請求項109に記載のクロック同期および周波数変換IC。
- 分散タイミングの方法であって、
第1のICを使用して、共通基準信号に基づいて信号のタイミングを検出することと、
前記第1のICを使用して、前記検出されたタイミングのデジタル表現を発生させることと、
デジタルインターフェースを通じて前記第1のICから第2のICに前記検出されたタイミングの前記デジタル表現を伝送することと、
前記検出されたタイミングおよび前記共通基準信号の前記デジタル表現に基づいて前記第2のICの前記信号を回復させることと、を含む、方法。 - 前記検出されたタイミングの前記デジタル表現を発生させることが、時間−デジタル変換器(TDC)を使用して、前記信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させることを含む、請求項111に記載の方法。
- 前記第2のICの前記信号を回復させることが、前記検出されたタイミングの前記デジタル表現を処理して、前記信号の複数の遷移時間を表す複数の基準デジタルタイムスタンプを発生させることを含む、請求項111に記載の方法。
- 前記第2のICの前記信号を回復させることが、デジタル位相ロックループ(DPLL)を使用して、前記複数の基準デジタルタイムスタンプから前記信号を回復させることを更に含む、請求項113に記載の方法。
- 前記第2のICの前記信号を回復させることが、前記信号の周波数および前記信号の位相の両方を回復させることを含む、請求項111に記載の方法。
- 分散タイミングシステムであって、
共通タイムベース信号を受信し、信号のタイミングを表すデジタルデータ信号を発生させるように構成されたソースデバイスと、
前記デジタルデータ信号を受信するように構成されたデータハブと、
前記データハブから前記デジタルデータ信号を受信し、そして、前記共通タイムベース信号および前記デジタルデータ信号に基づいて前記信号を回復させるように構成された宛先デバイスと、を備える、分散タイミングシステム。 - 前記データハブから前記デジタルデータ信号を受信し、そして、前記共通タイムベース信号および前記デジタルデータ信号に基づいて前記信号を回復させるように構成された1つまたは2つ以上の追加的な宛先デバイスを更に備える、請求項116に記載の分散タイミングシステム。
- 1つまたは2つ以上の信号のタイミングを表す1つまたは2つ以上のデジタルデータ信号を発生させ、そして、前記1つまたは2つ以上のデジタルデータ信号を前記データハブに提供するように構成された1つまたは2つ以上の追加的なソースデバイスを更に備える、請求項116に記載の分散タイミングシステム。
- 前記ソースデバイスが、前記ソースデバイスにおいてローカルタイミングを制御する第1のローカル発振器信号を受信するように構成され、前記宛先デバイスが、前記宛先デバイスにおいてタイミングを制御する第2のローカル発振器信号を受信するように構成される、請求項116に記載の分散タイミングシステム。
- 前記宛先デバイスが、前記信号の周波数を回復させる、請求項116に記載の分散タイミングシステム。
- 前記宛先デバイスが、前記信号の周波数および前記信号の位相の両方を回復させる、請求項116に記載の分散タイミングシステム。
- デジタル位相ロックループ(DPLL)における位相検出の方法であって、
位相検出器への入力クロック信号の第1のタイミングイベントのデジタル表現を発生させることと、
前記入力クロック信号の第2のタイミングイベントのデジタル表現を発生させることと、
前記第2のタイミングイベントと前記第1のタイミングイベントとの間の時間間隔だけ前記第2のタイミングイベントの前記デジタル表現を調整することに基づいて、第1の外挿タイミングイベントを外挿することと、
前記第1の外挿タイミングイベントを使用して位相検出を提供することと、を含む、方法。 - 前記入力クロック信号が、前記DPLLへの基準クロック信号を含む、請求項122に記載の方法。
- 前記入力クロック信号が、前記DPLLへのフィードバッククロック信号を含む、請求項122に記載の方法。
- 前記第1の外挿タイミングイベントを外挿することが、後方外挿を含む、請求項122に記載の方法。
- 前記第1の外挿タイミングイベントを外挿することが、前方外挿を含む、請求項122に記載の方法。
- 時間−デジタル変換器(TDC)を使用して、前記第1および第2のタイミングイベントの前記デジタル表現を発生させることを更に含む、請求項122に記載の方法。
- 前記入力クロック信号から前記時間間隔を推定することを更に含む、請求項122に記載の方法。
- 前記入力クロック信号の前記タイミングイベントの理想的な周期性に基づいて前記時間間隔を決定することを更に含む、請求項122に記載の方法。
- 前記入力クロック信号の第3のタイミングイベントのデジタル表現を発生させることと、前記第3のタイミングイベントと前記第1のタイミングイベントとの間の前記時間間隔だけ前記第3のタイミングイベントの前記デジタル表現を調整することに基づいて、第2の外挿タイミングイベントを外挿することと、を更に含む、請求項122に記載の方法。
- 前記第1のタイミングイベントが、前記入力クロック信号の搬送周波数と関連付けられたエッジに対応し、前記第2のタイミングイベントが、前記入力クロック信号の副搬送波周波数と関連付けられたエッジに対応する、請求項122に記載の方法。
- 前記第1のタイミングイベントが、前記入力クロック信号の位相情報を伝達し、前記第2のタイミングイベントが、前記入力クロック信号の周波数情報を伝達する、請求項122に記載の方法。
- デジタル位相ロックループ(DPLL)であって、
第1のクロック信号のタイミングの第1の複数のデジタル表現を発生させるように構成された第1のタイミング検出器であって、前記第1の複数のデジタル表現が、第1のタイミングイベントの第1のデジタル表現および第2のタイミングイベントの第2のデジタル表現を含む、第1のタイミング検出器と、
第2のクロック信号のタイミングの第2の複数のデジタル表現を発生させるように構成された第2のタイミング検出器と、
前記第1の複数のデジタル表現および前記第2の複数のデジタル表現に基づいて位相検出を提供するように構成された位相検出器であって、前記第2のタイミングイベントと前記第1のタイミングイベントとの間の時間間隔だけ前記第2のデジタル表現を調整することに基づいて、第1の外挿タイミングイベントを発生させるように構成され、前記位相検出器が、前記第1の外挿タイミングイベントに基づいて位相検出を提供するように構成される、位相検出器と、を備える、デジタル位相ロックループ(DPLL)。 - 前記第1のクロック信号が、前記DPLLへの基準クロック信号を備え、前記第2のクロック信号が、前記DPLLへのフィードバッククロック信号を備える、請求項133に記載のDPLL。
- 前記第1のクロック信号が、前記DPLLへのフィードバッククロック信号を備え、前記第2のクロック信号が、前記DPLLへの基準クロック信号を備える、請求項133に記載のDPLL。
- 前記位相検出器が、後方外挿に基づいて前記第1の外挿タイミングイベントを発生させるように構成される、請求項133に記載のDPLL。
- 前記位相検出器が、前方外挿に基づいて前記第1の外挿タイミングイベントを発生させるように構成される、請求項133に記載のDPLL。
- 前記第1のタイミング検出器が、第1のTDCを含み、前記第2のタイミング検出器が、第2のTDCを含む、請求項133に記載のDPLL。
- 前記位相検出器が、前記第1の複数のデジタル表現および前記第2の複数のデジタル表現に基づいて前記時間間隔を推定するように構成される、請求項133に記載のDPLL。
- 前記位相検出器が、前記第1のクロック信号の理想的な周期性に基づいて前記時間間隔を決定するように構成される、請求項133に記載のDPLL。
- 前記第1の複数のデジタル表現が、第3のタイミングイベントの第3のデジタル表現を含み、前記位相検出器が、前記第3のタイミングイベントと前記第1のタイミングイベントとの間の時間間隔だけ前記第3のタイミングイベントの前記デジタル表現を調整することに基づいて第2の外挿タイミングイベントを発生させるように更に構成される、請求項133に記載のDPLL。
- 前記第1のタイミングイベントが、前記第1のクロック信号の搬送周波数と関連付けられたエッジに対応し、前記第2のタイミングイベントが、前記第1のクロック信号の副搬送波周波数と関連付けられたエッジに対応する、請求項133に記載のDPLL。
- 前記第1のタイミングイベントが、前記第1のクロック信号の位相情報を伝達し、前記第2のタイミングイベントが、前記第1のクロック信号の周波数情報を伝達する、請求項133に記載のDPLL。
- 高速で周波数および位相をロックする方法であって、
基準信号と位相ロックループ(PLL)のフィードバック信号との間の周波数オフセットを検出することと、
開いた前記PLLのフィードバックループによって周波数オフセット補正を前記PLLに提供することによって前記周波数オフセットを補償することと、
前記周波数オフセット補正の後に、位相オフセット補正を提供することによって、前記基準信号と前記フィードバック信号との間の位相オフセットを補償することと、
閉じた前記PLLの前記フィードバックループによって前記フィードバック信号を前記基準信号にロックすることによって前記PLLの残留エラーを補償することと、を含む、方法。 - 前記周波数オフセットを検出することが、デジタル位相検出器の出力から初期位相オフセットを減算することと、前記デジタル位相検出器の残留位相オフセットに基づいて前記周波数オフセットを検出することと、を含む、請求項144に記載の方法。
- 前記周波数オフセットを補償することが、ループフィルタ出力値を制御することを含む、請求項144に記載の方法。
- 前記周波数オフセットを検出することが、前記基準クロック信号の連続した位相測定値の微分を前記フィードバッククロック信号の連続した位相測定値の微分と比較することを含む、請求項144に記載の方法。
- 前記比較に基づいて分数周波数エラーを算出することを更に含む、請求項147に記載の方法。
- 前記周波数オフセットを補償することが、NCOの制御ワードによって前記分数周波数エラーを正規化することと、前記正規化された周波数エラーに基づいて前記NCOを更新することと、を含む、請求項148に記載の方法。
- 前記周波数オフセットを補償することが、前記PLLの出力周波数を制御された変化率で段階的に遷移させることを含む、請求項148に記載の方法。
- 前記位相オフセットを補償することが、前記基準クロック信号のタイミングに基づいて前記PLLのフィードバック分周器を同期させることを含む、請求項144に記載の方法。
- 前記位相オフセットを補償することが、前記PLLの出力周波数の偏差を制限するために段階的に位相調整を提供することを含む、請求項144に記載の方法。
- 更に、前記周波数オフセットを検出することが、基準モニタを使用して前記周波数オフセットを検出することを含む、請求項144に記載の方法。
- 前記位相オフセットを補償することが、開ループ位相補正を前記PLLに提供することを含む、請求項144に記載の方法。
- 前記位相オフセットを補償することが、閉ループ位相補正を前記PLLに提供することを含む、請求項144に記載の方法。
- 前記PLLの前記残留エラーを補償することが、前記PLLのループ帯域を経時的に減少させることを含む、請求項144に記載の方法。
- 高速で周波数および位相をロックすることを提供する集積回路(IC)であって、
基準信号およびフィードバック信号を比較するように構成されたデジタル位相検出器を含むDPLLと、
前記基準信号と前記フィードバック信号との間の周波数オフセットを検出するように構成された周波数オフセット検出回路と、
DPLLのフィードバックループが開かれた状態でDPLLに周波数オフセット補正を提供するように構成されたループコントローラと、前記周波数オフセット補正の後に位相オフセット補正を提供することによって、前記基準信号と前記フィードバック信号との間の位相オフセットを補償し、そして、閉じた前記DPLLの前記フィードバックループによって前記フィードバック信号を前記基準信号にロックすることによって、前記DPLLの残留エラーを補償するように更に構成される、ループコントローラと、を備える、集積回路(IC)。 - 前記周波数オフセット検出回路が、前記デジタル位相検出器の出力から初期位相オフセットを減算することによって前記周波数オフセットを検出し、そして、前記デジタル位相検出器の残留位相オフセットに基づいて前記周波数オフセットを検出するように構成される、請求項157に記載のIC。
- 前記ループコントローラが、前記DPLLのループフィルタのループフィルタ出力値を制御することに基づいて前記周波数オフセット補正を提供するように構成される、請求項157に記載のIC。
- 前記周波数オフセット検出回路が、前記基準クロック信号の連続した位相測定値の微分を前記フィードバッククロック信号の連続した位相測定値の微分と比較することによって、前記周波数オフセットを検出するように構成される、請求項157に記載のIC。
- 前記ループコントローラが、NCOの制御ワードによって分数周波数エラーを正規化すること、および前記正規化された周波数エラーに基づいて前記NCOを更新することに基づいて前記周波数オフセットを補償するように構成される、請求項157に記載のIC。
- 前記ループコントローラが、前記DPLLの出力周波数を制御された変化率で段階的に遷移させるように更に構成される、請求項157に記載のIC。
- 前記ループコントローラが、前記基準クロック信号のタイミングに基づいて前記DPLLのフィードバック分周器を同期させるように更に構成される、請求項157に記載のIC。
- 前記ループコントローラが、前記DPLLのループ帯域を経時的に減少させることに基づいて前記DPLLの前記残留エラーを補償するように構成される、請求項157に記載のIC。
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