JP2019009781A - クロック同期および周波数変換のための装置および方法 - Google Patents

クロック同期および周波数変換のための装置および方法 Download PDF

Info

Publication number
JP2019009781A
JP2019009781A JP2018121770A JP2018121770A JP2019009781A JP 2019009781 A JP2019009781 A JP 2019009781A JP 2018121770 A JP2018121770 A JP 2018121770A JP 2018121770 A JP2018121770 A JP 2018121770A JP 2019009781 A JP2019009781 A JP 2019009781A
Authority
JP
Japan
Prior art keywords
signal
timing
digital
circuit
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018121770A
Other languages
English (en)
Other versions
JP6664438B2 (ja
Inventor
ルーベン・ピー・ネルソン
P Nelson Reuben
ニール・イー・ウィークス
E Weeks Neil
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of JP2019009781A publication Critical patent/JP2019009781A/ja
Application granted granted Critical
Publication of JP6664438B2 publication Critical patent/JP6664438B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00143—Avoiding variations of delay due to temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

【課題】クロック同期および周波数変換のための装置および方法を提供する。
【解決手段】クロック同期および周波数変換のための装置および方法が本明細書で提供される。クロック同期および周波数変換集積回路（ＩＣ）は、１つまたは２つ以上の基準信号に関して制御されたタイミング関係を有する、１つまたは２つ以上の出力クロック信号を発生させる。本明細書の教示は、クロック同期および周波数変換ＩＣに対するいくつかの改善点を提供するが、該改善点としては、システムクロックエラーの低減、クロック伝搬遅延の変動の低減、基準信号のより低い待ち時間の監視、正確なタイミング分配および回復、強化された位相ロックループ（ＰＬＬ）更新率のためのタイミングイベントの外挿、高速なＰＬＬロッキング、改善された基準信号位相シフトの検出、基準信号間の強化された位相オフセットの検出、および／またはデシメーションにおいて失われた位相情報への整列、が挙げられるが、これらに限定されない。
【選択図】図１

Description

本発明の実施形態は、電子デバイスに関し、より具体的には、クロックおよび信号合成のための回路に関する。
多様な電子システムは、クロック信号のタイミングに基づいて動作する。例えば、クロック信号タイミングに基づいて動作する電子回路の例としては、アナログ−デジタル変換器（ＡＤＣ）、デジタル−アナログ変換器（ＤＡＣ）、有線若しくは光データ通信リンク、および／または無線周波数フロントエンドが挙げられるが、これらに限定されない。
クロック同期および周波数変換のための装置および方法が本明細書で提供される。クロック同期および周波数変換集積回路（ＩＣ）は、１つまたは２つ以上の基準信号に関して制御されたタイミング関係を有する、１つまたは２つ以上の出力クロック信号を発生させる。本明細書の教示は、クロック同期および周波数変換ＩＣに対するいくつかの改善点を提供するが、該改善点としては、システムクロックエラーの低減、クロック伝搬遅延の変動の低減、基準信号のより低い待ち時間の監視、正確なタイミング分配および回復、強化された位相ロックループ（ＰＬＬ）更新率のためのタイミングイベントの外挿、高速なＰＬＬロッキング、改善された基準信号位相シフトの検出、基準信号間の強化された位相オフセットの検出、および／またはデシメーションにおいて失われた位相情報への整列、が挙げられるが、これらに限定されない。
１つの態様では、システムクロック補償を有する集積回路（ＩＣ）が提供される。ＩＣは、システム基準信号に基づいてシステムクロック信号を発生させるように構成されたシステムクロック発生回路と、システムクロック信号によって制御されるタイミングを有する１つまたは２つ以上の回路ブロックと、システムクロック信号のエラーについて１つまたは２つ以上の回路ブロックを補償するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成されたシステムクロック補償回路と、を含む。
特定の実施形態において、システムクロック補償回路は、１つまたは２つ以上の動作条件に基づいてシステムクロック信号のエラーの推定値を発生させるように構成されたエラーモデルを含む。いくつかの実施形態において、エラーモデルは、温度状態を示す温度信号を受信するように構成される。様々な実施形態において、エラーモデルは、振動状態を示す振動信号を受信するように構成される。複数の実施形態において、エラーモデルは、供給電圧状態を示す供給電圧信号を受信するように構成される。複数の実施形態に従って、ＩＣは、インターフェースを通じてエラーモデルの１つまたは２つ以上の係数を受信するように構成される。いくつかの実施形態によれば、システムクロック補償回路は、エラーモデルからの推定値に基づいて１つまたは２つ以上の補償信号をデジタル的に発生させるように構成されたシステムクロックエラー算出回路を更に含む。様々な実施形態に従って、エラーモデルは、多項式モデルを含む。
いくつかの実施形態において、ＩＣは、システムクロック信号を安定した基準信号と比較することに基づいて、システムクロック信号のエラーの推定値をシステムクロック補償回路に提供するように構成されたクロック差算出回路を更に含む。複数の実施形態において、クロック差算出回路は、デジタル位相ロックループ（ＤＰＬＬ）を含む。
様々な実施形態において、システムクロック補償回路は、システムクロック信号のエラーの閉ループ推定値をシステムクロック信号のエラーの開ループ推定値と組み合わせることに基づいて、１つまたは２つ以上の補償信号を発生させるように構成される。
いくつかの実施形態において、１つまたは２つ以上の回路ブロックは、時間−デジタル変換器（ＴＤＣ）、フィルタ、ＤＰＬＬ、数値制御発振器（ＮＣＯ）、または基準モニタ、のうち少なくとも１つを含む。
複数の実施形態において、システムクロック信号のエラーは、周波数安定性エラーまたは周波数精度エラーのうちの少なくとも１つを含む。
様々な実施形態において、システムクロック発生回路は、システムクロック位相固定ループ（ＰＬＬ）を含む。
別の態様では、システムクロック補償を有する電子システムが提供される。電子システムは、システム基準信号を発生させるように構成されたクロックソースと、ＩＣであって、システム基準信号を受信するように構成されたシステム基準ピンと、システム基準信号に基づいてシステムクロック信号を発生させるように構成されたシステムクロック発生回路と、システムクロック信号によって制御されるタイミングを有する１つまたは２つ以上の回路ブロックと、システムクロック信号のエラーについて１つまたは２つ以上の回路ブロックを補償するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成されたシステムクロック補償回路と、を含む、ＩＣと、を含む。
いくつかの実施形態において、システムクロック補償回路は、１つまたは２つ以上の動作条件に基づいてシステムクロック信号のエラーの推定値を発生させるように構成されたエラーモデルを含む。複数の実施形態によれば、エラーモデルは、温度状態を示す温度信号を受信するように構成される。いくつかの実施形態において、ＩＣは、温度信号を発生させるように構成された内部温度センサを含む。様々な実施形態に従って、電子システムは、温度信号を発生させるように構成された外部温度センサを更に含む。いくつかの実施形態によれば、エラーモデルは、振動状態を示す振動信号を受信するように構成される。いくつかの実施形態に従って、エラーモデルは、供給電圧状態を示す供給電圧信号を受信するように構成される。様々な実施形態によれば、ＩＣは、エラーモデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に含む。いくつかの実施形態によれば、システムクロック補償回路は、エラーモデルからの推定値に基づいて１つまたは２つ以上の補償信号をデジタル的に発生させるように構成されたシステムクロックエラー算出回路を更に含む。複数の実施形態において、エラーモデルは、多項式モデルを含む。
いくつかの実施形態において、ＩＣは、システムクロック信号を安定した基準信号と比較することに基づいて、システムクロック信号のエラーの推定値をシステムクロック補償回路に提供するように構成されたクロック差算出回路を更に含む。複数の実施形態によれば、クロック差算出回路は、ＤＰＬＬを含む。
様々な実施形態において、システムクロック補償回路は、システムクロック信号のエラーの閉ループ推定値をシステムクロック信号のエラーの開ループ推定値と組み合わせることに基づいて、１つまたは２つ以上の補償信号を発生させるように構成される。
複数の実施形態において、１つまたは２つ以上の回路ブロックは、ＴＤＣ、フィルタ、ＤＰＬＬ、ＮＣＯ、または基準モニタ、のうちの少なくとも１つを含む。
いくつかの実施形態によれば、システムクロック発生回路は、システムクロックＰＬＬを含む。
いくつかの実施形態において、クロックソースは、発振器または共振器のうちの少なくとも１つを含む。
別の態様では、システムクロック補償の方法が提供される。本方法は、システム基準信号に基づいてシステムクロック信号を発生させることと、システムクロック信号を使用して１つまたは２つ以上の回路ブロックのタイミングを制御することと、システムクロック信号のエラーについて１つまたは２つ以上の回路ブロックをデジタル的に補償することと、を含む。
様々な実施形態において、本方法は、モデルを使用して、１つまたは２つ以上の動作条件に基づいてシステムクロック信号のエラーを推定することと、推定したエラーに基づいて１つまたは２つ以上の回路ブロックを制御する１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む。
複数の実施形態において、本方法は、システムクロック信号を安定した基準信号と比較することに基づいてシステムクロック信号のエラーを推定することと、推定したエラーに基づいて１つまたは２つ以上の回路ブロックを制御する１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む。
いくつかの実施形態によれば、１つまたは２つ以上の回路ブロックをデジタル的に補償することは、ＴＤＣ、フィルタ、ＤＰＬＬ、ＮＣＯ、または基準モニタ、のうちの少なくとも１つを補償することを含む。
別の態様において、電子システムは、ＩＣであって、入力された基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、タイミング回路から出力信号を受信するように構成された出力ピンと、１つまたは２つ以上の補償信号をタイミング回路に提供するように構成された遅延補償回路と、を含む、ＩＣを含む。電子システムは、出力ピンから宛先ノードまで出力信号をルーティングするように構成された信号経路を更に含む。１つまたは２つ以上の補償信号は、信号経路の遅延の変動についてタイミング回路をデジタル的に補償するように動作可能である。
いくつかの実施形態において、遅延補償回路は、１つまたは２つ以上の動作条件に基づいて遅延の変動の推定値を発生させるように構成された遅延モデルを含む。様々な実施形態において、遅延モデルは、温度状態を示す温度信号を受信するように構成される。いくつかの実施形態によれば、ＩＣは、遅延モデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に含む。複数の実施形態において、遅延補償回路は、遅延モデルからの推定値に基づいて１つまたは２つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に含む。特定の実施形態に従って、遅延モデルは、多項式モデルを含む。様々な実施形態によれば、遅延モデルは、ＩＣの内部遅延を補償するように更に構成される。
いくつかの実施形態において、電子システムは、出力信号の戻り経路を更に含み、ＩＣは、戻り経路から戻り信号を受信するように構成された戻り経路ピンと、出力信号を戻り信号と比較することに基づいて、信号経路の遅延の推定値を遅延補償回路に提供するように構成された遅延差検出器と、を更に含む。様々な実施形態において、ＩＣは、出力ピンから戻りピンまでの出力信号の往復遅延を補償することに基づいて１つまたは２つ以上の補償信号を発生させるように構成された遅延エラー算出回路を更に含む。
複数の実施形態において、タイミング回路は、ＤＰＬＬを含む。特定の実施形態に従って、１つまたは２つ以上の補償信号の少なくとも１つは、デジタル調整をＤＰＬＬに提供するように構成される。
様々な実施形態において、タイミング回路は、補償信号の少なくとも１つを受信するように構成された少なくとも１つのデジタル制御可能な遅延要素を含む。
別の態様では、信号経路遅延変動に対する補償を有するＩＣが提供される。ＩＣは、入力基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、信号経路を介して出力信号を宛先ノードに提供するように構成された出力ピンと、信号経路の遅延の変動についてタイミング回路をデジタル的に補償し、それによって、入力基準信号の位相に対する宛先ノードでの出力信号の位相を制御するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成された遅延補償回路と、を含む。
いくつかの実施形態において、遅延補償回路は、１つまたは２つ以上の動作条件に基づいて遅延の変動の推定値を発生させるように構成された遅延モデルを含む。特定の実施形態に従って、遅延モデルは、温度状態を示す温度信号を受信するように構成される。様々な実施形態において、ＩＣは、遅延モデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に含む。いくつかの実施形態において、遅延補償回路は、遅延モデルからの推定値に基づいて１つまたは２つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に含む。いくつかの実施形態において、遅延モデルは、多項式モデルを含む。様々な実施形態によれば、遅延モデルは、ＩＣの内部遅延を補償するように更に構成される。
特定の実施形態において、ＩＣは、信号経路から戻り信号を受信するように構成された戻り経路ピンと、出力信号を戻り信号と比較することに基づいて、信号経路の遅延の推定値を遅延補償回路に提供するように構成された遅延差検出器と、を更に含む。様々な実施形態によれば、ＩＣは、出力ピンから戻りピンまでの出力信号の往復遅延を補償することに基づいて１つまたは２つ以上の補償信号を発生させるように構成された遅延エラー算出回路を更に含む。
いくつかの実施形態において、タイミング回路は、ＤＰＬＬを含む。様々な実施形態によれば、１つまたは２つ以上の補償信号の少なくとも１つは、デジタル調整をＤＰＬＬに提供するように構成される。
いくつかの実施形態において、タイミング回路は、補償信号の少なくとも１つを受信するように構成された少なくとも１つのデジタル制御可能な遅延要素を含む。
別の態様では、電子システムにおける信号経路遅延補償の方法が提供される。本発生させ方法は、ＩＣのタイミング回路を使用して、入力基準信号に基づいて出力信号を発生させることと、信号経路を介してＩＣの出力ピンから宛先ノードに出力信号を提供することと、信号経路の遅延の変動についてタイミング回路をデジタル的に補償し、それによって、入力基準信号の位相に対する宛先ノードでの出力信号の位相を制御することと、を含む。
いくつかの実施形態において、方法は、遅延モデルを使用して、１つまたは２つ以上の動作条件に基づいて遅延の変動を推定することと、推定したエラーに基づいてタイミング回路にデジタル的に補償するための１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む。
いくつかの実施形態において、本方法は、ＩＣの戻り信号ピン上で戻り信号を受信することと、出力信号を戻り信号と比較することに基づいて遅延の変動を推定することと、推定したエラーに基づいてタイミング回路にデジタル的に補償するための１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む。
いくつかの実施形態において、タイミング回路をデジタル的に補償することは、位相調整をＤＰＬＬに提供することを含む。
別の態様では、信号経路遅延変動に対する補償を有するＩＣが提供される。ＩＣは、入力基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、出力信号を宛先ノードに提供するように構成された信号経路と、信号経路の遅延の変動についてタイミング回路をデジタル的に補償し、それによって、入力基準信号の位相に対する宛先ノードでの出力信号の位相を制御するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成された遅延補償回路と、を含む。
特定の実施形態において、遅延補償回路は、１つまたは２つ以上の動作条件に基づいて遅延の変動の推定値を発生させるように構成された遅延モデルを含む。いくつかの実施形態において、遅延モデルは、温度状態を示す温度信号を受信するように構成される。いくつかの実施形態によれば、ＩＣは、遅延モデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に含む。いくつかの実施形態において、遅延補償回路は、遅延モデルからの推定値に基づいて１つまたは２つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に含む。様々な実施形態によれば、遅延モデルは、多項式モデルを含む。いくつかの実施形態に従って、遅延モデルは、ＩＣの内部遅延を補償するように更に構成される。
いくつかの実施形態において、タイミング回路は、ＤＰＬＬを含む。複数の実施形態によれば、１つまたは２つ以上の補償信号の少なくとも１つは、デジタル調整をＤＰＬＬに提供するように構成される。
様々な実施形態において、タイミング回路は、補償信号の少なくとも１つを受信するように構成された少なくとも１つのデジタル制御可能な遅延要素を含む。
別の態様では、基準監視を有するＩＣが提供される。ＩＣは、システムクロック信号のタイミングに基づいて基準クロック信号の複数のデジタル測定値を発生させるように構成されたクロック測定回路と、基準クロック信号が１つまたは２つ以上の耐性パラメータの耐性の範囲内にあるかどうかを示す、モニタ出力信号を発生させるように構成された基準モニタと、を含む。基準モニタは、複数のデジタル測定値を処理して、測定不確実性の推定値を発生させ、そして、測定不確実性の推定値に基づいてモニタ出力信号を発生させる際の基準モニタの待ち時間を制御するように構成された統計処理回路を含む。
いくつかの実施形態において、統計処理回路は、時間ウインドウを通じて複数のデジタル測定値の分散を算出するように構成される。いくつかの実施形態によれば、１つまたは２つ以上の耐性パラメータは、公称周期および周期オフセット限度を含み、統計処理回路は、分散を周期オフセット限度と比較することに基づいて待ち時間を制御するように更に構成される。
いくつかの実施形態において、統計処理回路は、信頼区間内の基準クロック信号の周期を推定するのに十分な基準クロック信号のサンプルの数を決定するように更に構成される。
様々な実施形態において、１つまたは２つ以上の耐性パラメータは、ジッタ限度を含む。
いくつかの実施形態によれば、統計処理回路は、複数の部分的に重なる時間ウインドウと関連付けられた測定不確実性の複数の推定値を発生させるように更に構成される。
複数の実施形態において、統計処理回路は、時間ウインドウを通じて複数のデジタル測定値の平均および分散を算出するように構成される。
いくつかの実施形態において、クロック測定回路は、基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成されたＴＤＣを含む。様々な実施形態によれば、ＩＣは、複数のデジタルタイムスタンプを処理するように構成されたＤＰＬＬを更に含む。
別の態様では、クロックシステムにおける基準監視の方法が提供される。本方法は、システムクロック信号のタイミングに基づいて基準クロック信号の複数のデジタル測定値を発生させることと、複数のデジタル測定値を処理して、基準モニタを使用して、測定不確実性の推定値を発生させることと、測定不確実性の推定値に基づいて基準モニタの測定待ち時間を制御することと、を含む。
様々な実施形態において、本方法は、基準モニタを使用して、基準クロック信号が１つまたは２つ以上の耐性パラメータの耐性の範囲内にあるかどうかを検出することを更に含む。
複数の実施形態において、複数のデジタル測定値を処理することは、時間ウインドウを通じて複数のデジタル測定値の分散を計算することを含む。
いくつかの実施形態において、複数のデジタル測定値を処理することは、信頼区間内の基準クロック信号の周期を推定するのに十分な基準クロック信号のサンプルの数を決定することを含む。
様々な実施形態において、複数のデジタル測定値を発生させることは、基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させることを含む。
別の態様では、動的に制御された待ち時間を有する基準信号監視システムが提供される。基準信号監視システムは、基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成されたＴＤＣと、基準クロック信号の状態を示すモニタ出力信号を発生させるように構成された基準モニタと、を含む。基準モニタは、複数のデジタルタイムスタンプを処理して、測定不確実性の推定値を発生させ、そして、測定不確実性の推定値に基づいてモニタ出力信号を発生させる際の基準モニタの待ち時間を制御するように構成される。
いくつかの実施形態において、基準モニタは、時間ウインドウを通じて複数のデジタルタイムスタンプの分散を算出するように更に構成される。様々な実施形態によれば、基準モニタは、分散を周期オフセット限度と比較することに基づいて待ち時間を制御するように更に構成される。
複数の実施形態において、基準モニタは、信頼区間内の基準クロック信号の周期を推定するのに十分な基準クロック信号のサンプルの数を決定するように更に構成される。
様々な実施形態において、モニタ出力信号は、基準クロック信号がジッタ限度の範囲内であるかどうかを示す。
いくつかの実施形態によれば、基準モニタは、複数の部分的に重なる時間ウインドウと関連付けられた測定不確実性の複数の推定値を発生させるように更に構成される。
別の態様では、分散タイミングシステムが提供される。分散タイミングシステムは、共通基準信号に基づいて信号のタイミングを検出し、信号のタイミングをデジタル的に表すデジタルタイミング信号を発生させるように構成されたソースＩＣを含む。分配されたタイミングシステムは、ソースＩＣに電気的に結合されたデジタルインターフェースと、デジタルインターフェースからデジタルタイミング信号を受信するように構成された宛先ＩＣと、を更に含む。宛先ＩＣは、デジタルタイミング信号および共通基準信号に基づいて信号を回復させるように構成される。
様々な実施形態において、ソースＩＣは、信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成されたＴＤＣと、複数のデジタルタイムスタンプに基づいてデジタルタイミング信号を発生させるように構成されたフォーマット変換回路と、を含む。いくつかの実施形態によれば、ソースＩＣは、共通基準信号に基づいてＴＤＣおよびフォーマット変換回路を同期させるように構成された同期回路を更に含む。複数の実施形態において、分散タイミングシステムは、ローカルシステム基準信号に基づいて同期回路のシステムクロック信号を発生させるように構成されたシステムクロックＰＬＬを更に含む。
いくつかの実施形態において、デジタルインターフェースは、シリアルインターフェースである。
複数の実施形態において、分散タイミングシステムは、１つまたは２つ以上の追加的なデジタルタイミング信号をデジタルインターフェースに提供するように構成された１つまたは２つ以上の追加的なソースＩＣを更に含む。
いくつかの実施形態において、宛先ＩＣは、デジタルタイミング信号を処理して、信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成されたフォーマット変換回路を含む。特定の実施形態によれば、分散タイミングシステムは、複数のデジタルタイムスタンプに基づいて信号を回復させるように構成されたＤＰＬＬを更に含む。複数の実施形態において、ソースＩＣは、共通基準信号に基づいてフォーマット変換回路を同期させるように構成された同期回路を更に含む。いくつかの実施形態によれば、分散タイミングシステムは、ローカルシステム基準信号に基づいて同期回路のシステムクロック信号を発生させるように構成されたシステムクロックＰＬＬを更に含む。
特定の実施形態において、分散タイミングシステムは、タイミングインターフェースからデジタルタイミング信号を受信し、そして、デジタルタイミング信号および共通基準信号に基づいて信号を回復させるように構成された１つまたは２つ以上の追加的な宛先ＩＣを更に含む。
いくつかの実施形態において、宛先ＩＣは、信号の周波数を回復させる。
様々な実施形態において、宛先ＩＣは、信号の周波数および信号の位相の両方を回復させる。
別の態様では、クロック同期および周波数変換ＩＣが提供される。ＩＣは、信号のタイミングを表すデジタルタイミング信号を受信するように構成された第１のピンと、デジタルタイミング信号を処理して、信号の複数の遷移時間を示す複数の基準デジタルタイムスタンプを発生させるように構成されたフォーマット変換回路と、複数の基準デジタルタイムスタンプから信号を回復させるように構成されたＤＰＬＬと、を含む。
いくつかの実施形態において、ＤＰＬＬは、信号の周波数を回復させる。
様々な実施形態において、ＤＰＬＬは、信号の周波数および信号の位相の両方を回復させる。
いくつかの実施形態において、ＩＣは、共通基準信号を受信するように構成された第２のピンと、共通基準信号に基づいてフォーマット変換回路を同期させるように構成された同期回路と、を更に含む。複数の実施形態によれば、ＩＣは、システム基準信号を受信するように構成された第３のピンと、システム基準信号に基づいて同期回路のシステムクロック信号を発生させるように構成されたシステムクロックＰＬＬと、を更に含む。
別の態様では、分散タイミングの方法が提供される。本方法は、第１のＩＣを使用して、共通基準信号に基づいて信号のタイミングを検出することと、第１のＩＣを使用して、検出されたタイミングのデジタル表現を発生させることと、デジタルインターフェースを通じて第１のＩＣから第２のＩＣに検出されたタイミングのデジタル表現を伝送することと、検出されたタイミングおよび共通基準信号のデジタル表現に基づいて第２のＩＣの信号を回復させることと、を含む。
様々な実施形態において、検出されたタイミングのデジタル表現を発生させることは、ＴＤＣを使用して、信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させることを含む。
いくつかの実施形態によれば、第２のＩＣの信号を回復させることは、検出されたタイミングのデジタル表現を処理して、信号の複数の遷移時間を表す複数の基準デジタルタイムスタンプを発生させることを含む。特定の実施形態において、第２のＩＣの信号を回復させることは、ＤＰＬＬを使用して、複数の基準デジタルタイムスタンプから信号を回復させることを更に含む。
複数の実施形態において、第２のＩＣの信号を回復させることは、信号の周波数および信号の位相の両方を回復させることを含む。
別の態様では、分散タイミングシステムが提供される。分散タイミングシステムは、共通タイムベース信号を受信し、信号のタイミングを表すデジタルデータ信号を発生させるように構成されたソースデバイスを含む。分散タイミングシステムは、デジタルデータ信号を受信するように構成されたデータハブと、データハブからデジタルデータ信号を受信し、そして、共通タイムベース信号およびデジタルデータ信号に基づいて信号を回復させるように構成された宛先デバイスと、を更に含む。
いくつかの実施形態において、分散タイミングシステムは、データハブからデジタルデータ信号を受信し、そして、共通タイムベース信号およびデジタルデータ信号に基づいて信号を回復させるように構成された１つまたは２つ以上の追加的な宛先デバイスを更に含む。
複数の実施形態において、分散タイミングシステムは、１つまたは２つ以上の信号のタイミングを表す１つまたは２つ以上のデジタルデータ信号を発生させ、そして、１つまたは２つ以上のデジタルデータ信号をデータハブに提供するように構成された１つまたは２つ以上の追加的なソースデバイスを更に含む。
様々な実施形態において、ソースデバイスは、ソースデバイスにおいてローカルタイミングを制御する第１のローカル発振器信号を受信するように構成され、宛先デバイスは、宛先デバイスにおいてタイミングを制御する第２のローカル発振器信号を受信するように構成される。
いくつかの実施形態において、宛先デバイスは、信号の周波数を回復させる。
複数の実施形態において、宛先デバイスは、信号の周波数および信号の位相の両方を回復させる。
別の態様では、ＤＰＬＬにおける位相検出の方法が提供される。本方法は、位相検出器への入力クロック信号の第１のタイミングイベントのデジタル表現を発生させることと、入力クロック信号の第２のタイミングイベントのデジタル表現を発生させることと、第２のタイミングイベントと第１のタイミングイベントとの間の時間間隔だけ第２のタイミングイベントのデジタル表現を調整することに基づいて、第１の外挿タイミングイベントを外挿することと、第１の外挿タイミングイベントを使用して位相検出を提供することと、を含む。
様々な実施形態において、入力クロック信号は、ＤＰＬＬへの基準クロック信号を含む。
いくつかの実施形態において、入力クロック信号は、ＤＰＬＬへのフィードバッククロック信号を含む。
複数の実施形態において、第１の外挿タイミングイベントを外挿することは、後方外挿を含む。
いくつかの実施形態において、第１の外挿タイミングイベントを外挿することは、前方外挿を含む。
様々な実施形態において、本方法は、ＴＤＣを使用して、第１および第２のタイミングイベントのデジタル表現を発生させることを更に含む。
特定の実施形態において、本方法は、入力クロック信号から時間間隔を推定することを更に含む。
いくつかの実施形態に従って、本方法は、入力クロック信号のタイミングイベントの理想的な周期性に基づいて時間間隔を決定することを更に含む。
複数の実施形態において、本方法は、入力クロック信号の第３のタイミングイベントのデジタル表現を発生させることと、第３のタイミングイベントと第１のタイミングイベントとの間の時間間隔だけ第３のタイミングイベントのデジタル表現を調整することに基づいて、第２の外挿タイミングイベントを外挿することと、を更に含む。
いくつかの実施形態において、第１のタイミングイベントは、入力クロック信号の搬送周波数と関連付けられたエッジに対応し、第２のタイミングイベントは、入力クロック信号の副搬送波周波数と関連付けられたエッジに対応する。
複数の実施形態において、第１のタイミングイベントは、入力クロック信号の位相情報を伝達し、第２のタイミングイベントは、入力クロック信号の周波数情報を伝達する。
別の態様において、ＤＰＬＬは、第１のクロック信号のタイミングの第１の複数のデジタル表現を発生させるように構成された第１のタイミング検出器を含み、第１の複数のデジタル表現は、第１のタイミングイベントの第１のデジタル表現および第２のタイミングイベントの第２のデジタル表現を含む。ＤＰＬＬは、第２のクロック信号のタイミングの第２の複数のデジタル表現を発生させるように構成された第２のタイミング検出器と、第１の複数のデジタル表現および第２の複数のデジタル表現に基づいて位相検出を提供するように構成された位相検出器と、を含む。位相検出器は、第２のタイミングイベントと第１のタイミングイベントとの間の時間間隔だけ第２のデジタル表現を調整することに基づいて、第１の外挿タイミングイベントを発生させるように構成され、位相検出器は、第１の外挿タイミングイベントに基づいて位相検出を提供するように構成される。
いくつかの実施形態において、第１のクロック信号は、ＤＰＬＬへの基準クロック信号であり、第２のクロック信号は、ＤＰＬＬへのフィードバッククロック信号である。
様々な実施形態において、第１のクロック信号は、ＤＰＬＬへのフィードバッククロック信号であり、第２のクロック信号は、ＤＰＬＬへの基準クロック信号である。
複数の実施形態において、位相検出器は、後方外挿に基づいて第１の外挿タイミングイベントを発生させるように構成される。
いくつかの実施形態において、位相検出器は、前方外挿に基づいて第１の外挿タイミングイベントを発生させるように構成される。
特定の実施形態によれば、第１のタイミング検出器は、第１のＴＤＣを含み、第２のタイミング検出器は、第２のＴＤＣを含む。
いくつかの実施形態において、位相検出器は、第１の複数のデジタル表現および第２の複数のデジタル表現に基づいて時間間隔を推定するように構成される。
複数の実施形態において、位相検出器は、第１のクロック信号の理想的な周期性に基づいて時間間隔を決定するように構成される。
いくつかの実施形態によれば、第１の複数のデジタル表現は、第３のタイミングイベントの第３のデジタル表現を含み、位相検出器は、第３のタイミングイベントと第１のタイミングイベントとの間の時間間隔だけ第３のタイミングイベントのデジタル表現を調整することに基づいて第２の外挿タイミングイベントを発生させるように更に構成される。
いくつかの実施形態において、第１のタイミングイベントは、第１のクロック信号の搬送周波数と関連付けられたエッジに対応し、第２のタイミングイベントは、第１のクロック信号の副搬送波周波数と関連付けられたエッジに対応する。
様々な実施形態に従って、第１のタイミングイベントは、第１のクロック信号の位相情報を伝達し、第２のタイミングイベントは、第１のクロック信号の周波数情報を伝達する。
別の態様では、高速で周波数および位相をロックする方法が提供される。本方法は、基準信号とＰＬＬのフィードバック信号との間の周波数オフセットを検出することと、開いたＰＬＬのフィードバックループによって周波数オフセット補正をＰＬＬに提供することによって周波数オフセットを補償することと、周波数オフセット補正の後に、位相オフセット補正を提供することによって、基準信号とフィードバック信号との間の位相オフセットを補償することと、閉じたＰＬＬのフィードバックループによってフィードバック信号を基準信号にロックすることによってＰＬＬの残留エラーを補償することと、を含む。
いくつかの実施形態において、周波数オフセットを検出することは、デジタル位相検出器の出力から初期位相オフセットを減算することと、デジタル位相検出器の残留位相オフセットに基づいて周波数オフセットを検出することと、を含む。
複数の実施形態において、周波数オフセットを補償することは、ループフィルタ出力値を制御することを含む。
いくつかの実施形態において、周波数オフセットを検出することは、基準クロック信号の連続した位相測定値の微分をフィードバッククロック信号の連続した位相測定値の微分と比較することを含む。特定の実施形態によれば、本方法は、比較に基づいて分数周波数エラーを算出することを更に含む。様々な実施形態において、周波数オフセットを補償することは、ＮＣＯの制御ワードによって分数周波数エラーを正規化することと、正規化された周波数エラーに基づいてＮＣＯを更新することと、を含む。複数の実施形態によれば、周波数オフセットを補償することは、ＰＬＬの出力周波数を制御された変化率で段階的に遷移させることを含む。
いくつかの実施形態において、位相オフセットを補償することは、基準クロック信号のタイミングに基づいてＰＬＬのフィードバック分周器を同期させることを含む。
いくつかの実施形態において、位相オフセットを補償することは、ＰＬＬの出力周波数の偏差を制限するために段階的に位相調整を提供することを含む。
特定の実施形態に従って、周波数オフセットを検出することは、基準モニタを使用して周波数オフセットを検出することを含む。
複数の実施形態において、位相オフセットを補償することは、開ループ位相補正をＰＬＬに提供することを含む。
いくつかの実施形態において、位相オフセットを補償することは、閉ループ位相補正をＰＬＬに提供することを含む。
様々な実施形態において、ＰＬＬの残留エラーを補償することは、ＰＬＬのループ帯域を経時的に減少させることを含む。
別の態様では、高速で周波数および位相をロックすることを提供するＩＣが提供される。ＩＣは、基準信号およびフィードバック信号を比較するように構成されたデジタル位相検出器を含むＤＰＬＬを含む。ＩＣは、基準信号とフィードバック信号との間の周波数オフセットを検出するように構成された周波数オフセット検出回路と、開いたＤＰＬＬのフィードバックループによって周波数オフセット補正をＤＰＬＬに提供するように構成されたループコントローラと、を更に含む。ループコントローラは、周波数オフセット補正の後に位相オフセット補正を提供することによって、基準信号とフィードバック信号との間の位相オフセットを補償し、そして、閉じたＤＰＬＬのフィードバックループによってフィードバック信号を基準信号にロックすることによって、ＤＰＬＬの残留エラーを補償するように更に構成される。
いくつかの実施形態において、周波数オフセット検出回路は、デジタル位相検出器の出力から初期位相オフセットを減算することによって周波数オフセットを検出し、そして、デジタル位相検出器の残留位相オフセットに基づいて周波数オフセットを検出するように構成される。
複数の実施形態において、ループコントローラは、ＤＰＬＬのループフィルタのループフィルタ出力値を制御することに基づいて周波数オフセット補正を提供するように構成される。
特定の実施形態において、周波数オフセット検出回路は、基準クロック信号の連続した位相測定値の微分をフィードバッククロック信号の連続した位相測定値の微分と比較することによって、周波数オフセットを検出するように構成される。
様々な実施形態において、ループコントローラは、ＮＣＯの制御ワードによって分数周波数エラーを正規化すること、および正規化された周波数エラーに基づいてＮＣＯを更新することに基づいて周波数オフセットを補償するように構成される。
いくつかの実施形態において、ループコントローラは、ＤＰＬＬの出力周波数を制御された変化率で段階的に遷移させるように更に構成される。
複数の実施形態において、ループコントローラは、基準クロック信号のタイミングに基づいてＤＰＬＬのフィードバック分周器を同期させるように更に構成される。
いくつかの実施形態において、ループコントローラは、ＤＰＬＬのループ帯域を経時的に減少させることに基づいてＤＰＬＬの残留エラーを補償するように構成される。
別の態様では、基準位相シフト検出を有するＩＣが提供される。ＩＣは、システムクロック信号のタイミングに基づいて基準信号の位相シフトを検出するように構成された位相シフト検出器を含む。位相シフト検出器は、システムクロック信号の複数のサイクルを通じて基準信号を観察することに基づいて、検出された位相シフトを示す位相検出信号を発生させるように構成される。
いくつかの実施形態において、位相シフト検出器は、複数のサイクルの１つまたは２つ以上のサイクル上で観察される位相エラーを微分するように構成された位相エラー微分回路を含む。
複数の実施形態において、位相シフト検出器は、複数のサイクルから獲得された基準信号の２つ以上の観測値を蓄積するように構成されたウインドウ化累算回路を含む。
いくつかの実施形態において、位相シフト検出器は、複数のサイクルを通じて獲得された基準信号の２つ以上の観測値の多数決処理に基づいて位相検出サイクルを発生させるように構成された多数決処理回路を含む。
いくつかの実施形態において、ＩＣは、基準信号を受信するように構成されたＰＬＬを更に含む。
別の態様では、位相オフセット検出を有するＩＣが提供される。ＩＣは、第１の基準信号と第２の基準信号との間の位相オフセットを検出するように構成された位相オフセット検出器を含む。位相オフセット検出器は、システムクロック信号の複数のサイクルを通じて第１の基準信号と第２の基準信号との間の位相差を観察することに基づいて、検出された位相オフセットを示す位相オフセット信号を発生させるように構成される。
複数の実施形態において、ＩＣは、第１の基準信号または第２の基準信号のうちの少なくとも１つを受信するように構成されたＰＬＬを更に含む。いくつかの実施形態による、ＩＣは、第１の基準信号または第２の基準信号を提供するように構成されたマルチプレクサを更に含む。様々な実施形態に従って、位相オフセット検出器は、位相オフセット信号を使用して位相調整をＰＬＬに提供するように構成される。
特定の実施形態において、位相オフセット検出器は、第１の基準信号のタイミングの第１の複数のデジタル表現および第２の基準信号の第２の複数のデジタル表現を受信する。
いくつかの実施形態において、ＩＣは、第１の複数のデジタル表現を発生させるように構成された第１のＴＤＣと、第２の複数のデジタル表現を発生させるように構成された第２のＴＤＣと、を更に含む。
別の態様では、ＤＰＬＬが提供される。ＤＰＬＬは、分周器が分周器に入力クロック信号を分周させて、第１のタイミングイベントおよび第２のタイミングイベントを有する分周されたクロック信号を発生させるように構成された分周器を含む。ＤＰＬＬは、分周されたクロック信号に基づいて位相検出を提供するように構成された位相検出器を更に含む。位相検出器は、第１のタイミングイベントと第２のタイミングイベントとの間の内挿タイミングイベントを発生させるように構成された内挿回路を含み、位相検出器は、内挿タイミングイベントに基づいて位相検出を提供するように構成される。
いくつかの実施形態において、内挿タイミングイベントは、分周器による入力クロック信号のデシメーションによって失われたタイミングイベントに対応する。
複数の実施形態において、入力クロック信号は、ＤＰＬＬへの基準クロック信号である。
特定の実施形態において、入力クロック信号は、ＤＰＬＬへのフィードバッククロック信号である。
クロック同期および周波数変換集積回路（ＩＣ）の１つの実施形態の概略図である。 クロック同期および周波数変換ＩＣのためのデジタル位相ロックループ（ＤＰＬＬ）の１つの実現形態の概略図である。 クロック同期および周波数変換ＩＣのためのアナログ位相ロックループ（ＡＰＬＬ）の１つの実現形態の概略図である。 クロック同期および周波数変換ＩＣのためのシステムクロック位相ロックループ（ＰＬＬ）の１つの実現形態の概略図である。 クロック同期および周波数変換ＩＣのためのＤＰＬＬの別の実現形態の概略図である。 クロック同期および周波数変換ＩＣのための数値制御発振器（ＮＣＯ）の１つの実現形態の概略図である。 クロック同期および周波数変換ＩＣのための周波数変換ループの１つの実現形態の概略図である。 システムクロック補償を有する電子システムの１つの実施形態の概略図である。 システムクロック補償を有する電子システムの別の実施形態の概略図である。 システムクロック補償を有する電子システムの別の実施形態の概略図である。 開ループシステムクロック補償を有する電子システムの別の実施形態の概略図である。 閉ループシステムクロック補償を有するＩＣの概略図である。 別の実施形態によるシステムクロック補償回路の概略図である。 １つの実施形態によるＴＤＣの概略図である。 別の実施形態によるＤＰＬＬの概略図である。 別の実施形態によるＮＣＯの概略図である。 遅延補償を有する電子システムの１つの実施形態の概略図である。 遅延補償を有する電子システムの別の実施形態の概略図である。 遅延補償を有する電子システムの別の実施形態の概略図である。 クロック同期および周波数変換ＩＣの別の実施形態の概略図である。 遅延補償を有するＩＣの別の実施形態の概略図である。 遅延補償を有する電子システムの別の実施形態の概略図である。 基準監視システムの１つの実施形態の概略図である。 基準監視システムの別の実施形態の概略図である。 基準監視システムの別の実施形態の概略図である。 別の実施形態による電子システムの概略図である。 別の実施形態による電子システムの概略図である。 １つの実施形態によるソースデバイスの概略図である。 １つの実施形態による宛先デバイスの概略図である。 １つの実施形態によるソースＩＣの概略図である。 １つの実施形態による転送先のＩＣの概略図である。 クロック同期および周波数変換ＩＣの別の実施形態の概略図である。 中間のデシメーションの１つの実施例のための様々なタイミングイベントシーケンスを概略的に描写する図である。 タイミングイベントシーケンスの後方外挿の１つの実施例を例示する図である。 タイミングイベントシーケンスの前方および後方外挿の１つの実施例を例示する図である。 別の実施形態によるＤＰＬＬの概略図である。 別の実施形態によるＤＰＬＬの概略図である。 クロック同期および周波数変換ＩＣのための周波数変換ループの別の実現形態の概略図である。 １つの実施形態による位相および周波数をロックする方法である。 位相および周波数ロッキングのためのＤＰＬＬ回路の様々な実施形態を例示する。 位相および周波数ロッキングのためのＤＰＬＬ回路の様々な実施形態を例示する。 位相および周波数ロッキングのためのＤＰＬＬ回路の様々な実施形態を例示する。 位相および周波数ロッキングのためのＤＰＬＬ回路の様々な実施形態を例示する。 位相および周波数ロッキングのためのＤＰＬＬ回路の様々な実施形態を例示する。 位相ステップ検出の様々な実施例のグラフである。 位相ステップ検出の様々な実施例のグラフである。 位相ステップ検出の様々な実施例のグラフである。 位相ステップ検出の様々な実施例のグラフである。 位相シフト検出器の様々な実施形態の概略図である。 位相シフト検出器の様々な実施形態の概略図である。 位相シフト検出器の様々な実施形態の概略図である。 位相シフト検出器の様々な実施形態の概略図である。 １つの実施形態による位相オフセット検出システムの概略図である。 ３分周後の可能な位相の１つの実施例のグラフである。 タイムスタンプ内挿の１つの実施例のグラフである。 別の実施形態によるＤＰＬＬの概略図である。 別の実施形態によるＤＰＬＬの概略図である。
新しいシステム、装置、および方法の様々な態様は、添付図面を参照しながら、以下で完全に説明される。しかしながら、本開示の態様は、多くの異なる形態において具現化することができ、また、本開示の全体を通して提示される任意の固有の構造または機能に限定されるものと解釈されるべきではない。むしろ、これらの態様は、本開示が綿密かつ完全であり、また、本発明の範囲を当業者に完全に伝えるように提供される。
本明細書の教示に基づいて、当業者は、本開示の範囲が、独立して実装されるか、任意の他の態様と組み合わせて実装されるかにかかわらず、本明細書で開示される新しいシステム、装置、および方法の任意の態様を網羅することを意図することを認識するべきである。例えば、本明細書に記載される任意の数の態様を使用して、装置を実現することができ、または方法を実践することができる。したがって、特定の実施形態が、図面に例示されるよりも多くの要素、および／または図面に例示される要素のサブセットを含むことができることが理解されるであろう。更に、いくつかの実施形態は、２つ以上の図面からの特徴の任意の適切な組み合わせを組み込むことができる。追加的に、範囲は、本明細書に記載される様々な態様に加えて、またはそれ以外の他の構造、機能、または構造および機能を使用して実践される、そのような装置または方法を包含することを意図する。本明細書で開示される任意の態様は、その請求項または同等物の１つまたは２つ以上の要素によって具現化することができることを理解されたい。
特定の態様が本明細書で説明されるが、これらの態様の数多くの変形および置換は、本開示の範囲に含まれる。好ましい態様のいくつかの利益および利点について言及されるが、本開示の範囲は、特定の利益、用途、または目的に限定されることを意図しない。むしろ、本開示の態様は、様々な電子システムに広範囲に適用することができることを意図する。詳細な説明および図面は、限定するものではなく、本開示の単なる実例に過ぎず、本開示の範囲は、添付の特許請求の範囲およびその同等物によって定義される。
図１は、クロック同期および周波数変換集積回路（ＩＣ）４０の１つの実施形態のブロック線図である。クロック同期および周波数変換ＩＣ４０は、本開示の１つまたは２つ以上の特徴に従って実現することができるＩＣの１つの実施形態を例示する。しかしながら、本明細書の教示は、ＩＣの他の実現形態が挙げられるが、これに限定されない、電子システムの他の実現形態に適用することができる。ＩＣはまた、本明細書において、半導体チップまたは半導体ダイとも称される。
第１の入力基準制御回路１ａと、第２の入力基準制御回路１ｂと、第１の基準クロック復調器２ａと、第２の基準クロック復調器２ｂと、第３の基準クロック復調器２ｃと、第４の基準クロック復調器２ｄと、第１の基準分周器３ａと、第２の基準分周器３ｂと、第３の基準分周器３ｃと、第４の基準分周器３ｄと、第１の時間−デジタル変換器（ＴＤＣ）４ａと、第２のＴＤＣ４ｂと、第３のＴＤＣ４ｃと、第４のＴＤＣ４ｄと、デジタルクロスポイントマルチプレクサ５と、第１のデジタル位相ロックループ（ＤＰＬＬ）６ａと、第２のＤＰＬＬ６ｂと、第１のアナログ位相ロックループ（ＡＰＬＬ）７ａと、第２のＡＰＬＬ７ｂと、第１の出力クロックマルチプレクサ８ａと、第２の出力クロックマルチプレクサ８ｂと、第３の出力クロックマルチプレクサ８ｃと、第４の出力クロックマルチプレクサ８ｄと、第５の出力クロックマルチプレクサ８ｅと、第１の出力分周器９ａと、第２の出力分周器９ｂと、第３の出力分周器９ｃと、第４の出力分周器９ｄと、第５の出力分周器９ｅと、第１のクロック出力ドライバ１１ａと、第２のクロック出力ドライバ１１ｂと、第３のクロック出力ドライバ１１ｃと、第４のクロック出力ドライバ１１ｄと、第５のクロック出力ドライバ１１ｅと、第１のフィードバッククロックマルチプレクサ１２ａと、第２のフィードバッククロックマルチプレクサ１２ｂと、第３のフィードバッククロックマルチプレクサ１２ｃと、第４のフィードバッククロックマルチプレクサ１２ｄと、第５のフィードバッククロックマルチプレクサ１２ｅと、システムクロックＰＬＬ１３と、変調および位相オフセットコントローラ１４と、温度センサ１５と、システムクロック補償回路１６と、内部ゼロ遅延制御回路１７と、基準モニタ１８と、基準を切り換えている回路１９と、補助数値制御発振器（ＮＣＯ）２１と、補助ＴＤＣ２２と、状態および制御ピンインターフェース２３と、シリアルポートおよびメモリコントローラ２４と、を含む。
図１に示されるように、クロック同期および周波数変換ＩＣ４０は、入力基準ピン（ＲＥＦＡ、ＲＥＦＡＡ、ＲＥＦＢ、ＲＥＦＢＢ）、システム基準ピン（ＸＯＡ、ＸＯＢ）、出力クロックピン（ＯＵＴ０ＡＰ、ＯＵＴ０ＡＮ、ＯＵＴ０ＢＰ、ＯＵＴ０ＢＮ、ＯＵＴ０ＣＰ、ＯＵＴ０ＣＮ、ＯＵＴ１ＡＰ、ＯＵＴ１ＡＮ、ＯＵＴ１ＢＰ、ＯＵＴ１ＢＮ）、シリアルポートピン（ＳＥＲＩＡＬ ＰＯＲＴ）、および多機能ピン（Ｍ ＰＩＮＳ）を含む、様々なピンまたはパッドを更に含む。図面を明確にするために、電力および接地のために使用されるピンなどの特定のピンを図１から取り除いている。
回路およびピンの１つの実施例が、クロック同期および周波数変換チップについて示されているが、他の実現形態、並びに回路および／またはピンを使用することができる。
入力基準ピン（ＲＥＦＡ、ＲＥＦＡＡ、ＲＥＦＢ、ＲＥＦＢＢ）は、入力基準信号（例えば、基準クロック信号または他の位相または周波数基準信号）を受信し、該入力基準信号は、入力基準制御回路１ａ〜１ｂによって取り扱われる。入力基準制御回路１ａ〜１ｂを使用して、入力基準の選択、反転、および／または多様な他の処理を提供することができる。特定の実現形態において、入力基準制御回路１ａ〜１ｂは、微分またはシングルエンド入力基準信号のいずれかを処理するように構成することができ、それによって、ＩＣ４０の柔軟性を高めている。
特定の実現形態において、入力基準ピン（ＲＥＦＡ、ＲＥＦＡＡ、ＲＥＦＢ、ＲＥＦＢＢ）の１つまたは２つ以上は、搬送周波数および埋め込まれた副搬送波周波数を有する基準クロック信号を受信する。そのような基準クロック信号としては、高周波搬送波内に埋め込まれた低周波クロック信号が挙げられる。
埋め込まれた副搬送波を有する基準クロック信号を提供することで、いくつかの利点を提供することができる。例えば、タイミングカードおよびラインカードを有するシャーシを含む応用例において、搬送波周波数は、所望の周波数情報を伝達することができ、一方で、副搬送波周波数は、所望の位相情報を伝達することができる。
基準復調器２ａ〜２ｄは、基準クロック信号の副搬送波周波数と関連付けられた位相情報を抽出する役割を果たす。例えば、有効化されたときに、基準復調器は、入力基準クロック信号の特定のエッジ上に現れる周期的位相変動に対応する変調イベントを回復させる。埋め込まれた副搬送波周波数を有する基準クロック信号は、クロック同期および周波数変換ＩＣの別のインスタンス化によるものが挙げられるが、これに限定されない、様々な方法で発生させることができる。
故に、基準復調器２ａ〜２ｄは、埋め込まれた副搬送波周波数を含む応用例において、受信した入力基準クロック信号に埋め込まれた変調イベントを抽出する役割を果たす。
基準分周器３ａ〜３ｄは、分周を対応する入力基準信号に提供するように動作する。例示される実施形態において、基準分周器３ａ〜３ｄは、プログラム可能な除数値を使用して動作する。例えば、所望の除数値は、シリアルポートを介してユーザによってＩＣ４０にプログラムすることができる。基準分周器３ａ〜３ｄを含むことにより、入力基準信号の周波数を通じた制御を提供することによって、チップの柔軟性が高められる。例えば、基準分周器３ａ〜３ｄを使用して、ＴＤＣ４ａ〜４ｄの入力周波数範囲に適した値まで基準周波数を低減させることができる。
ＴＤＣ４ａ〜４ｄは、それぞれ、基準分周器３ａ〜３ｄから、分周された基準信号の時間−デジタル変換を提供する。特に、ＴＤＣ４ａ〜４ｄの各々は、対応する基準信号のタイミングを観察し、そして、いつ基準信号のエッジ遷移（例えば、立ち上がりおよび／または立ち下がりエッジ）が生じたのかを識別するデジタルタイムスタンプを発生させるように動作する。
デジタルクロスポイントマルチプレクサ５は、ＩＣ４０の全体を通して所望に応じて様々な信号をルーティングするように動作する。図１では特定の入力および出力が例示されているが、デジタルクロスポイントマルチプレクサ５は、ＩＣ４０の全体を通して多様な信号をルーティングするように適合させることができる。更に、デジタルクロスポイントマルチプレクサ５は、ＩＣ４０の様々なピンおよびインターフェースにも接続され、したがって、例えば、シリアルポートピン（ＳＥＲＩＡＬ ＰＯＲＴ）および／または多機能ピン（Ｍ ＰＩＮＳ）を介して信号を送信または受信するために使用することもできる。
デジタルクロスポイントマルチプレクサ５は、特定の応用例または実現形態に所望される接続性を提供するように、デジタル的にプログラムすることができる。第１の例において、デジタルクロスポイントマルチプレクサ５は、ＴＤＣ４ａ〜４ｄのうちの１つまたは２つ以上の出力から第１のＤＰＬＬ６ａおよび／または第２のＤＰＬＬ６ｂにデジタルタイムスタンプを提供する。第２の例において、デジタルクロスポイントマルチプレクサ５は、ＴＤＣ４ａ〜４ｄのうちの１つまたは２つ以上の出力から基準モニタ１８にデジタルタイムスタンプを提供する。第３の例において、デジタルクロスポイントマルチプレクサ５は、補助ＮＣＯ２１および／または補助ＴＤＣ２２をＤＰＬＬ６ａ、６ｂ、および／またはＩＣ４０の他の回路に接続する。
図１の参照を続けると、第１のＤＰＬＬ６ａは、デジタルクロスポイントマルチプレクサ５から受信したデジタルタイムスタンプを処理して、第１のＡＰＬＬ７ａへの入力としての役割を果たす、第１のＤＰＬＬ出力クロック信号を発生させる。追加的に、ＡＰＬＬ７ａは、周波数変換および／またはジッタクリーンアップを提供して、第１のＡＰＬＬ出力クロック信号を発生させる。同様に、第２のＤＰＬＬ６ｂは、デジタルクロスポイントマルチプレクサ５から受信したデジタルタイムスタンプを処理して、第２のＡＰＬＬ７ｂが第２のＡＰＬＬ出力クロック信号を発生させるための基準として使用する、第２のＤＰＬＬ出力クロック信号を発生させる。
出力クロックマルチプレクサ８ａ〜８ｅは、第１のＡＰＬＬ７ａ、第２のＡＰＬＬ７ｂ、および／またはシステムクロックＰＬＬ１３から出力クロック信号を選択し、出力分周器９ａに９ｅに分配するために使用される。出力分周器９ａ〜９ｅは、それぞれ、プログラム可能な分周を、出力クロックマルチプレクサ８ａ〜８ｅによって選択された出力クロック信号に提供する。図示される実施形態において、出力クロックディバイダ９ａ〜９ｅはまた、制御可能な位相遅延および／またはバースト制御によって動作して、ＪＥＳＤ２０４Ｂなどのバーストクロッキング仕様もサポートする。出力分周器９ａ〜９ｅはまた、出力クロック信号のエッジ（例えば、立ち上がりまたは立ち下がりエッジ）の場所の変調をサポートして、副搬送波をより高い周波数搬送波クロック信号に挿入することもサポートする。したがって、出力分周器９ａ〜９ｅはまた、埋め込まれた副搬送波周波数を有するクロック信号を発生させるために使用することもでき、これは、ＩＣ４０の別のインスタンス化の基準復調器（例えば、基準復調器２ａ〜２ｄ）によって復調することができる。
分周器９ａ〜９ｅからの分周された出力クロック信号は、それぞれ、クロック出力ドライバ１１ａ〜１１ｅに提供され、出力クロックピン（ＯＵＴ０ＡＰ、ＯＵＴ０ＡＮ、ＯＵＴ０ＢＰ、ＯＵＴ０ＢＮ、ＯＵＴ０ＣＰ、ＯＵＴ０ＣＮ、ＯＵＴ１ＡＰ、ＯＵＴ１ＡＮ、ＯＵＴ１ＢＰ、ＯＵＴ１ＢＮ）を駆動する。更に、分周された出力クロック信号は、フィードバッククロックマルチプレクサ１２ａ〜１２ｅにも提供され、これを使用して、１つまたは２つ以上の選択されたクロック信号を内部ゼロ遅延制御回路１７および／または他のクロックフィードバックパスに提供することができる。
図１に示されるように、内部ゼロ遅延制御回路１７は、デジタルクロスポイントマルチプレクサ５を介して、ＩＣ４０のＤＰＬＬ６ａ、６ｂおよび／または他の回路および／またはピンに接続することができる。内部ゼロ遅延制御回路１７は、入力基準ピン（ＲＥＦＡ、ＲＥＦＡＡ、ＲＥＦＢ、ＲＥＦＢＢ）上で受信した入力基準信号の入力位相に対する、出力クロックピン（ＯＵＴ０ＡＰ、ＯＵＴ０ＡＮ、ＯＵＴ０ＢＰ、ＯＵＴ０ＢＮ、ＯＵＴ０ＣＰ、ＯＵＴ０ＣＮ、ＯＵＴ１ＡＰ、ＯＵＴ１ＡＮ、ＯＵＴ１ＢＰ、ＯＵＴ１ＢＮ）での出力位相の制御を支援する。例えば、内部ゼロ遅延制御回路１７は、入力位相と出力位相との間に約ゼロ度の位相遅延を有するＰＬＬとしてＩＣ４０を動作させるために使用することができる。
システムクロックＰＬＬ１３は、システム基準ピン（ＸＯＡ、ＸＯＢ）から１つまたは２つ以上のシステム基準信号を受信する。追加的に、システムクロックＰＬＬ１３は、システム基準信号を使用して、ＩＣ４０のタイミングを制御するシステムクロック信号を発生させる。図を明確にするために図１には示されていないが、システムクロック信号は、基準復調器２ａ〜２ｄ、ＴＤＣ４ａ〜４ｄ、ＤＰＬＬ６ａ〜６ｂ、基準モニタ１８、基準切り換え回路１９、および／または補助ＴＤＣ２２が挙げられるが、これらに限定されない、ＩＣ４０の多様な回路のタイミングを制御するために使用することができる。
変調および位相オフセットコントローラ１４は、多様な機能を提供する。例えば、変調および位相オフセットコントローラ１４は、出力分周器９ａ〜９ｅの分周率および／または位相遅延を制御することができ、それによって、出力クロック信号の周波数および位相を制御することができる。図１の変調および位相オフセットコントローラ１４はまた、ギャップ付きクロックの応用例をサポートするためのクロックバースティングも制御する。更に、変調および位相オフセットコントローラ１４は、出力クロックエッジの場所の変調を制御して、副搬送波をより高い周波数搬送波クロック信号に選択的に挿入する。この様態で変調および位相オフセットコントローラ１４を実現することは、搬送波周波数および埋め込まれた副搬送波周波数を有する基準クロック信号の発生を支援する。
温度センサ１５は、ＩＣ４０の温度、例えばシステムクロックＰＬＬ１３の近傍または局所の温度状態、を示す温度指示信号を発生させるように動作する。例示される実施形態において、温度指示信号は、システムクロック補償回路１６に提供され、該システムクロック補償回路は、温度変化から生じるシステムクロック信号のエラーについてＩＣ４０の１つまたは２つ以上の回路ブロックを補償するための補償信号を発生させるように動作する。
図１の参照を続けると、基準モニタ１８は、入力基準ピン（ＲＥＦＡ、ＲＥＦＡＡ、ＲＥＦＢ、ＲＥＦＢＢ）上で受信した基準クロック信号の１つまたは２つ以上の信頼できるかどうかを検出するように動作する。例えば、ＩＣ４０は、特定の応用例に対して許可された基準クロックジッタの許容量と関連付けられた耐性データによって（例えば、シリアルポートを介して）プログラムすることができる。追加的に、基準モニタ１８は、ＴＤＣ４ａ〜４ｄからのデジタルタイムスタンプを処理して、入力基準クロック信号の特定の１つが、割り当てられた耐性の範囲内で確実に動作しているかどうかを判定することができる。
基準を切り換え回路１９は、どの入力基準クロック信号がＤＰＬＬ６ａ〜６ｂへの入力として提供されるのかの制御を支援する。例えば、様々な応用例において、冗長性および／または他の理由のため、多数の基準クロック信号が提供される。追加的に、特定の基準クロック信号が利用できない、または信頼できなくなったときに、基準クロック信号を切り換えることができる。特定の実現形態において、ＤＰＬＬは、基準切り換え中に、ホールドオーバーモードにおいて開ループで一時的に動作し、それによって、ＩＣ４０によって発生された出力クロック信号を安定させ、出力周波数の突然の変化を防止する。
補助ＮＣＯ２１および補助ＴＤＣ２２は、多様な機能をオンチップＮＣＯおよびＴＤＣに提供し、それによって、ＩＣ４０が使用することができる応用例の柔軟性および／または範囲を拡大するように動作する。
状態および制御ピンインターフェース２３は、多機能ピン（Ｍ ＰＩＮＳ）を通じて信号を伝送および受信するためのインターフェースとして動作する。
シリアルポートおよびメモリコントローラ２４は、シリアル周辺機器インターフェース（ＳＰＩ）または相互集積回路（Ｉ２Ｃ）インターフェースなどの、シリアルポートまたはインターフェースに結合される。シリアルポートおよびメモリコントローラ２４は、所望の様式でＩＣ４０のプログラミングまたは構成することと関連付けられたユーザからのデータを受信することが挙げられるが、これに限定されない、多様な機能に使用することができる。
クロック同期および周波数変換ＩＣ４０は、多様な応用例においてクロッキングおよびタイミングを制御するために使用することができる。１つの例において、ＩＣ４０は、ＧＰＳ、ＰＴＰ（ＩＥＥＥ−１５８８）、および／またはＳｙｎｃＥの応用例におけるジッタクリーンアップおよび同期を提供する。第２の例において、クロック同期および周波数変換ＩＣ４０は、ベースバンドおよび無線のためのクロッキングを制御するために、基地局（例えば、フェムトセルまたはピコセル）に含まれる。第３の例において、クロック同期および周波数変換ＩＣ４０は、ジッタクリーニングを提供しながら、光輸送ネットワーク（ＯＴＮ）などの輸送ネットワークのためのマッピング／デマッピングを制御する。第４の例において、クロック同期および周波数変換ＩＣ４０は、ホールドオーバー、ジッタクリーンアップ、および位相過渡制御を、階層２、３ｅおよび３つの応用例に提供する。第５の例において、クロック同期および周波数変換ＩＣ４０は、例えばＪＥＳＤ２０４Ｂサポートについて、アナログ−デジタル（Ａ／Ｄ）および／またはデジタル−アナログ（Ｄ／Ａ）変換などの、データ変換クロッキングのためのサポートを提供する。第６の例において、クロック同期および周波数変換ＩＣ４０は、ケーブルインフラストラクチャおよび／または搬送波イーサネットなどの、有線インフラストラクチャサポートのタイミングを提供する。
クロック同期および周波数変換ＩＣ４０は、本明細書で論じられる１つまたは２つ以上の特徴に従って実現することができる半導体チップの１つの実施形態を例示する。しかしながら、本明細書の教示は、電子システムの他の実現形態に適用することができる。
図２Ａは、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣのためのＤＰＬＬ５０の１つの実現形態の概略図である。ＤＰＬＬ５０は、デジタル位相検出器５１と、デジタルループフィルタ５２と、ＮＣＯ５３と、フィードバック分周器５４と、を含む。
図２ＡのＤＰＬＬ５０は、図１のＤＰＬＬ６ａ、６ｂとしての使用に適したＤＰＬＬの１つの実施例を例示する。しかしながら、図１のＤＰＬＬ６ａ、６ｂは、他の方式で実現することができる。
デジタル位相検出器５１は、デジタル基準信号５５をデジタルフィードバック信号５６と比較して、数値位相エラー信号を発生させる。特定の実現形態において、デジタル位相検出器５１は、ＴＤＣベースの位相検出器を含む。１つの例において、第１のＴＤＣは、デジタル基準信号５５が遷移するタイムインスタンスを表すデジタルタイムスタンプを発生させ、第２のＴＤＣは、デジタルフィードバック信号５６が遷移するタイムスタンプを表すデジタルタイムスタンプを発生させ、デジタル位相検出器５１は、タイムスタンプを処理して、数値位相エラー信号を発生させる。別の例において、デジタル位相検出器５１は、デジタル基準信号５５をデジタルフィードバック信号５６と比較することに基づいて、デジタル誤差信号を発生させ、共通ＴＤＣを使用して、デジタル誤差信号の遷移を表すタイムスタンプを発生させる。
デジタルループフィルタ５２は、１つまたは２つ以上の数値係数に基づいてデジタルフィルタリングを数値位相エラー信号に提供して、数値周波数調整ワード（ＦＴＷ）を発生させる。図２Ａに示されるように、数値ＦＴＷは、ＮＣＯ５３への入力としての役割を果たす。特定の実現形態において、デジタルループフィルタ５２は、柔軟性を高めるために、プログラム可能なループ帯域を有する。
図２Ａの参照を続けると、ＮＣＯ５３は、図１のシステムクロックＰＬＬ１３などから、システムクロック信号を受信する。ＮＣＯ５３は、システムクロック信号および数値ＦＴＷの値に基づいてＤＰＬＬ出力クロック信号５７を発生させる。数値ＦＴＷの値が変化すると、それに対応して、システムクロック信号の周波数が変化する。
フィードバック分周器５４は、ＤＰＬＬ出力クロック信号５７を分周することに基づいてデジタルフィードバック信号５６を発生させる。特定の実現形態において、フィードバック分周器５４は、柔軟性を高めるために、プログラム可能な除数値によって動作する。
定常状態において、ＤＰＬＬ５０は、デジタル基準信号５５の位相をデジタルフィードバック信号５６の位相にロックする。
図２Ａは、ＤＰＬＬの１つの実現形態を例示しているが、ＤＰＬＬは、多様な方式で実現することができる。
図２Ｂは、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣのためのＡＰＬＬ６０の１つの実現形態の概略図である。ＡＰＬＬ６０は、位相検出器６１と、ループフィルタ６２と、電圧制御発振器（ＶＣＯ）６３と、フィードバック分周器６４と、を含む。
図２ＢのＡＰＬＬ６０は、図１のＡＰＬＬ７ａ、７ｂとしての使用に適したＡＰＬＬの１つの実施例を例示する。しかしながら、図１のＡＰＬＬ７ａ、７ｂは、他の方式で実現することができる。
位相検出器６１は、基準クロック信号６５をフィードバッククロック信号６６と比較することに基づいてアナログ位相エラー信号を発生させるように動作する。特定の実現形態において、基準クロック信号６５は、図２ＡのＤＰＬＬ出力クロック信号５７に対応する。位相検出器６１は、多様な方式で実現することができる。１つの例において、位相検出器６１は、基準クロック信号６５をフィードバッククロック信号６６と比較することに基づいてループフィルタ６２を出入りする電流の流れを制御する、位相−周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）を含む。
ループフィルタ６２は、ＶＣＯ６３の発振周波数を制御するために使用される制御電圧を発生させる。ループフィルタ６２は、実現形態に基づいて、固定または制御することができる、ループ帯域を有する。ＶＣＯ６３は、ＡＰＬＬ出力クロック信号６７を発生させ、これをフィードバック分周器６４によって分周して、フィードバッククロック信号６６を発生させる。特定の実現形態において、フィードバック分周器６４は、プログラム可能な除数を有する。
ロック状態であるときに、ＡＰＬＬ６０は、フィードバッククロック信号６６を基準クロック信号６５に位相ロックするように動作する。追加的に、分周器６４の分周率は、基準クロック信号６５に対するＡＰＬＬ出力クロック信号６７の周波数変換を制御するように選択することができる。
図２Ｂは、ＡＰＬＬの１つの実現形態を例示しているが、ＡＰＬＬは、多様な方式で実現することができる。
図２Ｃは、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣのためのシステムクロックＰＬＬ７０の１つの実現形態の概略図である。システムクロックＰＬＬ７０は、システム基準制御回路７１と、ＰＦＤ／ＣＰ／ループフィルタ７２と、ＶＣＯ７３と、フィードバック分周器７４と、ロック検出器７５と、ＶＣＯ校正回路７６と、を含む。
例示される実施形態において、システム基準制御回路７１は、入力マルチプレクサ４１と、維持増幅器４２と、第１の入力増幅器４３と、第２の入力増幅器４４と、マルチプレクサ４５と、周波数倍増回路４６と、分周器４７（一実現形態では、１、２、４、または８による分周器）と、出力マルチプレクサ４８と、を含む。
図２ＣのシステムクロックＰＬＬ７０は、図１のシステムクロックＰＬＬ１３としての応用例に適したシステムクロックＰＬＬの１つの実施例を例示する。しかしながら、図１のシステムクロックＰＬＬ１３は、他の方式で実現することができる。
図２Ｃに示されるように、ＰＦＤ／ＣＰ／ループフィルタ７２、ＶＣＯ７３、およびフィードバック分周器７４（１つの実現形態では、４〜２５５で分周される）は、システム基準信号７８に基づいてシステムクロック信号を生発生させる整数Ｎ型周波数シンセサイザとして動作する。１つの例において、ＶＣＯは、２２５０メガヘルツ（ＭＨｚ）〜２４１５ＭＨｚの周波数範囲で動作する。しかしながら、他の周波数動作範囲が可能である。
システム基準ピン（ＸＯＡ、ＸＯＢ）は、所望のシステム基準信号をシステムクロックＰＬＬ７０に提供する役割を果たす。１つの例において、ユーザは、水晶共振器をＸＯＡおよび／またはＸＯＢピンに接続することができ、維持増幅器４２は、水晶共振器の発振を維持するのに十分なエネルギーを提供する。別の例において、ユーザは、シングルエンドおよび／または差分クロックソース（例えば、温度補償型水晶発振器（ＴＣＸＯ）または恒温槽型水晶発振器（ＯＸＣＯ））をシステム基準ピンに接続することができ、システム基準制御回路７１は、クロックソースから受信した基準クロック信号に基づいてシステム基準信号７８を発生させる。
図２Ｃに示されるように、システム基準制御回路７１は、システム基準ピン（ＸＯＡ、ＸＯＢ）上で受信したシステム基準信号の周波数変換を提供することができる。例えば、例示される実施形態において、システム基準信号は、随意に倍増または分周することができる。この様態でシステム基準制御回路７１を実現することは、システム基準周波数の範囲の柔軟性を提供し、一方で、ＰＦＤ／ＣＰ／ループフィルタ７２の動作上の入力周波数範囲および／またはＶＣＯ ７３の周波数調整範囲を満たす。
図２ＣのシステムクロックＰＬＬ７０は、ロック検出器７５を含み、これは、フィードバック分周器７４からのフィードバッククロック信号７９がいつシステム基準信号７８にロックされたのかを示す。
図２Ｃの参照を続けると、システムクロックＰＬＬ７０はまた、ＶＣＯ校正回路７６も含み、これは、較正シーケンスを介して、特定のシステムクロックパラメータについてＶＣＯ７３を構成するように動作する。
図２ＣがシステムクロックＰＬＬの１つの実現形態を例示しているが、システムクロックＰＬＬは、多様な方式で実現することができる。
図３は、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣのためのＤＰＬＬ８０の別の実現形態の概略図である。ＤＰＬＬ８０は、デジタル位相検出器５１と、デジタルループフィルタ５２と、ＮＣＯ５３、およびフィードバック分周器５４と、を含み、これらは、図２Ａに関して上で説明したものとすることができる。ＤＰＬＬ８０は、基準ＴＤＣ８１と、フィードバックＴＤＣ８２と、ホールドオーバースイッチ８３と、ＦＴＷプロセッサ８４と、ループコントローラ８５と、ロック検出器８６と、を更に含む。
ＤＰＬＬ８０は、図１のＤＰＬＬ６ａ、６ｂとしての使用に適したＤＰＬＬの別の実施例を例示し、基準ＴＤＣ８１が、図１のＴＤＣ４ａ〜４ｄのうちの１つまたは２つ以上および／または図１の補助ＴＤＣ２２に対応する。しかしながら、図１のＤＰＬＬ６ａ、６ｂは、他の方式で実現することができる。
基準ＴＤＣ８１は、入力基準信号８９の遷移のタイムインスタンスを表す基準デジタルタイムスタンプ９１を発生させる。追加的に、フィードバックＴＤＣ８２は、フィードバック分周器５４から、フィードバック信号９０の遷移のタイムインスタンスを表すフィードバックデジタルタイムスタンプ９２を発生させる。デジタル位相検出器５１は、基準デジタルタイムスタンプ９１をフィードバックデジタルタイムスタンプ９２と比較して、入力基準信号８９とフィードバック信号９０との間の位相エラーを表す数値位相エラー信号を発生させる。
図示のＤＰＬＬ８０はまた、ロック検出器８６も含み、該ロック検出器は、入力基準信号８９およびフィードバック信号９０が互いにロックされているがどうかを示すロック検出信号を発生させる。デジタルループフィルタ５２は、数値位相エラー信号を処理して、ホールドオーバースイッチ８３を介してＦＴＷプロセッサ８４に提供される数値ＦＴＷを発生させる。
図３に示されるように、ループコントローラ８５は、ホールドオーバースイッチ８３を制御し、それによって、ＤＰＬＬ８０が閉ループで動作するか、開ループで動作するかを制御する。例示される実施形態において、ループコントローラ８５は、ＤＰＬＬ８０の動作モードを、少なくとも位相ロッキングモード（閉ループ）およびホールドオーバーモード（開ループ）を含む多数の異なる動作モードから選択される、選択された動作モードに制御する。更に、ループコントローラ８５は、１つの動作モードから別の動作モードに遷移するときの、シームレスな遷移を支援する。
例えば、基準切り換えは、入力基準信号９１が１つの入力基準信号から別の入力基準信号に変化したときに生じる。例えば、入力基準信号９１は、マルチプレクサなどの選択回路によってＤＰＬＬ８０に提供することができ、選択された基準信号は、様々な理由で変化させることができる。基準切り換えを取り扱うときに、ループコントローラ８５は、ホールドオーバーモードに一時的に入ることができ、該ホールドオーバーモードでは、ホールドオーバースイッチ８３が開かれ、新しいＤＰＬＬパラメータが更新され、ＦＴＷプロセッサ８４が、ループコントローラ８５からのホールドオーバーＦＴＷで動作する。その後に、ホールドオーバースイッチ８３を閉じ、ＤＰＬＬ８０が、新しい入力基準信号で、閉ループで動作する。
ループコントローラ８５はまた、入力基準が全て無効であるときに、および／またはユーザが、例えばシリアルポートを介したプログラミングによって、ホールドオーバーモードを手動で設定または強制したときに、ＤＰＬＬ８０をホールドオーバーモードで無期限に動作させることもできる。ホールドオーバーモードにおいて、ＤＰＬＬ８０の出力周波数は、実質的に固定されたままであるが、システムクロック信号の不安定性は、出力周波数の変動につながり得る。
ホールドオーバーモードからの回復後に、ループコントローラ８０は、ＤＰＬＬを閉ループ動作に復元して、入力基準信号にロックし、切り換え後の新しい入力基準信号のプロファイル設定に基づくループパラメータの回復を含む。
ＦＴＷプロセッサ８４は、デジタルループフィルタ５２またはループコントローラ８５から受信したＦＴＷを処理して、ＮＣＯ５３のＦＴＷを発生させる。ＦＴＷプロセッサ８４は、プログラマブル遅延、統計処理（例えば、ウインドウ化平均化）、および／または調整ワード履歴などの、いくつかの機能を提供することができる。
図３は、ＤＰＬＬの１つの実現形態を例示しているが、ＤＰＬＬは、多様な方式で実現することができる。
図４は、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣのためのＮＣＯ１００の１つの実現形態の概略図である。ＮＣＯ１００は、システムクロック信号および入力ＦＴＷに基づいてＮＣＯ出力クロック信号を発生させる。ＮＣＯ１００は、ＦＴＷ変換回路９５と、シグマデルタ変調器（ＳＤＭ）９６と、調整ワードフィルタ９７と、を含む。
ＮＣＯ１００は、図１の補助ＮＣＯ２１としての役割を果たすための、並びに／または図２Ａおよび図３のＮＣＯ５３としての役割を果たすための、図１のＤＰＬＬ６ａ、６ｂにおける使用に適したＮＣＯの１つの実施例を例示する。しかしながら、ＮＣＯは、他の方式で実現することができる。
ＦＴＷ変換回路９５は、入力ＦＴＷ（ｋビット）を、整数調整部分（ｍビット）および分数調整部分（ｎビット）に変換する。１つの例において、ｋは、４８ビットであり、ｍは、４ビットであり、ｎは、４０ビットである。しかしながら、他の実現形態が可能である。
図４に示されるように、整数調整部分は、ＳＤＭ９６への整数入力に提供され、分数調整部分は、調整ワードフィルタ９７によってフィルタリングされ、その後に、ＳＤＭ９６への分数入力に提供される。ＳＤＭ９６は、シグマ−デルタ変調を提供して、整数および分数調整部分のシステムクロック信号および値に基づいてＮＣＯ出力クロック信号（ＦＮＣＯ）を発生させる。
図４は、ＮＣＯの１つの実現形態を例示しているが、ＮＣＯは、多様な方式で実現することができる。
図５は、クロック同期および周波数変換ＩＣ１００のための周波数変換ループ１５０の１つの実現形態の概略図である。周波数変換ループ１５０は、図５のＩＣ１００の状況において例示されているが、図１のクロック同期および周波数変換ＩＣ４０はまた、周波数変換ループ１５０を含むように適合させることもできる。
ＩＣ１００は、第１の入力基準バッファ１０１ａと、第２の入力基準バッファ１０１ｂと、第１の基準分周器１０３ａと、第２の基準分周器１０３ｂと、第１の基準ＴＤＣ１０４ａと、第２の基準ＴＤＣ１０４ｂと、補助ＴＤＣ１０４ｃと、別のＤＰＬＬフィードバックＴＤＣ１０４ｄと、ＤＰＬＬ１０６と、ＡＰＬＬ１０７と、出力クロック分配回路１１０と、システムクロックＰＬＬ１１３と、第１のマルチプレクサ１２１と、第２のマルチプレクサ１２２と、第３のマルチプレクサ１２３と、を含む。クロック同期および周波数変換ＩＣ１００は、入力基準ピン（ＲＥＦＸ、ＲＥＦＹ）と、システム基準ピン（ＸＯＡ、ＸＯＢ）と、クロック出力ピン（ＯＵＴＸ）と、を更に含む。
回路およびピンの１つの実施例が、クロック同期および周波数変換チップについて示されているが、他の実現形態、並びに回路および／またはピンを使用することができる。
ＤＰＬＬ１０６は、タイムスタンププロセッサ１３１と、デジタルループフィルタ１３２と、調整ワードプロセッサ１３３と、ＮＣＯ１３４と、フィードバック分周器１３５と、フィードバックＴＤＣ１３６と、を含む。追加的に、ＡＰＬＬ１０７は、ＰＦＤ／ループフィルタ１４１と、ＶＣＯ１４２と、フィードバック分周器１５３と、を含む。図５に示される実施形態において、ＤＰＬＬ１０６のフィードバック分周器１３５は、ＤＰＬＬのＮＣＯから直接ではなく、第３のマルチプレクサ１２３を介して、下流から出力クロック信号を受信する。
例示される実施形態において、ＤＰＬＬ１０６は、第１のマルチプレクサ１２１によって選択されたＴＤＣからのデジタルタイムスタンプを、第２のマルチプレクサ１２２によって選択されたＴＤＣからのデジタルタイムスタンプと比較することによって部分的に動作する。追加的に、ＤＰＬＬ１０６からのＤＰＬＬ出力クロック信号は、ＡＰＬＬ１０７への入力基準信号としての役割を果たす。ＡＰＬＬ１０７からのＡＰＬＬ出力クロック信号は、次に、出力分配回路１１０に提供され、該出力分配回路は、出力クロック信号をクロック出力ピンＯＵＴＸに提供する。
図５に示されるように、ＤＰＬＬ１０６は、タイムスタンププロセッサ１３１への選択可能なフィードバック経路を伴って動作する。例えば、ＤＰＬＬ１０６は、ＡＰＬＬ１０７のフィードバック分周器１４３の出力からの第１のフィードバック経路１４５と、出力分配回路１１０からの第２のフィードバック経路１４６と、クロック出力ピンＯＵＴＸからＲＥＦＹ入力基準ピンへのオフチップ経路に対応する第３のフィードバック経路１４７と、を含む。
マルチプレクサ１２２〜１２３を使用して、所望のフィードバック経路を選択することができ、それによって、特定の応用例に望ましい出力−入力位相整列の達成を補助する。
システムクロックの補償
ローカル周波数基準を提供するために使用されるような自律発振器は、瞬間的な精度に対して、多数の障害を被る。例えば、図１、図２Ｃ、および図５のシステム基準ピン（ＸＯＡ、ＸＯＢ）上で受信されるシステム基準信号は、そのような周波数安定性および精度のエラーを被り得る。
平均周波数精度（または簡単に、精度）は、中心または公称周波数として説明することができ、これは、理想的な標的周波数値からオフセットされ得る。短期周波数精度は、平均からの偏差とみなすことができ、したがって、相対的な周波数安定性とみなすことができる。特定の実現形態において、精度は、デバイス毎に変動する製造定数であり、安定性は、環境的に相関する。環境因子としては、温度、機械的加速（振動）、機械的応力、および時間（エージング）が挙げられるが、これらに限定されない。
本明細書の特定の実現形態において、ＩＣは、システムクロック補償回路を含み、これは、時間的に変動する周波数エラーの推定値に基づいて、システム基準信号の周波数における実際の変動からＩＣの様々な回路ブロックの感度を減じるための、１つまたは２つ以上の補償信号を発生させる。この様態でＩＣを実現することによって、ＩＣは、システム基準信号の周波数変動に対してより少ない感度で動作する。例えば、システム基準信号から発生した周波数安定性およびシステムクロック信号の精度エラーは、そのようなエラーから、システムクロック信号によってクロッキングされた回路ブロックの感度を減じることによって対処することができる。
したがって、適切なモデルによって、発振器の精度および／または安定性エラーを推定することができる。二次周波数基準が利用できるときには、相対的な精度または安定性を代替的または追加的に測定することができる。二次基準のエラーが小さいときには、相対的な測定を使用して、一次基準のエラーを推定することができる。推定手法は、それらの全体的な質を向上させるために組み合わせることができる。
例えば、
Figure 2019009781
 が、ＬＯの推定した分数周波数エラー対時間を示すものとし、すなわち、理想的周波数ｆ０の場合、実際の周波数は、
Figure 2019009781
 である。発振器に影響を及ぼす１つまたは２つ以上の他の環境因子はまた、時間の関数として表すこともできるので、これは、この値を決定する基礎となるモデルまたは方法の一般的な形態であり、制限するものではないことに留意されたい。更に、
Figure 2019009781
 は、ＬＯのエラーの１つの表現であり、オフセットされた周波数または分数周期エラーなどの、他の形態および他のユニットで表現することができる。
Figure 2019009781
 を発生させる１つの方法は、ＬＯの周波数を、環境パラメータ、例えば温度Ｔ（時間バリアント値であるが、簡潔にするために、時間表記法の関数が省略される）の関数として特徴付けることである。特徴付けデータは、所望の順序の多項式関数に当てはめることができ、
Figure 2019009781
 は、
Figure 2019009781
 として、または別の適切な関数として表現することができる。モデリングするために使用される関数は、エージング、供給電圧、その他などの、他のパラメータを補償するように拡張することができる。多項式を有する一実施例が説明されているが、他の変数の数および／または計算量と関連付けられた関数などの、他の機能が可能である。
ＬＯの周波数エラーを決定する別の方法は、別のクロック信号に対するエラーを測定することであり、これは、より正確な、および／またはより安定したものとして表される（このクロック信号は、安定したクロックまたは安定した基準と称される）。良好なＬＯに寄与する質は、精度および安定性と連動して見出されるわけではないので、これらの属性を保有するが、ＬＯとしての良好な候補でないクロックを使用して、
Figure 2019009781
 を決定することができる。
測定は、多様な手法によって達成することができる。１つの例において、安定したクロックは、ＬＯから（例えば、直接）導出された率で動作するデジタルフェーズロックループ（ＤＰＬＬ）に対する基準として適用される。ＤＰＬＬの様々な実施形態において、ループによって発生される数値制御ワードは、ＬＯクロックおよび安定したクロックの周波数比率の時間バリアント表現である。したがって、数値制御ワードを処理して、分数周波数エラーについて特定の回路ブロックを補償するための分数周波数エラーおよび対応する補償信号を算出することができる。クロックエラーを検出するためにＤＰＬＬを使用する１つの利点は、ＤＰＬＬのループが低域通過フィルタを安定したクロック信号に適用することである。フィルタが
Figure 2019009781
 のノイズを低減させる、または最小にするので、これは、安定したクロックが相当な位相ジッタを示すときにかなり有利である。
発振器周波数エラーに対する直接依存を呈する構成要素または回路ブロックの１つの例は、ＮＣＯである。リアルタイムクロック（ＲＴＣ）は、ＮＣＯの応用例である。ＮＣＯは、概して、多数の分数Ｎ型ＰＬＬにおいて使用されるように、累算器−一般には、ダイレクトデジタルシンセサイザ（ＤＤＳ）において使用されるような位相アキュムレータ、またはシグマ−デルタ変調器（ＳＤＭ）のいずれかの、２つのコア要素のうちの１つの周囲に構築される。
Figure 2019009781
 とすると、これらのコア構成要素の各々を補償することができる。
例えば、累算器ベースのＮＣＯにおいて、構成要素の平均出力周波数は、次式によって与えることができ、ｆｎｃｏ（ｔ）＝ｆ（ｔ）×ｃｏｎｔｒｏｌ＿ｗｏｒｄ÷ｃｏｎｔｒｏｌ＿ｍｏｄｕｌｕｓ、式中、ｃｏｎｔｒｏｌ＿ｗｏｒｄおよびｃｏｎｔｒｏｌ＿ｍｏｄｕｌｕｓは、設計時に決定することができ、および／または動作中に提供することができる。特にｆ（ｔ）に対して比率メトリックでない、理想的な周波数ｆｎｃｏ＿ｉｄｅａｌを発生させることが望ましいときに、理想的な制御ワードを算出することができる：ｃｏｎｔｒｏｌ＿ｗｏｒｄ＿ｉｄｅａｌ＝ｃｏｎｔｒｏｌ＿ｍｏｄｕｌｕｓ×ｆｎｃｏ＿ｉｄｅａｌ÷ｆ０。これを先の式と組み合わせて、ｃｏｎｔｒｏｌ＿ｍｏｄｕｌｕｓが実質的に一定であると仮定すると、補償された制御ワードを計算することができ、
Figure 2019009781
 をもたらす。
ＳＤＭベースのＮＣＯは、次式によって与えられる平均出力周波数を提供する：ｆｎｃｏ（ｔ）＝ｆ（ｔ）×ｃｏｎｔｒｏｌ＿ｍｏｄｕｌｕｓ÷ｃｏｎｔｒｏｌ＿ｗｏｒｄ。これもまた、補償制御ワード、例えば、
Figure 2019009781
 を与える式の値を求めることができる。
発振器の率依存性を有する構成要素の別の例は、（サンプリングされた）離散時間フィルタであり、これは、サンプル周波数の関数として説明される係数を有する。例えば、単極ＩＩＲフィルタは、係数αを有し、これは、その周波数応答ｆｃ（ｔ）の−３ｄＢポイントを決定する。この関係は、
Figure 2019009781
 によって与えられ、ｆｃ（ｔ）＜＜ｆ（ｔ）と想定する。一定の−３ｄＢポイントｆｃ＿ｉｄｅａｌの場合、
Figure 2019009781
 である。
図６は、システムクロック補償を有する電子システム２１０の１つの実施形態の概略図である。電子システム２１０は、システムクロック発生回路２０１と、システムクロック補償回路２０２と、クロッキングされた回路ブロック２０３ａ、２０３ｂ、・・・、２０３ｎと、を含む。
電子システム２１０は、多様な電子システムを表すことができる。１つの実施形態において、電子システム２１０は、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および／または周波数変換に使用される半導体チップの一部分を表す。
システムクロック発生回路２０１は、システム基準信号のタイミングに基づいてシステムクロック信号を発生させる。システムクロック信号は、この実施例において、クロッキングされた回路ブロック２０３ａ、２０３ｂ、・・・、２０３ｎを含む、多様な回路のタイミングを制御するために使用される。
クロッキングされた回路ブロック２０３ａ、２０３ｂ、・・・、２０３ｎは、フィルタ（サンプリングされたフィルタが挙げられるが、これに限定されない）、基準モニタ、ＴＤＣ、ＤＰＬＬ（全てのデジタル位相ロックループまたはＡＤＰＬＬが挙げられるが、これらに限定されない）、および／またはＮＣＯが挙げられるが、これらに限定されない、多様な構成要素を表すことができる。３つのクロッキングされた回路ブロックを有する一実施形態が示されているが、楕円によって示されるように、より多い、またはより少ないクロッキングされた回路ブロックを補償することができる。
システム基準信号は、不正確および／または不安定であり得るので、システムクロック信号の時間依存性のエラーにつながり得る。例えば、システムクロックは、温度および／または別の環境因子などの、動作状態から生じるエラーを有し得る。補償がなければ、システムクロック信号におけるエラーは、クロッキングされた回路ブロック２０３ａ、２０３ｂ、・・・、２０３ｎによって発生された出力信号におけるエラーにつながり得る。
例示される電子システム２１０は、システムクロック補償回路２０２を含み、これは、システムクロック信号のエラーからクロッキングされた回路ブロック２０３ａ、２０３ｂ、・・・、２０３ｎを補償するための、補償信号ＣＯＭＰ１、ＣＯＭＰ２、・・・、ＣＯＭＰｎを発生させる。システムクロック補償回路２０２は、開ループ補償、閉ループ補償、またはこれらの組み合わせを提供する実現形態を含む、多様な方式で実現することができる。
様々な実施形態において、補償信号ＣＯＭＰ１、ＣＯＭＰ２、・・・、ＣＯＭＰｎは、デジタル信号であり、よって、システムクロック補償回路２０２は、システムクロックエラーについて、１つまたは２つ以上のクロッキングされた回路ブロックをデジタル的に補償する。
図６のシステムクロック補償スキームは、システムクロック信号からクリーンなクロック信号を合成する必要性を回避する。むしろ、システムクロックの安定性補償は、回路ブロックのためのタイミングソースとしてシステムクロック信号を使用し、システムクロック信号の周波数エラーについて回路ブロックを補償することによって提供することができる。したがって、周波数安定性およびシステムクロック信号の精度エラーは、回路ブロックをデジタル的に補償することによって対処することができる。
図７は、システムクロック補償を有する電子システム２３０の別の実施形態の概略図である。電子システム２３０は、システムクロックＰＬＬ２１１と、システムクロック補償回路２１２と、ＴＤＣ２１３と、フィルタ２１４と、ＤＰＬＬ２１５と、ＮＣＯ２１６と、基準モニタ２１７と、を含む。
電子システム２３０は、多様な電子システム、例えばクロック同期および／または周波数変換ＩＣの一部分を表すことができる。
システムクロックＰＬＬ２１１は、システム基準信号のタイミングに基づいてシステムクロック信号を発生させる。システムクロックＰＬＬ２１１は、図２ＣのシステムクロックＰＬＬ７０を使用することが挙げられるが、これに限定されない、多様な方式で実現することができる。
システムクロック信号は、この実施例において、ＴＤＣ２１３、フィルタ２１４、ＤＰＬＬ２１５、ＮＣＯ２１６、および基準モニタ２１７を含む、多様な回路のタイミングを制御するために使用される。クロッキングされた回路ブロックの特定の実施例が示されているが、システムクロック補償を使用して、システムクロックエラーから、多様なクロッキングされた回路ブロックの感度を減じることができる。
例示される実施形態において、システムクロック補償回路２１２は、電子システムの１つまたは２つ以上の動作条件を示す１つまたは２つ以上の信号を受信する。動作条件の例としては、供給電圧、並びに／または温度、機械的加速（振動）、機械的応力、および／若しくは時間（エージング）などの環境因子が挙げられる。
システムクロック補償回路２１２は、エラーモデル２２１を更に含み、これは、動作条件を示す１つまたは２つ以上の信号に基づいて、モデル化されたシステムクロックエラーを発生させる。システムクロック補償回路２１２は、システムクロックエラー算出回路２２２を更に含み、これは、モデル化されたシステムクロックエラーを処理して、様々な回路ブロックの補償信号を発生させる。この実施例において、回路ブロックは、ＴＤＣ２１３と、フィルタ２１４と、ＤＰＬＬ２１５と、ＮＣＯ２１６と、基準モニタ２１７と、を含む。しかしながら、他の回路ブロックおよび／または回路ブロックの異なる組み合わせが、システムクロック信号のエラーを補償することができる。システムクロックエラー算出回路２２２は、推定したシステムクロックエラーについて様々なクロッキングされた回路ブロックを補償するのに適した値の補償信号を発生させる。
エラーモデル２２１は、多様な方式で実現することができる。１つの実施形態において、エラーモデル２２１は、多項式モデルに対応する。しかしながら、他のタイプのモデルを使用することができる。
エラーモデル２２１の係数は、多様な方式で取得することができる。１つの例において、ユーザは、特定の周波数基準をモデル化するのに適したモデルデータによって、（例えば、図１のＩＣ４０のシリアルポートを介して）ＩＣをプログラムすることができる。別の例において、モデル係数は、適応的に学習される。更に別の例において、モデルパラメータは、工場試験および／または製造中にプログラムされる。
したがって、システムクロック補償回路２１２は、エラーモデル２２１を使用して、温度、供給電圧、および／または他の動作状態の変化から生じるシステムクロックエラーに対する、様々な構成要素の感度を低減させるように動作する。
エラーモデルに基づいて補償を提供するシステムクロック補償回路はまた、本明細書において、システムクロックエラーについて開ループ補償を提供するものと称することもできる。
図８は、システムクロック補償を有する電子システム２４０の別の実施形態の概略図である。電子システム２４０は、システムクロックＰＬＬ２１１と、ＴＤＣ２１３と、フィルタ２１４と、ＤＰＬＬ２１５と、ＮＣＯ２１６と、基準モニタ２１７と、クロック差算出回路２３１と、システムクロック補償回路２３２と、を含む。
電子システム２４０は、多様な電子システム、例えばクロック同期および／または周波数変換ＩＣの一部分を表すことができる。
例示される実施形態において、電子システム２４０は、システムクロックＰＬＬ２１１のためのシステム基準信号だけでなく、クロック差算出回路２３１のための安定した基準信号も受信する。
二次基準信号（例えば、図８に示される安定した基準信号）を利用できるときには、システムクロック信号の相対的な周波数精度および／または安定性を、二次基準信号に対して測定することができる。二次基準信号の周波数エラーが小さいときには、相対的な測定を使用して、システムクロック信号のエラーを正確に推定することができる。推定手法は、補償の全体的な精度を向上させるために、開ループ補償と組み合わせることができる。
図８に示されるように、クロック差算出回路２３１は、安定した基準信号をシステムクロック信号と比較して、測定されたクロック誤差信号を発生させる。クロック差算出回路２３１は、ＰＬＬを使用することなどによる、多様な方式で実現すことができる。測定されたクロック誤差信号は、システムクロック補償回路２３２のシステムクロックエラー算出回路２３３によって処理されて、システムクロック信号によってクロッキングされる１つまたは２つ以上の回路ブロックのための補償信号を発生させる。
測定されたクロックエラーに基づいて補償を提供するシステムクロック補償回路はまた、本明細書において、システムクロックエラーについて閉ループ補償を提供するものと称することもできる。
図９は、開ループシステムクロック補償を有する電子システム２６０の別の実施形態の概略図である。電子システム２６０は、内部温度センサ２５１と、マルチプレクサ２５２と、乗算器２５３ａ〜２５３ｉと、加算器２５４ａ〜２５４ｅと、フィルタ２５５と、メモリ２５６と、を含む。
電子システム２６０は、多様な電子システム、例えばクロック同期および／または周波数変換ＩＣの一部分を表すことができる。
電子システム２６０は、温度から生じるモデル化されたシステムクロックエラーを補償するためのデジタル補償信号を発生させることによって、閉ループシステムクロック補償を提供する。図９に示されるように、メモリ２５６は、多項式モデル係数Ｃ１、Ｃ２、Ｃ３、Ｃ４、およびＣ５などの、エラーモデルのためのモデル係数２５７を記憶する。メモリ２５６は、揮発性メモリセル、不揮発性メモリセル、レジスタ、ヒューズ、および／または任意の他の適切なタイプのデータ記憶要素が挙げられるが、これらに限定されない、データを記憶する任意のタイプの要素を使用して実現することができる。
図９に示されるように、マルチプレクサ２５２は、選択信号ＳＥＬによって制御される。マルチプレクサ２５２は、エラーモデルへの入力として、外部温度値と、内部温度センサ２５１からの温度値との間で選択する。温度は、この実施例において、Ｐビットのデジタル信号である。１つの実現形態において、Ｐは、１６である。しかしながら、他の実現形態が可能である。
エラーモデルは、温度入力信号および係数２５７を使用して、モデル推定値を発生させ、これをフィルタ２５５によって更に処理して、デジタル補償信号を発生させる。フィルタ２５５は、ノイズ注入の緩和を支援し、特定の実現形態では、ユーザが制御可能なフィルタリング特性を有する。
デジタル補償信号は、特定の温度でのモデルの値に基づき、したがって、温度の変化につれて、時間と共に変動し得る。デジタル補償信号は、１つまたは２つ以上の回路ブロックによって使用されて、システムクロック信号の安定性および精度エラーに対する感度の低減を提供する。１つの補償信号を発生させるように例示されているが、多数の補償信号を発生させることができる。
温度を伴う一実施例が示されているが、本明細書の教示は、他の動作条件、例えば供給電圧および／または環境因子から生じるシステムクロックエラーの補償に適用することができる。別の実施形態において、エラーモデルは、振動状態を示す振動信号を受信するよう構成される。例えば、加速度計を使用して、振動を検出し、現れた振動の量を示す振動信号を有するエラーモデルを提供することができる。更に別の実施態様において、エラーモデルは、供給電圧状態を示す供給電圧信号を受信するように構成される。更に別の実施態様では、動作条件の多数の指標がエラーモデルに提供される。
図１０は、閉ループシステムクロック補償を有するＩＣ ２７５の概略図である。ＩＣ２７５は、入力基準バッファ２６１と、入力基準分周器２６２と、基準ＴＤＣ２６３と、フィードバックＴＤＣ２６４と、デジタルＰＦＤおよびループフィルタ２６５と、補償算出器２６６と、ＮＣＯ２６７と、フィードバック分周器２６８と、システムクロックエラー算出回路２６９と、を含む。
ＩＣ２７５は、ＤＰＬＬを使用してシステムクロック信号を安定した基準ソースと比較することに基づいてシステムクロック信号のエラーを測定する。したがって、図１０のＤＰＬＬは、安定した基準信号に対するシステムクロック信号のクロックエラーを測定する役割を果たし、これは、この実施例において、ＲＥＦＸピンから受信される。
図１０に示されるように、ＤＰＬＬからのＦＴＷは、システムクロックエラー算出回路２６９によって処理されて、ＩＣ２７５の回路ブロックのための１つまたは２つ以上の補償信号を発生させる。
図１０のＤＰＬＬは、補償算出器２６６を含み、これは、デジタルＰＦＤおよびループファイラ２６５からのＦＴＷを処理して、ＮＣＯ２６７への入力ＦＴＷを制御する。
例示される実施形態において、補償算出器２６６はまた、二次補償信号を受信するようにも構成され、これは、クロックエラー測定の精度を更に高めるために提供することができる。１つの例において、二次補償信号は、エラーモデルから提供され、それによって、開ループおよび閉ループシステムクロック補償を組み合わせる。別の例において、二次補償信号は、システムクロック信号を別の安定した基準信号と比較する別のＰＬＬループから提供される。
図１１は、別の実施形態によるシステムクロック補償回路２８０の概略図である。システムクロック補償回路２８０は、エラーモデル２２１と、クロック差算出回路２３１と、コンバイナ２７６と、を含む。
エラーモデル２２１は、１つまたは２つ以上の動作条件（例えば、温度、供給電圧、および／または他の動作条件）の値に基づいて、システムクロック信号のエラーの開ループ推定値を発生させる。追加的に、クロック差算出回路２３１は、システムクロック信号を安定した基準信号と比較することに基づいて、システムクロック信号のエラーの閉ループ推定値を発生させる。
例示される実施形態において、コンバイナ２７６は、エラーモデル２２１およびクロック差算出回路２３１からの推定値を組み合わせることに基づいて、１つまたは２つ以上の補償信号を発生させる。特定の実現形態において、システムクロック補償回路は、１つまたは２つ以上の補償信号が変化し得る率を制限するために、スルーレートリミッタ２７７を含む。例えば、スルーレートリミッタ２７７を使用して、ＩＣによって発生された出力クロック信号の周波数および／または位相における最大の変化を制限することができる。
システムクロック補償回路２８０は、開ループ補償および閉ループ補償の組み合わせを使用して動作するシステムクロック補償回路の１つの実施例を例示する。
図１２は、１つの実施形態によるＴＤＣ２８１の概略図を例示する。ＴＤＣ２８１は、ＴＤＣ２８１の累算率を制御する補償信号ＣＯＭＰを受信する累算器２８２を含む。
ＴＤＣ２８１は、システムクロック信号のタイミングに基づいて、入力信号ＩＮの時間−デジタル変換を提供する。ＴＤＣ２８１は、入力信号の遷移（例えば、立ち上がりおよび／または立ち下がりエッジ）が生じるタイムインスタンスを表すデジタルタイムスタンプを発生させる。
累算器２８２は、入力信号遷移のタイムインスタンスを表すデジタルタイムスタンプを発生させる際に使用される。追加的に、補償信号ＣＯＭＰは、累算器２８２の率を変動させて、累算器の平均傾斜を実質的に一定に維持するために使用され、それによって、システムクロック信号の瞬時周波数エラーに基づいて補償を提供する。この様態でＴＤＣ２８１を実現することによって、デジタルタイムスタンプは、温度または他の動作条件とは実質的に無関係とすることができる。
ＴＤＣ２８１の性能を高めることによって、いくつかの利益を達成することができる。１つの例において、ＴＤＣ２８１からのタイムスタンプは、ＤＰＬＬによって使用されて、位相のロックを制御する。補償信号を使用してＴＤＣ２８１を補償することによって、優れたＤＰＬＬ性能を達成することができる。別の例において、ＴＤＣ２８１からのタイムスタンプは、基準モニタによって処理して、基準信号（例えば、ユーザによって提供された外部クロック信号）が指定された周波数精度の範囲内であるかどうかを判定することができる。システムクロックエラーに対する感度が減じられるＴＤＣを提供することによって、基準モニタは、より高い精度、より少ない待ち時間、および／またはシステムクロック信号のｐｐｍ変動よりも細かい解像度での基準監視を達成することができる。
図１３は、別の実施形態によるＤＰＬＬ２８５の概略図である。図１３のＤＰＬＬ２８５は、ＤＰＬＬ２８５が、システムクロック信号補償回路から補償信号ＣＯＭＰを受信するＦＴＷプロセッサ２８４を含むことを除いて、図３のＤＰＬＬ８０に類似する。
補償信号は、デジタル調整をＦＴＷに提供する。１つの例において、補償信号は、ＦＴＷプロセッサ２８４によって受信される入力調整ワードに追加することができる。追加的に、補償信号は、システムクロック信号の安定性および精度エラーに対するＦＴＷプロセッサ２８４の感度を減じるように選択された値を有する。
システムクロック信号が温度および／または他の動作条件を補償されるときには、ＤＰＬＬ２８５のより低いループ帯域を使用することができ、これは、低周波位相ノイズのより良好なループフィルタリング、および／またはＤＰＬＬ２８５への入力基準信号の質または精度に対する緩和された抑制をもたらす。
したがって、そのような補償手法は、ＤＰＬＬループが、システムクロック信号におけるエラーについてフィルタリングする必要性によって抑制または限定されることなく、ループノイズおよび／または入力基準ノイズのフィルタリングを入力することを可能にする。
図１４は、別の実施形態によるＮＣＯ２９０の概略図である。図１４のＮＣＯ２９０は、ＮＣＯ２９０が、システムクロック信号補償回路から補償信号を受信するＦＴＷプロセッサ２８９を含むことを除いて、図４のＮＣＯ１００に類似する。
ＮＣＯ２９０は、ＦＴＷおよびシステムクロック信号に基づいて出力クロック信号を発生させる。追加的に、補償信号は、ＮＣＯが温度、供給電圧、および／または動作条件の変更から生じるシステムクロック信号におけるエラーを補償されるように、調整または修正を制御ワードに提供する。
信号伝搬遅延における変動の低減
アクティブなデバイスおよび／または伝送を含む信号経路を通した信号伝搬速度は、いくつかの理由により変動し得る。例えば、信号伝搬の遅延は、温度、周波数、および／または他の動作条件によって変動し得る。
本明細書の特定の実現形態において、電子システム内の信号タイミングは、モデル化および／または測定された伝搬遅延に基づいて調整される。この様態で信号タイミングを高めることによって、システム内の１つまたは２つ以上の所望のノードまたはポイントでの信号タイミング変動の低減を達成することができる。
クロック信号のタイミングを制御する状況において説明されているが、本明細書の教示は、他の種類の信号の信号伝搬遅延の変動を低減させることに適用することができる。１つの例において、デジタル信号は、クロック信号のタイミングにリタイミングすることができ、したがって、そのクロック信号のタイミングを介して間接的に制御することができる。
特定のＰＬＬは、ＰＬＬに対する入力基準信号とＰＬＬによって発生された出力クロック信号との間に、十分に制御された位相差が存在するように構成される。例えば、ゼロ遅延ＰＬＬは、出力クロック信号と入力基準信号と間の位相差が約ゼロ度であるＰＬＬを指す。ゼロ遅延ＰＬＬは、ゼロ度の位相差がサイクル毎に存在するように、出力周波数スケーリングを伴わずに動作することができる。ゼロ遅延ＰＬＬはまた、信号のゼロ位相ポイントがクロックサイクルの通常のサブセットにマッチするように、出力周波数スケーリングを伴って動作することもできる。
ゼロ遅延ＰＬＬは、ＰＬＬのフィードバック経路の有効な遅延を基準および出力信号経路の同等部分とマッチさせることによって、出力クロック信号と入力基準クロック信号との間の位相差を最小にすることができる。
位相が名目上整列する物理的な場所は、出力信号経路の全部若しくは一部、またはそのレプリカをフィードバック経路内に含むことによって調整することができる。代替的または追加的に、制御可能なタイミング要素は、ＰＬＬに含むことができ、また、位相整列のポイントをシフトするために使用されることができる。
基準信号経路および出力信号経路の遅延が変動するときには、整列が、これらの経路とフィードバック経路との間の遅延マッチングの質に基づいた程度まで変動する。例えば、経路マッチングは、を経験していて、そして、刺激および反応を同等に誘導する同じ変動を経験する経路に依存し得る。概して、位相シフタなどの、経路遅延において同等に表されないＰＬＬの（非対称の）タイミング要素は、経路において非同等な反応をもたらす。
ライブ調整（例えば、動作中に経時的に変化する調整）が可能なタイミング制御要素（例えば、制御可能な遅延要素）を信号経路に含むことによって、システム内のあるポイントでのゼロ遅延を達成し、そのポイントでの遅延変動を低減させる新しい方法を達成することができる。例えば、タイミング制御要素は、ＰＬＬまたは任意の他の適切な周期的信号経路に含むことができる。周期信号の場合、特定の応用例では、多数のユニットサイクルの任意の遅延を区別することができないので、要素の最小限の挿入遅延が効果的に除去され得る。非周期信号もまた、遅延変動を低減させることに関して、同じ手法に従属する。
システム内の任意のポイントに対する信号遅延は、経験的に、または別様には任意の変数の数によってモデル化することができる。この遅延モデルを評価し、結果の否定をタイミング制御要素に適用することで、ネット遅延をゼロまたは別の所望の位相値に実質的に制御することができる。モデル変数が変化するときに、モデル評価および遅延調整のプロセスを繰り返して、所望の遅延を維持することができる。更に、タイミング制御要素の任意の遅延感度を遅延モデルに含むことができる。
多様な遅延モデルを、本明細書の教示に従って使用することができる。例えば、遅延モデルは、広範囲の複雑さにわたり得る。特定の実現形態では、ゼロ可変モデルを使用して、公称オフセットを補正する。
遅延モデルは、様々なソースから生じる遅延の変動を補償することができる。１つの例において、遅延モデルは、温度状態を示す入力温度信号を受信する。
温度を補償するときに、システム内の単一の場所を使用して、より大きい物理的領域を通じた平均応答に近似させることができ、および／または多数の温度測定を使用して、勾配効果を補償することができる。
温度に対して追加的または代替的に、他の変数は、デバイス供給電圧（複数可）および／または信号フォーマット（すなわち、ＣＭＯＳ、ＬＶＤＳ、その他）などの、遅延変動に対する影響についてモデル化することができる。更に、タイミング測定と関連付けられた変数も含むことができる。例えば、時間領域反射計または他の適切な検出器で測定されるような往復遅延時間は、可変モデルとして使用することができる。それによってフィードバック経路の一部が出力経路またはそのレプリカを含むゼロ遅延ＰＬＬとは対照的に、可変モデルは、フィードバック経路とは無関係に測定することができる。
遅延調整は、ライブ調整が可能な多様なタイミング制御要素によって提供することができる。例えば、特定のＤＰＬＬは、遅延調整可能な回路を含む。発振器などの信号の開始ポイントもまた、特定の実現形態において、調整可能な遅延であり得る。更に、直接デジタルシンセサイザ（ＤＤＳ）が挙げられるが、これに限定されない特定のＮＣＯは、調整可能な遅延を有する。
特定の実現形態において、ＤＰＬＬの調整は、異なる様態において、ＤＰＬＬのタイミングループがアクティブかどうかに依存して制御される。例えば、アクティブなループの位相オフセットは、ＤＰＬＬの動的応答を受ける。特定の実現形態において、ＤＰＬＬは、ＮＣＯを含み、ＤＰＬＬ位相およびＮＣＯ位相の協調した調整は、アクティブなＤＰＬＬに提供される。
図１５は、遅延補償を有する電子システム４１０の１つの実施形態の概略図である。電子システム４１０は、出力ピン４０５、タイミング回路４０６、および遅延補償回路４０８を含む、ＩＣ４０１を含む。タイミング回路４０６は、基準信号ＲＥＦのタイミングに基づいて出力信号（ＯＵＴ）を発生させる。追加的に、出力信号は、出力ピン４０５を介して宛先ノード４０２に、および可変遅延を伴って経路４０３に提供される。
特定の実現形態において、ＩＣ４１０は、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣである。そのような実現形態において、タイミング回路４０６は、ＤＰＬＬを含むことができ、出力ピン４０５に提供される出力信号は、出力クロック信号に対応することができる。
例示されるＩＣ４１０は、遅延補償回路４０８を含み、これは、経路４０３における遅延の変動についてタイミング回路４０６を補償する、補償信号ＣＯＭＰを発生させる。特定の実現形態において、遅延補償回路４０８は、オンチップ変動を更に補償する。
遅延補償回路４０８は、温度、供給電圧、および／または他の動作条件から生じる遅延の変動を補償することができる。特定の実現形態において、補償信号ＣＯＭＰは、デジタルであり、よって、遅延補償回路４０８は、遅延変動に対するデジタル調整を提供する。追加的に、デジタル調整の値は、遅延の変動を補償するために、経時的に変化される。
この様態でＩＣ４０１を実現することによって、宛先ノード４０２での出力信号と入力基準信号ＲＥＦとの位相の差を、所望の値に制御することができる。
図１６は、遅延補償を有する電子システム４３０の別の実施形態の概略図である。電子システム４３０は、ＤＰＬＬ４１５と、遅延補償回路４１６と、入力基準ピン４１７と、出力クロックピン４１８と、を含むＩＣ４１１を含む。入力基準ピン４１７から入力基準信号ＲＥＦを受信するＤＰＬＬ４１５、出力クロック信号ピン４１８に提供される出力クロック信号を発生させる。図１６には示されていないが、様々な分周器、マルチプレクサ、バッファ、および／または他の回路を、ＤＰＬＬ４１５とＩＣのピンとの間に存在させることができる。図１６に示されるように、出力クロック信号は、外部信号経路４１３を介して宛先ノード４１２に提供され、これは、１つまたは２つ以上の動作条件によって変動する遅延を有し得る。遅延補償を外部信号経路に提供する一実施例が示されているが、遅延補償は、内部要素、外部要素、またはこれらの組み合わせを含む信号経路に提供することができる。したがって、遅延補償は、内部信号経路、外部信号経路、および内部部分および外部部分の両方を含む信号経路に適用することができる。
特定の実現形態において、ＩＣ４１１は、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣである。
ゼロ遅延ＰＬＬは、出力クロック信号が合成される入力基準クロック信号と実質的に同じ位相を有する出力クロック信号を発生させる。しかしながら、ゼロ遅延ＰＬＬは、特定の応用例に適さない場合がある。例えば、ゼロ遅延ＰＬＬは、ＩＣに含むことができ、ＩＣからのクロック出力信号は、長いトレースを通じて、および／または他の構成要素（例えば、追加的なチップ）を通して提供することができる。追加的に、特定のポイントのオフチップでの位相を、入力基準クロック信号の位相にマッチさせることが望ましくなり得る。
そのようなオフチップルートおよび構成要素は、温度、供給電圧、および／または他の動作条件によって変動する遅延を有し得る。ゼロ遅延ＰＬＬは、その位相検出器の入力を約ゼロ度まで駆動することができるが、１つまたは２つ以上のポイントのオフチップでの位相は、入力基準信号に関して所望の位相関係を有しない場合がある。
例示されるＩＣ４１１は遅延補償回路４１６を含み、これは、信号経路４１３における遅延の変動についてＤＰＬＬ４１５を補償する、補償信号を発生させる。特定の実現形態において、遅延補償回路４１６は、オンチップ変動を更に補償する。
例示される実施形態において、遅延補償回路４１６は、遅延モデル４２３と、遅延エラー算出回路４２４と、を含む。
図１６に示されるように、遅延モデル４２３は、電子システムの１つまたは２つ以上の動作条件を示す１つまたは２つ以上の信号を受信する。動作条件の例としては、供給電圧、信号フォーマット、および／または環境条件（例えば、温度、湿気、および／または湿度）が挙げられる。
遅延モデル４２３は、動作条件を示す１つまたは２つ以上の信号に基づいて、モデル化された遅延エラーを発生させる。追加的に、遅延エラー算出回路４２４は、モデル化された遅延エラーを処理して、ＤＰＬＬ４１５の遅延を補償するための補償信号を発生させる。遅延補償回路４１６は、ＤＰＬＬのループ内および／またはそのようなループ外の両方を含む、多様な方式で補償信号ＣＯＭＰを使用して遅延調整を提供することができる。
遅延モデル４２３は、多様な方式で実現することができる。１つの実施形態において、遅延モデル４２３は、多項式モデルに対応する。しかしながら、他のタイプのモデルを使用することができる。
遅延モデル４２３の係数は、多様な方式において取得されることができる。１つの例において、ユーザは、伝送媒体および／またはアクティブな構成要素を含む、特定の外部信号経路をモデル化するのに適したモデルデータによって、（例えば、図１のＩＣ４０のシリアルポートを介して）ＩＣをプログラムすることができる。
したがって、図１６の遅延補償回路４１５は、遅延モデル４２３を使用して、温度、供給電圧、および／または他の動作状態の変化から生じる信号経路４１３の遅延の変化を推定する。追加的に、遅延が補償されるように、対応するデジタル調整が提供され、所望のオフチップ宛先ノード４１２において所望のクロック信号位相が維持される。
遅延モデルに基づいて補償を提供する遅延補償回路は、本明細書において、遅延変動について開ループ補償を提供するものと称することもできる。
図１７は、遅延補償を有する電子システム４４０の別の実施形態の概略図である。電子システム４４０は、入力基準ピン４１７と、出力ピン４１８と、戻り経路ピン４１９と、ＤＰＬＬ４１５と、遅延補償回路４３２と、遅延差検出器４３３と、を含むＩＣ４３１を含む。図１７に示されるように、出力クロック信号は、外部信号経路４１３を介して、宛先ノード４１２に提供され、これは、１つまたは２つ以上の動作条件によって変動する遅延を有し得る。追加的に、戻り経路４１４は、宛先ノード４１２またはその近くから、戻り経路ピン４１９に提供される。
特定の実現形態において、ＩＣ４３１は、図１のクロック同期および周波数変換ＩＣ４０などの、クロック同期および周波数変換ＩＣである。
例示される実施形態において、遅延差検出器４３３は、ＤＰＬＬ４１５からの出力クロック信号と、戻り経路ピン４１９上で受信した戻りクロック信号との間の遅延差を測定または検出する。遅延差検出器４３３は、ＴＤＣを使用するなどの、様々な方式で実現することができる。検出された差信号は、遅延補償回路４３２の遅延エラー算出回路４３４によって処理される。
遅延エラー算出回路４３４は、温度および／または他の動作条件から生じる信号経路４１３の遅延変動に対応する、宛先ポイント４１２での遅延エラーを決定する。遅延エラー算出回路４３４は、出力クロックピン４１８から戻り経路ピン４１９までの総経路長を考慮する。例えば、完全なラウンドトリップが行われる実現形態において、ラウンドトリップの総経路長は、信号経路４１３の長さの約２倍になり得、したがって、遅延エラー算出回路４３４は、検出された遅延エラーを約２倍に適切に分周することができる。
故に、特定の実現形態において、遅延の変動は、測定された遅延変動を使用して補償される。１つの例において、ラウンドトリップトレースは、チップの出力ピンからチップの入力ピンまでルーティングして、約２倍のオフチップの遅延を検出することができる。追加的に、そのような遅延の約半分をデジタル的に補償することができる。別の例では、より短い長さのトレースを使用して、オフチップ遅延の一部分またはセクションだけの推定を提供する。
算出された遅延エラーを使用して、ＤＰＬＬ４１５の補償信号ＣＯＭＰを発生させ、よって、宛先ノード４１２としての位相が所望の値に制御される。遅延補償回路４３２は、ＤＰＬＬ４１５のループ内またはＤＰＬＬのループ外の両方を含む、多様な方式で補償信号ＣＯＭＰを使用して遅延調整を提供することができる。
測定された遅延差に基づいて補償を提供する遅延補償回路はまた、本明細書において、遅延変動について閉ループ補償を提供するものと称することもできる。
図１８は、クロック同期および周波数変換ＩＣ４５０の別の実施形態の概略図である。図１８のクロック同期および周波数変換ＩＣ４５０は、クロック同期および周波数変換ＩＣ４５０が遅延補償回路４４８を更に含むことを除いて、図１のクロック同期および周波数変換ＩＣ４０に類似する。この実施例において、遅延補償回路４４８は、温度センサ１５から温度指示信号を受信する。特定の実現形態において、遅延補償回路４４８は、遅延モデルを含み、これは、シリアルポートを介してユーザによってプログラムすることができる。
図１９は、遅延補償を有するＩＣ４６０の別の実施形態の概略図である。ＩＣ４６０は、メモリ２５６と、遅延補償回路４５６と、ＤＰＬＬ４５８と、を含む。
遅延補償回路４５６は、内部温度センサ４５１と、マルチプレクサ４５２と、乗算器４５３ａ〜４５３ｉと、加算器４５４ａ〜４５４ｄと、フィルタ４５５と、を含む。図１９に示されるように、メモリ２５６は、多項式モデル係数Ｃ１、Ｃ２、Ｃ３、Ｃ４、およびＣ５などの、遅延モデルのためのモデル係数４５７を記憶する。追加的に、マルチプレクサ４５２は、エラーモデルへの入力として、外部温度値と、内部温度センサ４５１からの温度値との間で選択する。エラーモデルは、温度入力信号および係数４５７を使用して、モデル推定値を発生させ、これをフィルタ４５５によって更に処理して、デジタル補償信号ＣＯＭＰを発生させる。フィルタ４５５は、ノイズ注入の緩和を支援し、特定の実現形態では、ユーザが制御可能な（例えば、シリアルポートを通じて提供されるデータによって制御可能な）フィルタリング特性を有する。デジタル補償信号ＣＯＭＰは、特定の温度での遅延モデルの値に基づき、したがって、温度の変化につれて、時間と共に変動し得る。１つの補償信号を発生させるように例示されているが、多数の補償信号を発生させることができる。
温度を伴う一実施例が示されているが、本明細書の教示は、他の動作条件、例えば供給電圧、信号フォーマット、および／または環境因子から生じる遅延エラーの補正に適用することができる。
図１９のＤＰＬＬ４５８は、ＤＰＬＬ４５８が加算器４５９を更に含むことを除いて、図３のＤＰＬＬ８０に類似する。例示される実施形態において、加算器４５９は、フィードバックＴＤＣ８２からのフィードバックタイムスタンプを、デジタル補償信号ＣＯＭＰおよびユーザが制御可能な位相オフセット信号（ＰＨＡＳＥ ＯＦＦＳＥＴ）と組み合わせる。
位相調整をＤＰＬＬに提供する１つの実施例が示されているが、ＤＰＬＬの位相は、ＤＰＬＬのループ内の調整、ＤＰＬＬのループ外の調整、またはこれらの組み合わせを含む、多様な方式で調整することができる。
１つの例において、ＤＰＬＬの位相検出器の出力は、デジタル補償信号に基づいてデジタル的に調整される。別の例において、位相検出器への基準入力（例えば、デジタルタイムスタンプの値）は、位相調整を提供するようにデジタル的に調整される。更に別の例では、そのような調整を提供するために、明示的にデジタル制御可能な遅延要素（例えば、デジタル的に制御された遅延線またはＤＤＬ）が使用される。
図２０は、遅延補償を有する電子システム４９０の別の実施形態の概略図である。電子システム４９０は、基準ピン４８０と、第１のクロック出力ピン４８１と、第２のクロック出力ピン４８２と、第１のデジタル制御可能な遅延要素４８３（この実施例では、ＤＤＬ）と、第２のデジタル制御可能な遅延要素４８４と、ＤＰＬＬ４８５と、遅延補償回路４８６と、を含む、ＩＣ４７１を含む。
例示される実施形態において、ＤＰＬＬ４８３は、出力クロック信号を発生させ、これは、第１のデジタル制御可能な遅延要素４８３を介して第１の出力クロックピン４８１に提供され、また、第２のデジタル制御可能な遅延要素４８４を介して第２の出力クロックピン４８２に提供される。追加的に、出力クロック信号は、第１の出力ピン４８１から、第１の信号経路４７５を介して第１の宛先ノード４７３に、および第２の信号経路４７６を介して第２の宛先ノード４７４に進む。
第１の信号経路４７５および第２の信号経路４７６は、動作条件によって異なる公称遅延および／または遅延変動を有し得る。例示される実施形態において、遅延補償回路４８６は、別々のデジタル補償信号ＣＯＭＰ１、ＣＯＭＰ２を、それぞれ、デジタル制御可能な遅延要素４８３、４８４に提供する。
ＤＰＬＬまたは他のタイミング回路のループ外でデジタル制御可能な遅延要素（例えば、ＤＤＬ）を使用することで、異なる宛先にルーティングされた多数の出力ピンを含む実現形態において、独立した、または別々の制御を提供することができる。
特定の実現形態において、１つまたは２つ以上のデジタル制御可能な遅延要素を通じた制御は、別の補償信号を介したＤＰＬＬに対するデジタル調整と組み合わせられる。例えば、特定のデジタル制御可能な遅延要素は、比較的粗い、および／または設定依存性のジッタを示す設定を有する場合がある。したがって、特定の実現形態は、ＤＰＬＬのループ外のデジタル制御可能な遅延要素を介した位相調整を、ＤＰＬＬに対するデジタル調整と組み合わせる。
動的に制御された待ち時間を有する基準モニタ
クロック信号の平均周期は、クロック信号の２つのポイント間の時間間隔を測定し、該ポイント間に存在するクロックサイクルの数で分周することによって推定することができる。
しかしながら、正確に時間間隔を測定するためには、正確なタイムベースが必要である。例えば、測定された時間間隔は、タイムベースに比率的に関連し得、したがって、平均精度における任意の偏差は、タイムベースに関連する。測定ジッタによって特徴付けられるように、精度の瞬間的な偏差は、タイムベースから、および／またはタイムベースに基づいて測定値を発生させるクロック測定デバイスから生じ得る。
測定されたクロック信号はまた、位相ジッタも受け、これは、測定ジッタと組み合わせて、測定された時間間隔の不確実性を提供する。測定の持続時間が増加するにつれて（例えば、測定値が取られるクロック信号のサイクルを増加させると）、時間間隔に対する不確実性が小さくなる。したがって、より小さい不確実性を達成するために、より長い測定持続時間を使用することができる。
不確実性の値は、想定することができ、測定待ち時間は、想定された不確実性を補償するのに十分に長くなるように選択することができる。しかしながら、想定された不確実性値を使用することにはかなりの欠点がある。例えば、想定された不確実性値が大き過ぎるときには、測定持続時間が必要以上に長くなる。しかしながら、想定された不確実性が実際の不確実性よりも小さいときには、測定された時間間隔が、必要とされる耐性を破る精度を有し、したがって、不正確であり得る。
本明細書の特定の実現形態において、クロック測定回路は、システムクロック信号のタイミングに基づいて、基準クロック信号のデジタル測定値を発生させるように動作する。追加的に、基準モニタは、クロック測定回路からのデジタル測定値を処理して、デジタル測定値の不確実性を統計的に推定する。追加的に、基準モニタは、不確実性の推定値を使用して、基準クロック信号が１つまたは２つ以上の耐性パラメータによって指定された耐性の範囲内にあるかどうかを検出する際に基準モニタの待ち時間を制御する。
特定の応用例において、不確実性の推定値は、耐性パラメータによって示された測定耐性を満たすよりも少ない時間で検出することができる。したがって、基準モニタは、より少ない待ち時間、かつより速い速度で、基準クロック信号が耐性の範囲内にあるかどうかを検出することができる。
基準モニタの待ち時間を低減させることで、いくつかの利点を提供することができる。例えば、基準クロック信号が耐性の範囲内にあるかどうかを素早く判定することは、例えば耐性内から耐性外への基準クロック信号の変化に応答して、クロック信号状態の変化に反応するための追加的な時間をシステムに提供する。
更に、周波数のシフトがより大きい場合、基準モニタは、いつ基準クロック信号が耐性から外れたのかをより素早く検出することができる。例えば、周波数測定値の周囲のエラー帯域が、予想される周波数の周囲の耐性ウインドウともはや交差しないときに、基準モニタは、基準クロック信号がモニタリングの比較に失敗したと判定することができる。エラー帯域のサイズは、より長い間隔を通じて減少するが、比較的大きいエラー帯域は、依然として比較を失敗させ得る。例えば、測定値は、より大きい帯域に対処するための理想から更に離れ得るので、より大きい周波数オフセットをより早く検出することができる。
測定値は、間隔を通じて平均周波数であるので、間隔が長くなるほど、より短い期間での周波数のシフトに対する感度がより低くなる。所望の精度が満たされると、測定を完了することができ、新しい測定を始めることができる。特定の実現形態において、基準モニタは、多数の重なる間隔を通じて同時に周波数測定を行い、それによって、反応時間を改善する。
ほぼ最小の観測間隔にわたって、周波数のより大きいシフトを素早く検出すること、および／または周波数のシフトに対する感度を維持することを可能にすることで、周波数検出待ち時間の低減を支援する。
図２１は、基準監視システム６１０の１つの実施形態の概略図である。基準監視システム６１０は、クロック測定回路６０１と、基準モニタ６０２と、を含む。
図２１に示されるように、クロック測定回路６０１は、基準クロック信号（ＲＥＦ ＣＬＯＣＫ）を受信する。基準クロック信号は、例えばＩＣのピンからなどの、様々な方式で受信することができる。基準クロック信号がクロック測定回路６０１の入力に直接提供されるように例示されているが、特定の実現形態では、基準クロック信号は、測定の前に処理される。例えば、基準クロック信号は、他の方式でバッファリングすること、分周すること、反転させること、および／または処理することができる。
クロック測定回路６０１は、システムクロック信号（ＳＹＳＴＥＭ ＣＬＯＣＫ）のタイミングに基づいて、基準クロック信号のデジタル測定（ＤＩＧＩＴＡＬ ＭＥＡＳＵＲＥＭＥＮＴＳ）を発生させる。したがって、システムクロック信号は、デジタル測定値を発生させるための時間ベースとしての役割を果たす。
基準モニタ６０２は、クロック測定回路６０１からのデジタル測定を処理して、基準クロック信号が、１つまたは２つ以上の耐性パラメータ（ＴＯＬＥＲＡＮＣＥ）によって指定された所望の範囲内にあるかどうかを判定する。特定の実現形態において、耐性パラメータは、周波数精度における許容されたエラーまたは周波数安定性における許容されたエラーの少なくとも１つを示す。
図２１に示されるように、基準モニタ６０２は、基準クロック信号が耐性の範囲内であるかどうかを示すモニタ出力信号（ＭＯＮＩＴＯＲ ＯＵＴ）を発生させる。追加的な信号、例えば、破られた特定の耐性、どの方向であるのか、およびどのような強度であるのかを定量化する信号を出力することができる。
基準モニタ６０２は、統計処理回路６０３を含み、これは、クロック測定回路６０１からのデジタル測定値を処理して、デジタル測定値の不確実性を統計的に推定する。追加的に、統計処理回路６０３は、不確実性の推定値を使用して、基準クロック信号が１つまたは２つ以上の耐性パラメータによって示された耐性の範囲内にあるかどうかを検出する際に基準モニタ６０２の待ち時間６０４を制御する。
統計処理回路６０３は、分散の算出および／または時間ウインドウを通じたデジタル測定の平均が挙げられるが、これに限定されない、多様な統計処理を使用することができる。当業者は、統計処理回路が、標準偏差および／または変動の別の統計指標を算出することによって直接的または間接的に分散を算出することができることを認識するであろう。
測定の不確実性は、システムクロック信号のジッタおよび／またはクロック測定回路６０１のジッタなどのいくつかのソースから生じ得る。不確実性の推定値に基づいてモニタの待ち時間を動的に制御することによって、基準モニタ６０２の遅延を必要に応じて動的に調整して、所望の測定の確実性を得ることができる。
例えば、測定の不確実性が比較的低いと推定されたときに、統計処理回路６０３は、モニタ６０２の待ち時間６０４を短縮し、それによって、所望の確実性を維持しながら、比較的急速にモニタ出力信号を発生させる。しかしながら、測定の不確実性が比較的高いと推定されたときに、統計処理回路６０３は、待ち時間６０２を延長し、よって、基準モニタ６０２は、基準クロック信号が所望の確実性の間隔を有する耐性の範囲内であるかどうかを判定する。
対照的に、想定または固定された不確実性値によって動作する基準モニタは、より不十分な性能を示し得る。例えば、想定された不確実性値が大き過ぎるときには、測定持続時間が必要以上に長くなる。しかしながら、想定された不確実性値が実際の不確実性よりも小さいときに、測定値は、必要とされる耐性を破る精度を有し、したがって、測定デバイスは、信頼できない測定を発生させ得る。
１つの実施形態において、基準モニタ６０２は、不確実性の初期推定値を有し、これは、ユーザのプログラミングを介して、並びに／または設計の一部として、および／若しくは製造中に基準モニタ６０２において実現されるなどの、様々な方式で取得することができる。耐性パラメータの所与の選択について、基準モニタ６０２は、不確実性の初期推定値に対応する公称待ち時間を有することができる。更に、統計処理回路６０３は、推定した不確実性に基づいて、公称待ち時間に対する周波数測定の待ち時間６０４を延長または短縮する。
図２２は、基準監視システム６２０の別の実施形態の概略図である。図２２の基準監視システム６２０は、基準監視システム６２０が、デジタルタイムスタンプ（ＴＩＭＥ ＳＴＡＭＰＳ）をＤＰＬＬ６１３に提供するＴＤＣ６１１としてクロック測定回路が実現される実現形態を例示することを除いて、図２１の基準監視システム６１０に類似する。
ＴＤＣ６１１は、システムクロック信号のタイミングに基づいて基準クロック信号の時間−デジタル変換を提供する。基準モニタ６０２は、ＴＤＣ６１１からのデジタルタイムスタンプを処理して、基準クロック信号の信頼できるかどうかを判定する。追加的に、ＤＰＬＬ６１３は、デジタルタイムスタンプを処理して、位相ロックを制御する。
基準モニタの精度と基準モニタの待ち時間との間には、二律背反が存在し得る。例えば、基準モニタは、比較的長い時間ウインドウを通じて基準クロック信号を観察して、比較的高い確実性で基準クロック信号の信頼性を判定することができる。対照的に、基準モニタは、比較的短い時間ウインドウを通じて基準クロック信号を観察することができるが、そのような推定値は、基準クロック信号が所望の耐性の範囲内にあるかどうかを不正確に判定する結果になり得る。
例示される実施形態において、基準モニタ６０２は、デジタルタイムスタンプを観察して、基準クロック信号が耐性の範囲内にあるかどうかを判定する。例えば、ユーザは、エラーについて予想される周期性および耐性、例えばそれぞれ１マイクロ秒および１ｐｐｍを指定することができる。追加的に、基準モニタ６０２は、ＴＤＣ６１１の出力を統計的に処理することに基づいて、測定ウインドウまたは待ち時間６０４の長さを動的に調整する。したがって、基準モニタ６０２を使用して、ＴＤＣ６１１の出力の周期を観察し、そして、基準クロック信号の多数のサイクルを通じて周期の統計を策定することができる。追加的に、統計モデルを使用して、観測の長さを決定することができる。
ジッタから生じる測定エラーが予想よりも少ないことを統計が示すときには、観測値の長さを低減させることができる。追加的に、ジッタから生じる測定エラーが予想よりも多いことを統計が示すときには、観測値の長さを増加させることができる。したがって、基準モニタの待ち時間を低減させることができるだけでなく、ジッタエラーの上限または上界が不正確に選択されたときには、待ち時間を延長することができる。故に、設計中に選択したジッタエラーに対する不正確な上界によって動作できないのではなく、本明細書の教示を使用して、ロバストな基準モニタリングを提供することができる。
図２３は、基準監視システム６７０の別の実施形態の概略図である。基準監視システム６７０は、基準クロックバッファ６７１と、基準クロックディバイダ６７２と、ＴＤＣ６７３と、基準モニタ６７４と、プログラム可能な検証タイマー６７５と、出力論理回路６７６と、を含む。
例示される実施形態において、基準バッファ６７１は、基準クロック信号ＲＥＦＡをバッファリングする。バッファリングされたクロック信号は、基準クロックディバイダ６７２に提供され、これは、除数ＲＡによって基準クロック信号ＲＥＦＡを選択的に分周するように動作する。ＴＤＣ６７３は、分周器６７２からの基準クロック信号を処理して、基準モニタ６７４のためのデジタルタイムスタンプを発生させる。１つの実施形態において、デジタルタイムスタンプまた、デジタルクロスポイントマルチプレクサ（例えば、図１のデジタルクロスポイントマルチプレクサ５）にも提供される。別の実施形態において、デジタルタイムスタンプは、ＴＤＣ６７３から直接ではなく、デジタルクロスポイントマルチプレクサから取得される。
基準モニタ６７４は、デジタルタイムスタンプを処理して、様々な耐性パラメータによって示されるように、基準クロック信号ＲＥＦＡが所望の耐性の範囲内であるかどうかを判定する。この例において、耐性パラメータは、公称周期ＴＲＥＦと、公称周期に対するオフセット限度ΔＴＯＬと、ヒステリシス閾値ΔＨＹＳと、ジッタ限度ＪＴＯＬと、を含む。しかしながら、耐性パラメータの他の実現形態が可能である。特定の実現形態において、耐性パラメータは、ユーザ入力を介して、例えばシリアルポートなどのインターフェースをプログラムすることを介して提供される。
例示される実施形態において、基準モニタ６７４は、基準クロック信号ＲＥＦＡが所望の耐性の範囲内であるかどうかを示す出力信号を発生させる。更に、出力論理回路６７６は、更なる論理処理を提供して、基準クロック信号ＲＥＦＡの様々な状態信号を発生させる。
この実施例において、状態信号としては、クロック基準信号ＲＥＦＡがジッタ限度ＪＴＯＬ外にあるかどうかを示す過剰ジッタ信号ＪＥＸＣＥＳＳ、クロック基準信号ＲＥＦＡが喪失されたかどうかを示す基準信号の喪失ＬＯＳ、高速過ぎるためにクロック基準信号ＲＥＦＡがオフセット限度ΔＴＯＬ外にあるかどうかを示す高速信号ＦＡＳＴ、および低速すぎるためにクロック基準信号ＲＥＦＡがオフセット限度ΔＴＯＬ外にあるかどうかを示す低速信号ＳＬＯＷ、が挙げられる。状態信号は、障害信号ＯＯＴを更に含み、これは、いつ基準クロック信号ＲＥＦＡが耐性パラメータのうちのいずれかを達成できなくなり、したがって、耐性外にあるかを示す。
基準クロック信号ＲＥＦＡの状態（状態信号の１つまたは２つ以上によって示される）を使用して、自動基準切り換えなどの、ＩＣの様々な機能を制御することができる。例えば、基準監視システム６７０が図１のＩＣ４０において実現されるときには、入力基準ピン（ＲＥＦＡ、ＲＥＦＡＡ、ＲＥＦＢ、ＲＥＦＢＢ）上で受信される１つまたは２つ以上の基準クロック信号の状態を基準切り換え回路１９に提供して、基準切り換えを制御することができる。基準クロック信号の状態はまた、例えば、シリアルポートピン（ＳＥＲＩＡＬ ＰＯＲＴ）および／または多機能ピン（Ｍ ＰＩＮＳ）を介して、１つまたは２つ以上のピンに提供することもできる。
例示される実施形態において、基準モニタ６７４は、周波数精度および周波数安定性の両方について基準クロック信号ＲＥＦＡを監視する役割を果たす。例えば、オフセット限度ΔＴＯＬは、周期が公称周期ＴＲＥＦから逸脱してもよい最大量を示すことができ、したがって、周波数精度を監視するために使用することができる。更に、ジッタ限度ＪＴＯＬは、ジッタの最大量（例えば、２乗平均平方根ジッタ）を示し、したがって、周波数を監視するために使用することができる。
絶対オフセットとしてではなく比例値としてオフセット限度ΔＴＯＬを実現することで、いくつかの利点を提供することができる。例えば、基準モニタ６８２は、基準分周器６７２の分周値を知る必要性を伴わずに、基準クロック信号ＲＥＦＡが耐性内にあるかどうかを検出することができる。むしろ、基準モニタ６７４は、連続したタイムスタンプの差を連続的に観察し、該タイムスタンプの観測値の統計をオフセット限度ΔＴＯＬと比較して、基準信号の信頼性を、例えば、基準が、高速な、低速な、存在しない、および／または過剰なジッタを示すかどうかを判定することができる。
図２３を続けて参照すると、基準モニタ６７４は、ΔＨＹＳ信号を更に受信し、これは、基準クロック信号ＲＥＦＡに障害が生じた（耐性外にある）後に、基準モニタ６７４によって使用される。例えば、ΔＨＹＳ信号を使用して、基準クロック信号ＲＥＦＡが、障害が生じていない（耐性内にある）ことを示す前に、障害が生じた基準クロック信号について周期がＴＲＥＦから逸脱してもよい最大量を決定することができる。
ジッタは、基準クロック信号ＲＥＦＡの連続したエッジ（例えば、連続した立ち上がりエッジ）間の時間測定に不確実性を導入する。更に、ＴＤＣ６７３がその測定を行うために使用する内部時間ベース（例えば、システムクロック信号）もまた、ジッタの不確実性を導入する。
どちらのジッタソースも、いつ基準が実際に耐性内に、または耐性外になったのかを判定するためのモニタの能力を損なう。すなわち、ジッタは、正確な判定を行うためのモニタの能力の確実性を弱める。更に、基準モニタは、特定の基準クロック信号に存在するジッタの強度または分光分布に関するいかなる演繹的知識も有し得ない。更に、ジッタ特性は、経時的に変動し得る。
例示される基準モニタ６７４は、統計処理回路６８１を含み、これは、ＴＤＣ６７３からの数値タイムスタンプを処理して、該基準モニタが周期サンプルを観察するときに基準クロック信号ＲＥＦＡの統計（この実施形態では、平均および分散）を算出することを含む、基準周期を測定する。
統計処理回路６８１は、算出された統計を使用して、ジッタから生じる測定値の実際の不確実性を推定する。例えば、算出された分散をオフセット限度ΔＴＯＬと比較することによって、統計処理回路６８１は、基準クロック信号ＲＥＦＡが耐性内にあるか、耐性外にあるかを判定するのに十分な確実性を有する周期推定値に到達するために、どのくらいの周期サンプルが必要であるかを決定する。したがって、統計処理回路６８１は、算出された統計に基づいて、モニタ６７４の待ち時間６８２を動的に変動させる。
統計処理回路６８１を有する基準モニタ６７４を実現することで、基準モニタ６７４が、低減された、またはほぼ最適な最小観測時間で、基準クロック信号ＲＥＦＡの高い確実性の周期推定を行うことを可能にする。特定の実現形態において、基準モニタ６７４は、状態機械として実現される。
特定の実現形態において、統計処理回路６８１は、部分的に重なっている多数の時間ウインドウを通じて、不確実性の推定値を発生させ、それによって、多数の同時周波数測定を提供して、反応時間を更に向上させる。
１つの実施形態では、基準クロック信号ＲＥＦＡの実際の周期を測定するのではなく、統計処理回路６８１は、公称周期ＴＲＥＦのスケーリングされた値に対する周期の偏差を、十分に高い程度の確実性まで推定する。故に、特定の統計アルゴリズムは、その設計に統合された確実性要件を有することができる。
特定の状態において、基準信号が耐性からわずかに外れたことを判定する時間は、測定されたジッタ分散の平方根とオフセット限度ΔＴＯＬとの比率によって変動し得る。したがって、測定されたジッタの分散が小さくなるほど、平均化が少なくなり、かつ判定を行う時間が短くなる。
統計処理回路６８１は、タイムスタンプを処理することに基づいてモニタ６７４の待ち時間６８２を制御して、測定値の不確実性を推定する。したがって、モニタ６７４の待ち時間または決定の遅延は、決定論的なものではなく、むしろ、オフセット限度の値ΔＴＯＬおよび実際のジッタが存在することに基づく。
ジッタは、通常動作の下で、基準モニタ６７４の判定時間に関与するが、スケーリングされたＴＲＥＦ値（すなわち、分周器６７２の除数を乗算したＴＲＥＦ）よりも基準周期がはるかに大きいとき、または基準信号が完全に消滅したときには、判定時間に対して比較的小さい影響を有する。例えば、基準モニタ６７４は、ＴＤＣ６７３からのタイムスタンプに対して動作し、したがって、クロック基準信号ＲＥＦＡの喪失は、基準モニタの周期推定プロセスをストールさせる。
例示される実施形態において、基準モニタ６７４は、そのローカル時間ベースおよびスケーリングされたＴＲＥＦ値を使用して、いつ次のエッジが到着するのかを予測する。エッジが比較的遅い（例えば、次の基準入力エッジの予測を１５％超えた）ときに、モニタ６７４は、基準信号の喪失ＬＯＳをアクティブにする。この様態でモニタ６７４を実現することは、いつ基準クロック信号ＲＥＦＡがもはや存在しなくなったのかの検出を支援する。
例示される実施形態において、基準モニタ６７４は、基準クロック信号ＲＥＦＡが耐性の範囲内であるかどうかを示す障害信号ＯＯＴを発生させる。基準クロック信号ＲＥＦＡに障害が生じた後に、基準モニタ６７４は、耐性内であることについて、基準信号を監視する。基準クロック信号ＲＥＦＡが耐性に復帰したときに、障害信号ＯＯＴは、非障害状態を示すように制御される。
特定の用途の場合、基準クロック信号ＲＥＦＡが使用可能または有効であるとみなされる前に、基準クロック信号ＲＥＦＡが、ある期間にわたって非障害状態にあることが望ましい。そのような用途に対応するために、基準モニタ６７４は、プログラム可能な検証タイマー６７５を含む。
例えば、プログラム可能な検証タイマー６７５は、基準モニタ６７４が障害信号ＯＯＰを障害状態から非障害状態に遷移させることに応答してスタートさせることができる。その後に、タイマー６７５は、カウントダウンし、有効信号ＶＡＬＩＤを起動させて、タイマーの有効期限に応答した使用に対して基準を利用できることを示す。この実施例において、プログラム可能な検証タイマー６７５は、タイマー６７５のカウントダウン周期を示すタイマー検証信号ＴＶＡＬＩＤを受信する。ＴＶＡＬＩＤの値は、全体的または部分的にユーザによって提供することができ、この値の増加は、モニタの検出待ち時間の変動に対処するために含むことができる。例示される実施形態において、ユーザはまた、障害信号ＦＡＵＬＴおよびバイパス信号ＢＹＰＡＳＳを介して、開始状態を強制することができる。
例示される実施形態において、プログラム可能な検証タイマー６７５は、基準状態に障害が生じたとき（障害信号ＯＯＴによって示されたとき）には常に、カウントダウンを停止する。その後の開始イベントは、タイマー６７５に、プログラム可能なタイマー検証信号のプログラムされた値からのカウントを再開させる。したがって、この実施例において、基準クロック信号ＲＥＦＡは、基準クロック信号ＲＥＦＡが検証タイマーの全持続時間にわたって耐性内の状態を維持しない限り、有効な状態に到達しない。
例示されるタイマー６７５はタイムアウト信号ＴＩＭＥＯＵＴを更に受信し、これを使用して、タイマー６７５にそのカウントを強制的に終了させることができる。この様態で、障害の生じた基準が非障害状態に戻り、検証を待っている場合、ユーザは、所望であれば、タイマーをオーバーライドすることができ、それによって、基準クロック信号を有効な状態にする。
正確なタイミング分配および回復
タイミングは、電圧若しくは電流、または光のパルスのレベルシフトなどの、基準信号の遷移エッジとして、電子システム内に分配することができる。
しかしながら、エッジは、連続する時間内の任意のポイントにおいて生じ得るので、そのようなタイミング情報は、本質的にアナログである。電子システム内の多様な情報がデジタル的に表され、高速および／または密度の高いデジタルデータ転送手法から利益を得ることが可能であるが、タイミングは、頑なにアナログのままである。
アナログ−デジタル変換器（ＡＤＣ）は、電圧または電流を、明確に定義された量、ボルトおよびアンペアの比率として表すための方法を提供する。これらの値の大きさを比較的簡単にローカルに近似させるだけではなく、該値は、ゼロ値を表すことが容易でなければならない。時間および秒は、測定がより困難であり、一般的に受け入れられておらず、ゼロが、ローカルに利用可能である。
あらゆる測定単位の２つの変換器のローカルメーターが、指定された数の最小分数単位、または最下位ビット（ＬＳＢ）を超えて異なっていない場合、該変換器は、一致しているということができる。ダイナミックレンジ、または変換結果における有効ビットの数が大きくなるほど、２つの変換器を一致させることが困難になる。例えば、８ビット変換器は、比較的容易に一致し得、１６ビット変換器は、一致させるために慎重なマッチングおよびトリムが必要になり得、その上、より多くの新種の手法が必要になり得る。
本明細書の特定の実現形態において、基準信号の遷移のタイミングは、時間−デジタル変換器（ＴＤＣ）を使用してデジタル化される。例えば、ＴＤＣは、基準信号の遷移（例えば、立ち上がりおよび／または立ち下がりエッジ）が生じるタイムインスタンスを表すデジタルタイムスタンプを発生させることができる。
特定のＴＤＣは、１ピコ秒の解像度、および１マイクロ秒〜１ミリ秒以上、例えば２０〜３０＋ビットのフルスケールのダイナミックレンジを有することができる。好都合なローカル時間メーターが存在しても、そのようなＴＤＣとの一致を取得することは困難であり得る。
水晶発振器または他の自律周波数発生器をローカル時間メーターとして使用することができる。しかしながら、水晶発振器は、多くの用途に対して不十分な精度であり得る。例えば、典型的な基準は、数十パーツパーミリオン（ｐｐｍ）か、それよりも悪い精度であり、これは、１７ビット未満の解像度に対応し得る。更に、瞬間的な精度は、温度などの環境因子によって大幅に変動する。
そのような制限を克服するために、電子システムは、ローカル基準依存性を伴わずに動作し、ＴＤＣサンプルを交換する全てのデバイスの間で共通の基準を共有することができる。共通基準の絶対精度および安定性に関係なく、全てのデバイスが同じ障害を共有する限り、該デバイスをＴＤＣ値に関して一致させることができるが、特定の用途は、絶対精度に関して限界を有し得る。
本明細書の特定の実現形態において、ソースデバイスは、ＴＤＣタイムスタンプを有する宛先デバイスを提供する。追加的に、ソースデバイスは、システムの全体を通してデジタルタイムスタンプを一貫して解釈するためのフォーマット変換回路によって実現される。
特定の用途は、周波数情報（信号の周期）および位相情報の両方を使用して達成されるタイミングによって動作する。周波数および位相情報の両方を共有することは、ゼロ時間に関するコモンセンスを必要とする。他の物理量とは異なり、ゼロ時間は、１月１日、夜中、または毎時間の始めのように、循環的に定義することができる。周波数および位相情報の両方を提供することによって、例えば以前の、または次のゼロに対して表されるときに、タイミング情報を明確に解釈することができる。
送信機と受信機との間でタイミング情報が伝送されるときには、メッセージの構成とそのメッセージの理解との間に遅延が存在する。メッセージが明確に理解されるために、メッセージが関連するゼロ値が知られていなければならない。ゼロの間のサイクル持続時間が、最も長い伝送遅延（不確実性）よりもはるかに長い場合は、正しいゼロを適切に決定することができる。
特定の実現形態では、一定の伝送遅延を特徴付け、補償することができる。例えば、ゼロの前の時間Ｘ単位によって送信されたメッセージを考えてみる。ゼロの直前にこのメッセージを受信した場合は、メッセージによって参照されるゼロが次のゼロであると想定することができる。しかしながら、ゼロの直後にメッセージを受信した場合は、メッセージが、ちょうど通過したそのゼロを参照したと判定することができる。ゼロに関する任意の他の推論は、ゼロのサイクル周期よりも長い、またはそれに近い伝送遅延を意味する。
共有されたタイミングメーター基準に関する特定のタイミングイベントは、ゼロに指定することができ、したがって、完全なタイミング基準とすることを可能にする。基準の周期性が、メッセージ伝送遅延よりもはるかに低いときには、あらゆるイベントをゼロに指定することができる。しかしながら、この構成を非現実的にする多くの実用上の考慮事項が存在する。残念なことに、メッセージ伝搬遅延よりも速い任意の基準率は、（一方向性の）メッセージジングを単独で使用して、どのイベントのサブセットがゼロを表すのかを指定することができない。ゼロイベントは、並列アナログタイミング信号を介して、またはタイミング基準信号自体内に指標データを埋め込むことによって示すことができる。
共有されたタイミングメーター基準によって、タイミングイベント間の間隔をシステム内で共有することができる。完全なタイミング基準によって、個別のタイミングイベントを共有することができる。どのタイミング情報が共有されているのか、したがって、タイミング解像度の相対的な複雑さは、用途に基づき得る。
ゼロ同期を伴う、および伴わない両方の、共有されたタイミング基準を分配し、利用するための手法は、本明細書で更に詳細に説明される。特定の実現形態では、周波数および位相タイミング情報の両方を伝達することができる電子システムが提供される。更に、そのようなシステムの上に構築することができるアルゴリズムおよび応用例が本明細書で提供される。
図２４は、別の実施形態による電子システム８１０の概略図である。電子システム８１０は、第１のソースデバイス８０１ａと、第２のソースデバイス８０１ｂと、第１の宛先デバイス８０２ａと、第２の宛先デバイス８０２ｂと、データハブ８０３と、共通タイムベース８０４と、ローカル発振器（ＬＯ）８０５ａ〜８０５ｄと、を含む。
第１のソースデバイス８０１ａは、第１の信号（信号Ａ）、共通時間ベース８０４からの共通クロック信号、およびＬＯ８０５ａからの第１のローカルクロック信号を受信し、これらを使用して、データハブ８０３を通じて、信号Ａのタイミングを示すデータを伝送する。追加的に、二次ソースデバイス８０１ｂは、第２の信号（信号Ｂ）、共通時間ベース８０４からの共通クロック信号、およびＬＯ８０５ｂからの第２のローカルクロック信号を受信し、これらを使用して、データハブ８０３を通じて、信号Ｂのタイミングを示すデータを伝送する。２つのソースデバイスを有する一実施例が示されているが、より多い、またはより少ないソースデバイスを含むことができる。
図２４に示されるように、第１の宛先デバイス８０２ａは、データハブ８０３からのデータ、共通時間ベース８０４からの共通クロック信号、およびＬＯ８０５ｃからの第３のローカルクロック信号を受信し、これらを使用して、適切なタイミングで信号Ａおよび／または信号Ｂを回復させる。追加的に、第２の宛先デバイス８０２ｂは、データハブ８０３からのデータ、共通時間ベース８０４からの共通クロック信号、およびＬＯ８０５ｄからの第４のローカルクロック信号を受信し、これらを使用して、適切なタイミングで信号Ａおよび／または信号Ｂを回復させる。
電子システム８１０を使用して、システム８１０内の１つのポイントからシステム８１０内の別のポイントに物理的または論理的な周期タイミング信号をデジタル的に分配し、該別のポイントにおいて該信号を論理的または物理的に再生する。再生または回復された信号は、元々の正確な平均周波数を保有し、また、特定の精度の範囲内でその位相を複製することもできる。
システム８１０は、分配されたデバイス全体にわたってデジタルタイミング情報を共有することを可能にする。システム８１０の応用例は、アナログ信号転送ではなくデジタルデータ転送によって、１つのポイントから１つまたは２つ以上の追加的なポイントに周期信号（周波数および随意に位相）の質を複製することである。
例えば、アナログシグナリングを利用することで、ネットワーク設備のシャーシ、タイミングカード、およびラインカードが、シャーシサイズ（ラインカードの最大数）に関する知識を考慮して設計される。バックプレーンコネクタは、カードあたりの入口／出口ポートの最大数に基づいて変動する。アナログシグナリングによって、これらのシステムは、シャーシの総サイズおよびポート数の影響をより受け難くなり得るが、機能が犠牲になり得る。
対照的に、物理的なデータ接続（レーン）は、パケット化多重化、搬送波検出多重アクセス（ＣＤＭＡ）、エラーの検出および修正、並びに／または拡張可能なスループット率のため、物理的なクロック信号よりもはるかに柔軟性があり、かつ効率的である。クロック信号からデータレーンにタイミング情報を移動することは、拡張性において明らかな利点を有する。
信号情報を送信することは、ソース信号に関するタイミング情報を連続的に獲得すること、およびそのデータを受信機に伝送されるメッセージにカプセル化することを必要とする。物理的信号のタイミングは、例えば、ＴＤＣを介して獲得することがで、一方で、論理的（非物理的）信号イベントのタイミングは、様々な方式で決定することができる。タイミング情報は、全てのイベント、すなわち、信号波形の全ての立ち上がりおよび立ち下がりエッジ、規則的なイベントのサブセット、すなわち、立ち上がりエッジだけ、若しくはｎ番目毎の立ち上がりエッジだけ、または不規則的なイベントのサブセットに関するものであり得る。
不規則的なイベントのサブセットのタイミング情報が提供されたときに、追加的な情報を、サブセットを識別するメッセージと共に送信することができ、該メッセージは、明示的または暗示的（文脈上推定される）とすることができる。１つの例において、送信機は、どれくらいの中間イベントがスキップされたのかを示すことができ、または公称周期が十分な正確さで知られている場合、受信機は、スキップされたイベントの数を推定することが可能であり得る。別の例において、各イベントは、識別子の違いがイベントの数を示すように、増分値によって順番に並べることができ、それによって、シーケンスの完全性を損なうことのなく、送信機と受信機との間に生じるメッセージの喪失を制限する。特殊なサブセットを識別することなどの、イベントに関する他の情報も含むことができる。
周期的アナログタイミング信号の再生は、遅延若しくはフェーズロックループ（ＤＬＬ若しくはＰＬＬ）、またはこれらの組み合わせなどの、様々な方式で行うことができる。デジタルタイミング信号の場合、これらのループのデジタル同等物（ＤＤＬＬまたはＤＰＬＬ）を使用することができる。いずれのデジタルループの出力も、論理的または物理的であり得る。どちらのループも、デジタル位相検出器（ＤＰＤ）を使用して、ソース信号と再生信号との間のエラーベクトルを決定することができる。
特定の実現形態において、ソース信号は、リモートソースから受信したデジタルタイミングデータであり、再生信号は、ローカルの論理的または物理的クロック出力によって生成されるタイムスタンプによって表される。エラーベクトルを使用して、再生信号を生成する遅延要素または発振器のいずれかを（しばしば間接的に）制御する。
正しいエラーベクトルを決定するために、ＤＰＤは、どのソースイベントがどの再生イベントに対応するのかを識別する（フィードバックループの構成のため、再生イベントは、フィードバックイベントとも称される）。イベントの待ち時間および喪失（設計またはデータ損失のいずれかによる）のため、特にソース経路において、ＤＰＤは、ソースとフィードバックイベントとの対応関係を決定するときに、これらの影響を補償しなければならない。
ＰＬＬ（ＤＰＬＬを含む）の安定性は、エラーベクトルを頻繁に更新することによって達成することができる。喪失した（または遅れた）ソースデータの内挿は、エラーベクトルを最新に保つことができる、１つの手法である。ソースと受信機との間のタイミング基準が互いにゼロで整列されていない場合、ソースイベントおよびフィードバックイベントは、任意の平均オフセットを有することになる。オフセットは、任意であるので、回復されたタイミングがソースと同じ位相を必ずしも共有することができるとは限らない。オフセット（初期の差から推定することができる）は、その後の全てのエラーベクトルから記録し、ヌルにしなければならない。デバイス間の共有されたゼロ整列を有しても、ゼロ整列の精度は、再生位相の質に直接影響を及ぼす。ゼロ整列が存在するときであっても、受信機が任意のオフセットをヌルにするように選択し得ることに留意されたい。
図２５は、別の実施形態による電子システム８２０の概略図である。電子システム８２０は、ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍと、宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎと、を含み、これらは、デジタルインターフェース８１３を介して互いに電気的に接続される。
ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍは、それぞれ、信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍを受信する。３つのソースＩＣを有する一実施例が示されているが、ソースＩＣの数（例えば、１つのソースＩＣ、２つのソースＩＣ、または３つ以上のソースＩＣ）を含むことができる。更に、各ソースＩＣは、デジタルインターフェース８１３を通じた分配のために１つの信号を受信するように示されているが、ソースＩＣの１つまたは２つ以上は、多数の信号を分配することができる。
図２５に示されるように、ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍは、それぞれ、共通基準信号（ＣＯＭＭＯＮ ＲＥＦ）を受信する。ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍはまた、それぞれ、別々のシステム基準信号ＳＹＳＴＥＭ ＲＥＦｓ１、ＳＹＳＴＥＭ ＲＥＦｓ２、・・・、ＳＹＳＴＥＭ ＲＥＦｓｍも受信する。別々のシステム基準信号を有する一実施例が示されているが、ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍのうちの１つまたは２つ以上は、システム基準信号を共有することができる。更に、特定の実現形態において、共通基準信号は、ソースＩＣのうちの１つまたは２つ以上のシステム基準信号として使用される。
ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍは、それぞれ、共通基準信号およびローカルシステム基準信号ＳＹＳＴＥＭ ＲＥＦｓ１、ＳＹＳＴＥＭ ＲＥＦｓ２、・・・、ＳＹＳＴＥＭ ＲＥＦｓｍを使用して、信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍのタイミングのデジタル表現を発生させるように動作する。信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍのデジタルタイミング表現は、デジタルインターフェース８１３を通じて宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎに提供される。
デジタルインターフェース８１３は、多様な方式で実現することができる。１つの例において、デジタルインターフェース８１３は、イーサネットインターフェースである。別の例において、デジタルインターフェース８１３は、Ｉ２Ｃ、ＳＰＩ、または他のシリアルインターフェースである。デジタルインターフェース８１３の様々な例を提供してきたが、標準およびカスタム両方のインターフェースを含む、任意の適切なデジタルインターフェースを使用することができる。
宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎは、デジタルインターフェース８１３を介して、信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍのタイミングのデジタル表現を受信する。３つの宛先ＩＣを有する一実施例が示されているが、宛先ＩＣの数（例えば、１つの宛先ＩＣ、２つの宛先ＩＣ、または３つ以上の宛先ＩＣ）を含むことができる。
図２５に示されるように、宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎは、それぞれ、ソースＩＣ８１１ａ、８１１ｂ、・・・、８１１ｍにも共通である、基準信号（ＣＯＭＭＯＮ ＲＥＦ）を受信する。宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎはまた、それぞれ、別々のシステム基準信号ＳＹＳＴＥＭ ＲＥＦｄ１、ＳＹＳＴＥＭ ＲＥＦｄ２、・・・、ＳＹＳＴＥＭ ＲＥＦｄｍも受信する。別々のシステム基準信号を有する一実施例が示されているが、宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎのうちの１つまたは２つ以上は、システム基準信号を共有することができる。更に、特定の実現形態において、共通基準信号は、宛先ＩＣのうちの１つまたは２つ以上のシステム基準信号として使用される。
宛先ＩＣ８１２ａ、８１２ｂ、・・・、８１２ｎは、それぞれ、受信したデジタルタイミング表現、共通基準信号、およびローカルシステム基準信号ＳＹＳＴＥＭ ＲＥＦｄ１、ＳＹＳＴＥＭ ＲＥＦｄ２、・・・、ＳＹＳＴＥＭ ＲＥＦｄｎに基づいて、信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍのうちの１つ以上を回復させるように動作する。信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍの周波数および位相の両方を回復させることができる。
各宛先ＩＣは、信号ＳＩＧ１、ＳＩＧ２、・・・、ＳＩＧｍの各々を回復させるように示されているが、所望に応じて任意の信号の組み合わせを回復させることができる。
電子システム８２０を使用して、正確な信号（クロック信号が挙げられるが、これに限定されない）の分配を多数の宛先ＩＣに提供することができる。例えば、ある応用例では、デジタルバスを使用して、数十または数百のクロック信号を多数のＩＣにデジタル的に通信することができる。
図２６Ａは、１つの実施形態によるソースデバイス８５０の概略図である。ソースデバイス８５０は、ＴＤＣ８４１と、フォーマット変換回路８４２と、同期回路８４３と、ＬＯ８４４と、上方変換回路８４５と、を含む。
上方変換回路８４５は、ＬＯ８４４から受信したローカル発振器信号に周波数上方変換を提供して、同期回路８４３のための上方変換されたクロック信号を発生させる。同期回路８４３は、上方変換されたクロック信号を共通クロック信号と比較して、ＴＤＣ８４１およびフォーマット変換回路８４２の同期を制御する。
ＴＤＣ８４１は、入力信号の遷移時間を表すデジタルタイムスタンプを発生させる。デジタルタイムスタンプは、フォーマット変換回路８４２によって処理され、これは、デジタルタイムスタンプの、多数の分配された宛先デバイス全体にわたるタイムスタンプの共通解釈に適したフォーマットへの変換を支援する。
図２６Ｂは、１つの実施形態による宛先デバイス８６０の概略図である。宛先デバイス８６０は、フォーマット変換回路８５１と、ＤＰＬＬ８５２と、同期回路８５３と、ＬＯ８５４と、上方変換回路８５５と、を含む。
上方変換回路８５５は、ＬＯ８５４から受信したローカル発振器信号に周波数上方変換を提供して、同期回路８５３のための上方変換されたクロック信号を発生させる。同期回路８５３は、上方変換されたクロック信号を共通クロック信号と比較して、フォーマット変換回路８５１およびＤＰＬＬ８５２の同期を制御する。
フォーマット変換回路８５１は、受信したデジタルタイムスタンプの時間基準ポイントを解釈し、デジタルタイムスタンプを、ＤＰＬＬ８５２によって処理するのに適したフォーマットに変換する。ＤＰＬＬ８５２は、デジタルタイムスタンプを処理して、信号を回復させる。
特定の実現形態において、ＤＰＬＬ８５２は、対応するソースデバイスによって受信した信号の周波数および位相の両方を回復させる。そのような信号が多数の宛先デバイス（例えば、数十または数百の宛先デバイス）に分配されたときに、各宛先デバイスは、正確な周波数および正確な位相で原信号を回復させることができる。
図２７Ａは、１つの実施形態によるソースＩＣ８７０の概略図である。ソースＩＣ８７０は、ＴＤＣ８６１と、フォーマット変換回路８６２と、同期回路８６３と、上方変換回路の役割を果たすシステムＰＬＬ８６５と、を含む。ソースＩＣ８７０は、信号（ＳＩＧ）、システム基準信号（ＳＹＳＴＥＭ ＲＥＦ）、および共通基準信号（ＣＯＭＭＯＮ ＲＥＦ）を受信するためのピン、並びに信号のデジタルタイミング表現を送信するためのピンを含む。
システムＰＬＬ８６５は、同期回路８６３のためのシステムクロック信号を発生させる。同期回路８６３は、システムクロック信号を共通基準信号と比較して、ＴＤＣ８６１およびフォーマット変換回路８６２の同期を制御する。
図２７Ｂは、１つの実施形態による宛先ＩＣ８８０の概略図である。宛先ＩＣ８８０は、フォーマット変換回路８７１と、ＤＰＬＬ８７２と、同期回路８７３と、上方変換回路の役割を果たすシステムＰＬＬ８７５と、を含む。宛先ＩＣ８８０は、ソースＩＣ（例えば、図２７ＡのソースＩＣ８７０）、システム基準信号（ＳＹＳＴＥＭ ＲＥＦ）、およびソースＩＣに共通である共通基準信号（ＣＯＭＭＯＮ ＲＥＦ）からデジタルタイミング表現を受信するためのピンを含む。デジタルタイミング表現は、デジタルインターフェースを通じてソースＩＣから受信される。
システムＰＬＬ８７５は、同期回路８７３のためのシステムクロック信号を発生させる。同期回路８７３は、システムクロック信号を共通基準信号と比較して、フォーマット変換回路８７１およびＤＰＬＬ８７２の同期を制御する。図２７Ｂに示されるように、ＤＰＬＬ８７２は、周波数および位相情報を含む信号を回復させる。信号は、ローカルに使用すること、および／またはオフチップに分配することができる。
図２８は、クロック同期および周波数変換ＩＣ８９０の別の実施形態の概略図である。ＩＣ８９０は、ソースＩＣまたは宛先ＩＣとして使用することができ、それによって、柔軟性を高める、ＩＣの１つの実施例を例示したものである。例えば、ＩＣ８９０の第１のインスタンス化は、ソースＩＣとして使用することができ、ＩＣ８９０の第２のインスタンス化は、宛先ＩＣとして使用することができる。
図２８のＩＣ８９０は、ＩＣ８９０が、同期回路８８１と、ソースフォーマット変換回路８８２と、宛先フォーマット変換回路８８３と、を更に含むことを除いて、図１のＩＣ４０に類似する。
ソースＩＣとして動作するときに、入力信号のタイムスタンプは、ＴＤＣ４ａ〜４ｄおよび／または補助ＴＤＣ２２のうちのいずれか使用することによるなどの、様々な方式で発生させることができる。ソースフォーマット変換回路８８２は、シリアルポート、多機能ピン（Ｍ ＰＩＮＳ）および／または別々のピンを介するなどの、様々な方式で、タイムスタンプをフォーマットして、オフチップへの伝送に適したデータを発生させる。追加的に、システムクロックＰＬＬ１３は、システム基準ピン（ＸＯＡ、ＸＯＢ）上で受信したシステム基準信号のための上方変換回路としての役割を果たす。特定の実現形態において、同期回路８８１は、ソースの同期を提供する。しかしながら、他の構成が可能である。例えば、別の実現形態において、同期回路８８１は、補助ＮＣＯ２１と組み合わせて図１０に示される閉ループ構成で動作するシステムクロック補償回路１６を使用して同期を提供するために取り除かれる。
宛先ＩＣとして動作するときに、デジタルタイミング表現は、例えばシリアルポート、状態および制御ピン２３のインターフェース（例えば、汎用非同期送受信回路またはＵＡＲＴを経由して）、および／または適切なデジタルインターフェースを使用して、ＩＣのピンを介して受信することができる。デジタルタイミング表現は、宛先フォーマット変換回路８８３によって処理され、その後に、ＤＰＬＬ（例えば、ＤＰＬＬ６ａ、ＤＰＬＬ６ｂ、および／または専用のＤＰＬＬ）に提供されて、信号を回復させる。追加的に、システムクロックＰＬＬ１３は、システム基準ピン（ＸＯＡ、ＸＯＢ）上で受信したシステム基準信号のための上方変換回路としての役割を果たし、同期回路８８１は、同期を提供するために使用することができる。
高められたＰＬＬ更新率のためのタイミングイベントの外挿
ＰＬＬは、出力信号（発生信号または合成信号とも称される）を発生させ、これは、ＰＬＬの位相検出器へのフィードバックによって提供される。位相検出器は、フィードバック信号を基準信号と比較して、ＰＬＬのループおよび出力信号の発生を制御するために使用される位相エラー信号を発生させる。ＰＬＬの位相検出器で、フィードバック信号は、基準信号とコヒーレントである。
フィードバック信号および／または基準信号は、位相検出器に（例えば、整数周波数分周によって）到達する前にデシメートすることができる。予めデシメートされた信号は、コヒーレント周波数多重であり、したがって、それぞれのデシメートされた信号の１サイクルあたり一度コヒーレントである。追加的に、基準信号および生発生信号もコヒーレント多重であるが、それらの周期性は、公約数を除去した後の２つのデシメーション比率の最小公倍数（ＬＣＭ）に対応する。
ＰＬＬは、様々な理由から、信号をデシメートまたは分周することができる。第１の例では、デシメーションを使用して、周波数変換を提供する。例えば、基準信号およびフィードバック信号のコヒーレンスが、位相検出器において実施されるので、デシメーションは、発生信号波長が基準入力周波数の有理数倍となることを可能にする。第２の例では、デシメーションを使用して、それらの動作周波数範囲内のＰＬＬの構成要素を動作させる。
クロック信号は、エッジイベント（立ち上がりまたは立ち下がり）のタイミングによって特徴付け、位相０（ゼロ）に指定することができ、したがって、それらの位相を周期的に観察することができる。したがって、ＰＬＬは、サンプリング制御システムとして動作する。
ＰＬＬは、しばしば、比較的低い更新率で動作して、有益なタイミング情報を保存する。しかしながら、より高い更新率での動作は、ＰＬＬの特定の性能メトリックに対する利益を有し得る。例えば、クロックがデシメートされると、スキップされたイベントに存在するタイミング情報が喪失され、ＰＬＬに情報を与えない。
本明細書の特定の実施形態において、ＰＬＬは、デシメーションから生じる喪失したタイミングイベントのいくつかまたは全てから、タイミングを保持するように実現される。
この様態でＰＬＬを実現することで、ＰＬＬの特定の性能メトリックを高めることができる。例えば、基準信号経路において、制御ループ帯域幅に対してより高いオーバーサンプリングを可能にし、したがって、特定のタイプの位相ジッタのより良好なフィルタリングを可能にする。更に、より高い率で動作する基準信号経路およびフィードバック信号経路はどちらも、周波数のシフトのより素早い指示を提供することができる。例えば、基準経路においてより高い更新率で動作することは、より良好な追跡能力を有するＰＬＬのループを提供し、一方で、フィードバック経路においてより高い更新率で動作することは、より広い制御ループ帯域幅を可能にし、結果的には、より高速な補足を可能にする。
特定の構成において、ＰＬＬの基準信号は、搬送波周波数および埋め込まれた副搬送波周波数を有する。埋め込まれた副搬送波を有する基準信号を提供することで、いくつかの利点を提供することができる。例えば、搬送波周波数は、所望の周波数情報を伝達することができ、一方で、副搬送波周波数は、所望の位相情報を伝達することができる。追加的に、ＰＬＬは、副搬送波と関連付けられたタイミングイベントを回復させ、タイミングイベントを処理して、副搬送波周波数よりも大きい周波数でタイミングイベントを外挿する。
埋め込まれた副搬送波を有する基準信号を使用するときなどの、デシメーションによって選択されたイベントのサブセットが非任意である応用例では、デシメーションの中間ステージを使用して、ＰＬＬ構成要素の最大動作率を満たすことができる。非任意のサブセットのタイミングが位相検出器に伝達されると、ＰＬＬは、これらのイベントに整列する。例えば、１つまたは２つ以上のデシメーションステージを同期させて、位相情報を提供する副搬送波と関連付けられた特別なイベントを通過させることができる。
図２９は、中間デシメーションの１つの実施例のための様々なタイミングイベントシーケンスを概略的に描写する。第１の信号１００１、第２の信号１００２、および第３の信号１００３が描写される。１つの実施形態において、第１の信号１００１は、埋め込まれた副搬送波を含む位相情報を含む入力基準信号を表し、第２の信号１００２は、中間デシメーション後の入力基準信号を表し、第３の信号１００３は、第１の信号１００９の最終デシメーション後の埋め込まれた副搬送波を表す。図２９は、１／３の中間デシメーションおよび１／９の合計デシメーションを例示しているが、任意の適切な値のデシメーションを使用することができる。
中間デシメーションから生じるタイミングイベントのシーケンス｛Ｓｊ，ｋ｝、および最終デシメーションから生じるタイミングイベントのシーケンス｛Ｓｊ，０｝を含む、様々なタイミングイベントシーケンスが図２９に示される。全てのシーケンス｛Ｓｊ，ｋ｝は、コヒーレント周波数多重を表す。
図２９に示されるように、タイミングイベントのシーケンス｛Ｓｊ，ｋ｝とタイミングイベントのシーケンス｛Ｓｊ，０｝との間には規則的な関係がある。具体的には、シーケンス｛Ｓｊ，０｝は、シーケンス｛Ｓｊ，ｋ｝全体のサブセットである。
故に、スーパーセットまたはフルシーケンス｛Ｓｊ，ｋ｝からの任意のイベントを使用して、サブセットまたはサブシーケンス｛Ｓｊ，０｝から１つまたは２つ以上の要素を推定することができる。例えば、スーパーセットイベントΔＴの推定したおよび／または理想的な周期性を使用して、Ｓｊ，０の値をＳｊ，ｋ−ｋ・ΔＴとして近似することができる。
特定の実現形態において、ΔＴは、ＰＬＬの動的応答に悪影響を与えない時間変化推定を使用することなどによって、シーケンス自体から推定することができる。
ＤＰＬＬの実現形態の範囲内で、このシーケンスの各要素は、イベントのタイミングを示すデジタルタイムスタンプによって表すことができる。故に、特定の実現形態において、タイミングイベントのシーケンス｛Ｓｊ，ｋ｝は、ＴＤＣからのタイムスタンプを使用してデジタル的に表される。
図３０Ａは、タイミングイベントシーケンスの後方外挿の１つの実施例を例示する。図３０Ａに示されるように、信号１０１１は、１／４に分周した信号１０１１に対応するデシメートされた信号１０１２と共に例示される。１／４のデシメーションが例示されているが、任意の適切な値のデシメーションを使用することができる。
図３０Ａに示されるように、シーケンス｛Ｓｊ，ｋ｝のタイミングイベントは、理想的に離間されていない。むしろ、このタイミングイベントは、信号１０１１の位相ジッタおよび／または瞬時周波数を示すタイミング情報ε０、ε１、・・・、ε２を含む。
様々なタイミングイベントが、Ｓｊ，０のタイミング情報に対応するデシメートされた信号１０１２のエッジに対して外挿されている。追加的に、第１の外挿されたタイミングイベント２０２１を使用して、Ｓｊ，１−１・ΔＴとしてＳｊ，０の値を推定し、第２の外挿されたタイミングイベント２０２２を使用して、Ｓｊ，２−２・ΔＴとしてＳｊ，０の値を推定し、第３の外挿されたタイミングイベント２０２３を使用して、Ｓｊ，３−３・ΔＴとしてＳｊ，０の値を推定している。
外挿されたタイミングイベント２０２１〜２０２３は、信号１０１１の位相ジッタおよび／または瞬時周波数を示すタイミング情報ε０、ε１、・・・、ε２を含む。その特定のイベントＳｊ，０を正確に推定することが目標であった場合、タイミング情報ε０、ε１、・・・、ε２は、有用でない場合がある。
しかしながら、信号１０１１の位相ジッタおよび／または瞬時周波数に関する情報をＰＬＬの位相検出器に提供することで、位相検出器が、最も低いタイミング率であるが、より高い率で更新される情報を有する、基準および発生信号シーケンスのコヒーレンスを測定することを可能にする。
図３０Ｂは、タイミングイベントシーケンスの前方および後方外挿の１つの実施例を例示する。図３０Ｂは、図３０Ｂが、イベントＳｊ，１に対する後方外挿ではなく、イベントＳｊ，１に対する第３の外挿されたタイミングイベント２０２３の前方外挿を例示することを除いて、図３０Ａに類似する。
タイミングイベントは、後方外挿、前方外挿、またはこれらの組み合わせが挙げられるが、これらに限定されない、多様な方式で外挿することができる。
図３１は、別の実施形態によるＤＰＬＬ１０６０の概略図である。図３１のＤＰＬＬ１０６０は、図３１のＤＰＬＬ１０６０が、入力分周器１０５０およびデジタル位相検出器１０５１を含むことを除いて、図２ＡのＤＰＬＬ５０に類似する。デジタル位相検出器１０５１は、外挿回路１０５２を含み、これは、１つまたは２つ以上の外挿されたタイミングイベントを発生させて、ＤＰＬＬ１０６０の動作を高める。外挿されたタイミングイベントは、基準信号および／またはフィードバック信号のためのものとすることができる。
１つの実施形態において、入力信号１０５５は、搬送波周波数（例えば、１０ＭＨｚ）と、埋め込まれた副搬送波周波数（例えば、１ｋＨｚ）と、を含むことができる。追加的に、搬送波周波数は、周波数情報を提供し、副搬送波周波数は、位相情報を提供する。入力分周器１０５０は、副搬送波だけを回復させるように選択された分周値（例えば、１０ＭＨｚの搬送波および１ｋＨｚの副搬送波の場合、Ｒ＝１０，０００）を有することができるが、比較的低い更新率を有するＤＰＬＬを動作させることは、不十分な性能を提供し得る。
対照的に、例示されるＤＰＬＬ１０６０は、外挿されたタイミングイベントを発生させるための外挿回路１０５２を含む。例えば、外挿されたイベントは、副搬送波イベントを推定するために使用される搬送波周波数のタイミングイベントの外挿を含むことができる。外挿されたタイミングイベントは、位相ジッタおよび／または瞬時周波数情報を含むので、ＤＰＬＬ１０６０の動作が高められる。外挿されたタイミングイベントは、基準信号および／またはフィードバック信号のためのものとすることができる。
例えば、信号１０５５の位相ジッタおよび／または瞬時周波数に関する情報を位相検出器１０５１に提供することで、所望の低いタイミング率であるが、より高い率で更新される情報を有する、信号シーケンスのコヒーレンスの測定を可能にする。
図３２は、別の実施形態によるＤＰＬＬ１０７０の概略図である。図３２のＤＰＬＬ１０７０は、図３２のＤＰＬＬ１０７０が、外挿回路１０７１を含むデジタル位相検出器１０７１を含むことを除いて、図３のＤＰＬＬ８０に類似する。外挿回路１０７１は、本明細書の教示に従って、１つまたは２つ以上の外挿されたタイミングイベントを発生させる。外挿されたタイミングイベントは、基準信号および／またはフィードバック信号のためのものとすることができる。
図３３は、クロック同期および周波数変換ＩＣのための周波数変換ループ１１５０の別の実現形態の概略図である。図３３の周波数変換ループ１１５０は、図３３が、外挿回路１１３２によって実現されたタイムスタンププロセッサ１１３１を含むＤＰＬＬ１１０６を含む一実施形態を例示することを除いて、図５の周波数変換ループ１５０に類似する。外挿回路１１３２は、本明細書の教示に従って、１つまたは２つ以上の外挿されたタイミングイベントを発生させる。外挿されたタイミングイベントは、基準信号および／またはフィードバック信号のためのものとすることができる。
低ループ帯域幅のための高速ロッキングＰＬＬ
特定のＰＬＬのロッキング時間は、比較的長くなり得る。例えば、低ループ帯域幅および低周波基準信号を有するゼロ遅延ＰＬＬは、極端に長いロッキング時間を有し得る。
ＰＬＬのロッキング時間は、ＰＬＬの閉ループの負のフィードバックシステムの過渡応答に基づく。例えば、ロッキング過渡の持続時間は、基準周波数に対してオフセットされたローカル発振器周波数、位相検出器に存在する初期位相オフセット、および低域通過フィルタのパラメータ（例えば、帯域幅および位相マージン）に依存し得る。
本明細書の特定の実現形態において、ＰＬＬは、ＰＬＬが開ループで動作される初期周波数捕捉ステップを含む、多数のステップにおいてロックされる。ＰＬＬの個別の構成要素について分離および補正するためのアルゴリズムを適切な順序で実行することによって、ロッキング過渡の持続時間を低減させること、または最小にすることができる。
周波数は、位相の微分値である。特定の実現形態において、基準入力クロック信号とＰＬＬのローカル発振器（すなわち、フィードバッククロック信号）との間の周波数オフセットは、周波数オフセット補正によって最小にされる。特定の実現形態において、周波数オフセット補正は、初期位相オフセットパラメータを含むことなく実行される。
ＤＰＬＬは、そのようなアルゴリズムの実現形態を容易にするための適切な処理を提供することができる。
例えば、デジタル位相検出器（ＤＰＤ）の調整は、位相オフセットを補正するための適切な機構の１つの例である。例えば、初期位相オフセットは、ループフィルタへのＤＰＤ出力から定量化し、減算することができる。この様態で調整を実現することで、ＤＰＤ入力間の周波数ミスマッチによって発生した残留位相オフセットだけを注入することなどの、いくつかの利点を提供する。ＤＰＬＬが定常状態を達成すると、ループフィルタ出力は、その後のアルゴリズムステップにおいて初期ループフィルタ出力として使用するために、メモリに記憶される。
ＤＰＬＬが数値制御発振器（ＮＣＯ）を介したフィードバック周波数の調整を実現する実現形態では、各ＤＰＤ入力の連続した位相測定値を微分し、比較することができる。追加的に、比較の結果を使用して、基準入力クロックに対するフィードバックソースの分数周波数エラーを算出する（例えば、周波数エラーを正規化する）ことができる。算出された分数周波数エラーは、次いで、電流発振器制御値をスケーリングして（制御値対周波数線形化の伝達関数の適用を含む）、ＮＣＯ制御ワードに正規化された周波数補正値を生成することができる。以前の制御ワードおよび周波数補正値の和を有するアクティブなＮＣＯ制御値を更新することで、ＤＰＬＬのＮＣＯ出力の比較的低い瞬間的な周波数オフセットを提供し、その後のアルゴリズムステップのための初期フィードバック周波数をもたらす。
プログラム可能な限度に基づいて決定された大きさ、および連続した更新間の時間の長さによって、多数のステップで、補正係数のアクティブなＮＣＯ制御値への適用を行うことで、制御された率の周波数遷移の変化の実現形態を可能にする。この様態でＤＰＬＬを実現することで、ＮＣＯの出力クロックがデバイスに外部的に使用されるシステムに、高められた性能を提供する。
周波数エラーが低減される、または最小にされると、ＤＰＤの入力間の位相オフセットは、ほぼ一定であり、オフセットされた補正を実現することができる。
特定の実現形態において、位相補正は、ＤＰＬＬのローカル発振器に対する最も高い中間周波数同期と、同期ソースとしてＤＰＤの基準入力信号を使用したＤＰＤのフィードバック入力との間で分周器を物理的に同期させることによって提供される。これは、同期された分周器からの第１のエッジが、第１の影響を受けた分周器の入力における周波数の１ＵＩの範囲内の、ＤＰＤの基準入力信号に整列された位相をもたらし得る。
位相オフセットの関数として生じる周波数の偏差を制限することが望ましいときには、位相オフセットを、計算可能な時間の長さを通じて周波数の偏差限度の積分としての表現に定量化し、変換することができる。この周波数オフセットは、次いで、ネゲートし、算出された時間の長さのフィードバックソースに適用して、周波数の偏差限度を超えることなく、所望の位相整列を達成することができる。
ＤＰＬＬ基準とフィードバックソースとの間の周波数および位相オフセットが低減される、または最小にされると、ＤＰＬＬは、閉ループ動作で動作して、上述した補正係数の算出において任意のエラーを補償する。
この補正ステージの持続時間を最小にするために、帯域幅低減アルゴリズムは、安定した状態で動作させ、かつシステム仕様を順守するための最終的な動作帯域幅に対してはるかに大きいループ帯域幅および段階的な減衰対時間でループ捕捉を開始するように実現することができる。
図３４は、１つの実施形態による位相および周波数ロッキングの方法１２１０である。方法１２１０は、例えば、本明細書で説明される任意の適切なＰＬＬを使用することによって実現することができる。
本方法は、ステップ１２０１から始まり、基準信号とＰＬＬのフィードバック信号との間の周波数オフセットが検出される。１つの実施形態において、本方法は、図１のクロック同期および周波数変換ＩＣ４０において実現される。
周波数オフセットは、任意の適切な周波数オフセット検出回路を使用した開ループまたは閉ループ検出を含む、様々な方式で検出することができる。１つの例では、基準モニタ（例えば、図１の基準モニタ１８）を使用して、周波数差を検出する。別の例において、周波数オフセットは、デジタル位相検出器の出力から初期位相オフセットを減算し、デジタル位相検出器の残留位相オフセットに基づいて周波数オフセットを検出することによって検出される。更に別の例では、基準クロック信号の連続した位相測定値の微分をフィードバッククロック信号の連続した位相測定の微分と比較する。
方法１２１０は、続いてステップ１２０２を行い、開ループ周波数オフセット補正を提供することによって、ＰＬＬの周波数オフセットを補償する。したがって、ＰＬＬのフィードバックループは、周波数オフセット補正を提供したときに開かれるか、または中断される。ＰＬＬの周波数オフセットは、多様な方式で補償することができる。１つの例において、ループフィルタ出力値は、補償を提供するように制御される。別の例において、ＮＣＯは、分数周波数エラーをＮＣＯの制御ワードによって正規化すること、および正規化された周波数エラーに基づいてＮＣＯを更新すること（例えば、以前の制御ワードおよび周波数補正値の和で、アクティブなＮＣＯ制御値を更新すること）に基づいて調整される。
ＰＬＬのループは、ループコントローラ（例えば、図３のループコントローラ８５）を使用することになどによる、多様な方式で開くこと、および閉じることができる。特定の実現形態において、ループコントローラは、ステップ１２０２の動作を制御および／または調整する。
特定の実現形態において、周波数オフセットは、ＰＬＬの出力周波数に対する変化を制限するように段階的に提供される。
本方法は、続いてステップ１２０３を行い、周波数オフセット補正の後に位相オフセット補正を提供することによって、基準信号とフィードバック信号との間の位相オフセットを補償する。位相オフセット補正は、様々な方式で提供することができる。１つの例において、ＰＬＬのフィードバック分周器は、基準クロック信号のタイミングに基づいて同期している。例えば、ＰＬＬの分周器は、同期ソースとして基準入力信号を使用して、ＰＬＬのローカル発振器および位相検出器のフィードバック入力に対する最も高い中間周波数同期に物理的に同期させることができる。そのような位相整列は、同期された分周器からの第１のエッジが、第１の影響を受けた分周器の入力における周波数の１ＵＩの範囲内の、基準入力信号に整列された位相をもたらし得る。
特定の実現形態において、位相オフセットは、位相調整を段階的に提供して、ＰＬＬの出力周波数の偏差を制限することによって補償される。
特定の実現形態において、ループコントローラは、ステップ１２０３の動作を制御および／または調整する。
後に続くステップ１２０４において、ＰＬＬの残留エラーは、ＰＬＬのフィードバックループによってフィードバック信号を基準信号にロックすることによって補償される。したがって、ＰＬＬのフィードバックループは、残留エラーを補正するときに閉じられる。特定の実現形態において、ＰＬＬのループ帯域は、ロッキング速度を高めるために、経時的に変化される。例えば、帯域幅低減アルゴリズムは、安定した状態で動作させ、かつシステム仕様を順守するための最終的な動作帯域幅に対してはるかに大きいループ帯域幅および段階的な減衰対時間でループ捕捉を開始するように実現することができる。ループ帯域幅は、デジタルループフィルタ（例えば、図２Ａ）の異なる数値係数をプログラミングすることによるなどの、様々な方式で変化させることができる。
特定の実現形態において、ループコントローラは、ステップ１２０４の動作を制御および／または調整する。
図３５Ａ〜３５Ｅは、位相および周波数ロッキングのためのＤＰＬＬ回路の様々な実施形態を例示する。
図３５Ａは、デジタル位相検出器５１および減算回路１２１１を含むＤＰＬＬの一部分を例示する。図３５Ａに示されるように、初期位相オフセットは、デジタル位相検出器５１の出力から減算される。
図３５Ｂは、メモリ５９およびデジタルループフィルタ５２を含むＤＰＬＬの一部分を例示する。特定の実現形態において、周波数オフセット補正は、メモリ５９からループフィルタ出力値をロードすることによって提供される。
図３５Ｃは、微分回路１２３１と、デジタル位相検出器５１と、デジタルループフィルタ５２と、ＮＣＯ５３と、を含むＤＰＬＬの一部分を例示する。特定の実現形態において、周波数オフセットは、基準クロック信号の連続した位相測定の微分をフィードバッククロック信号の連続した位相測定値の微分と比較することによって検出される。追加的に、分数周波数エラーは、比較に基づいて算出され、ＮＣＯは、分数周波数エラーに基づいて調整される。例えば、分数周波数エラーは、ＮＣＯの制御ワードに正規化し、正規化された周波数エラーに基づいて更新することができる。
図３５Ｄは、デジタル位相検出器５１と、フィードバック分周器５４と、同期回路１２４１と、を含むＤＰＬＬの一部分を例示する。特定の実現形態において、位相オフセットは、基準信号のタイミングに基づいてフィードバック分周器５４を同期させることによって補正される。
図３５Ｅは、デジタル位相検出器１２５１を含むＤＰＬＬの一部分を例示する。デジタル位相検出器１２５１は、ＤＰＬＬのスルーレートを制限するためのスルーレートリミッタ１２５２を含む。特定の実現形態において、ＰＬＬの１つまたは２つ以上の構成要素は、出力クロック信号に対する急激な変化を防止するために、スルーレート制限を伴って動作する。
位相シフト検出
多くの応用例において、位相ロックループ（ＰＬＬ）は、単に周波数同期のために配置され、入力タイミング基準と出力クロックとの間の初期定常状態の位相整列は、システムの動作に無関係であり、したがって、任意である。
実際のシステム動作のため、タイミング基準のソースは、元々の基準に対する任意の位相関係を有する、冗長な周波数同期ソースに切り換えることができる。そのような切り換えがＰＬＬ制御ロジックの状況以外で生じるイベントでは、タイミング基準間の位相差が位相エラーとしてＰＬＬ位相検出器（ＰＤ）に導入され、出力クロック上の望ましくない過渡的な周波数の偏差をもたらす。
そのようなイベントの特性に関する知識は、そのような位相シフトの適切な取り扱いをトリガーし、所望のシステム動作を維持する適切な検出回路の実現形態を可能にする。
これは、十分に小さい位相シフトが、システムの性能を低下させる過渡的な影響をもたらし得、その結果、検出および補償に望ましい位相シフトの大きさ（すなわち、検出閾値ＴＲ）が、タイミング基準自体のピークツーピークノイズと同程度か、それ以下となる場合が多い。
そのような一事例では、単に各タイミング入力の位相エラーを観察し、それを検出閾値と比較することで、タイミング基準の位相情報のデシメーションにつながる偽陽性の検出をもたらし得る。
位相シフトの１つの主要な特性は、それが非ゼロ平均を有し、一方で、相対的ガウスとみなされるタイミングノイズは、ゼロ平均であることである。したがって、Ｎ個の連続したサンプルを合計することは、Ｎのスカラー分の位相シフトによって寄与される位相エラーをゲインアップするが、タイミングノイズの寄与は、検出回路の信号対ノイズ比を効果的に増加させない。
これは、以下によって決定される、拡張検出閾値ＴＥの使用を可能にするが、ＴＥ＝Ｎ×ＴＲ、それでも、誤検出をもたらすことなく、位相シフトの大きさＴＲを検出する。
図３６Ａ〜３６Ｄは、位相ステップ検出の様々な実施例のグラフである。
拡張閾値を使用する代わりに、ウインドウ化累算の前に瞬間的な位相エラー入力を微分し、元々の検出閾値に対して比較することができることに留意されたい。これは、検出回路における信号対ノイズ比の実質的に同じ増加を提供する。
更なるノイズ耐性のために、検出回路出力の一組Ｎ個のサンプルが適用される多数決原理処理を使用することができる。これは、２つの異なる利益を提供する。
第１に、一組の検出器出力対単一の正の出力を使用することによって、単一の位相エラーサンプルが過剰に大量のノイズを含有した場合において偽陽性が宣言されることに対して、増加したノイズ耐性を提供する。ガウスノイズは、技術的に境界がなく、ピークツーピークノイズは、サンプルのサイズと共に増大し、システムは、顧客によって際限なく動作するように求められるので、これは、有益な改善である。しかしながら、単一の位相エラー値がかなり大きいときに、単一ショットの測定手法は、ノイズを十分に超える独立した検出閾値によって、依然として、本発明と併せて価値のあるものであり得る。
第２に、検出閾値に正確に等しい位相シフトが生じる場合は、ノイズ寄与がいくつかの検出判定に負の結果をもたらすが、測定された平均位相シフトは、依然として、検出閾値以上である可能性がある。正の結果をもたらすために、検出回路出力のＮ個全てのサンプルが必要とされる場合、最小の検出可能な位相シフトの大きさは、検出閾値をタイミング基準の入力ノイズに加えたもの等しい。
検出出力が正の結果をもたらしたが、多数決原理を介して位相シフトを検出するために必要とされるシフト後のサンプルによって一組Ｎ個のサンプル全体をポピュレートするために、十分なその後のサンプルが収集されなかったときに、ＰＤの出力は、ＰＬＬが潜在的な位相シフトに応答することを防止するように抑制され得る。シフト後のサンプルによって一組Ｎ個のサンプルを完全にポピュレートした後に、多数決原理の投票が潜在的なステップを確認していない場合、抑制されたサンプルを位相シフト検出器の下流に再導入することができる。
１つの実施形態において、基準切り換え回路（例えば、基準切り換え回路１９）は、上で論じた特徴のうちの１つまたは２つ以上に従って実現される。別の実施形態において、基準モニタ（例えば、図１の基準モニタ１８、図２１および図２２の基準モニタ６０２、並びに／または図２３の基準モニタ６７０）は、上で論じた特徴ののうちの１つまたは２つ以上に従って実現される。
図３７Ａは、位相シフト検出器１３０１の１つの実施形態の概略図である。位相シフト検出器１３０１は、システムクロック信号（ＳＹＳＴＥＭ ＣＬＯＣＫ）のタイミングに基づいて基準クロック信号（ＲＥＦ ＣＬＯＣＫ）の位相シフトを検出する。位相シフト検出器１３０１は、検出閾値ＴＲを受信する。特定の実現形態において、検出閾値ＴＲは、シリアルポートなどのインターフェースを通じてユーザから受信される。
例示される実施形態において、位相シフト検出器１３０１は、拡張検出閾値１３０２によって動作する。特定の実現形態において、位相シフト検出器１３０１は、基準クロック信号のＮ回のサイクルを通じて、位相シフトを観察する。例えば、位相シフト検出器１３０１は、Ｎ回のサイクルを通じて検出された位相シフトを累算することができ、それによって、ウインドウ化平均を算出する。例えば、Ｎ個の連続したサンプルを合計することは、Ｎのスカラー分の位相シフトによって寄与される位相エラーをゲインアップするが、タイミングノイズの寄与は、検出回路の信号対ノイズ比を効果的に増加させない。したがって、誤検出をもたらすことなく、位相シフトの大きさＴＲを検出することができる。
図３７Ｂは、位相シフト検出器１３１０の別の実施形態の概略図である。位相シフト検出器１３１０は、位相エラー微分回路１３１１と、ウインドウ化累算器１３１２と、を含む。
拡張閾値に加えて、またはその代替として、位相シフト検出器は、ウインドウ化累算の前に、瞬間的な位相エラーを微分することができ、その結果を元々の検出閾値ＴＲに対して比較することができる。
図３７Ｃは、位相シフト検出器１３２０の別の実施形態の概略図である。位相シフト検出器１３２０は、多数決原理処理回路１３２１を含み、これは、位相シフト検出器１３１０によって取り込まれた基準クロック信号の一組Ｎ個のサンプルに適用される。
多数決原理処理回路１３２１は、単一の位相エラーサンプルが過剰に大量のノイズを含有する場合において偽陽性が宣言されることに対して、ノイズ耐性を増加させる。追加的に、検出閾値に実質的に等しい位相シフトが生じる場合は、ノイズ寄与がいくつかの検出判定に負の結果をもたらすが、測定された平均位相シフトは、依然として、検出閾値以上である可能性がある。正の結果をもたらすために、検出回路出力のＮ個全てのサンプルが必要とされる場合、最小の検出可能な位相シフトの大きさは、検出閾値をタイミング基準の入力ノイズに加えたもの等しい。
検出出力が正の結果をもたらしたが、それによって多数決原理を介して位相シフトを検出するように、シフト後のサンプルによって一組Ｎ個のサンプル全体をポピュレートするために、十分な数のサンプルがその後に収集されなかったときに、ＰＤの出力は、ＰＬＬが潜在的な位相シフトに応答することを防止するように抑制され得る。シフト後のサンプルによって一組Ｎ個のサンプルを完全にポピュレートした後に、多数決原理の投票が潜在的なステップを確認していない場合、抑制されたサンプルを位相シフト検出器の下流に再導入することができる。
図３７Ｄは、位相シフト検出器１３３０の別の実施形態の概略図である。位相シフト検出器１３３０は、ＴＤＣ１３３１からのタイムスタンプに基づいて動作する。位相シフト検出器１３３０は、上で論じた特徴のうちの１つまたは２つ以上を含むことができる。
ビルドアウトクロック切り換え残余の低減
位相ビルドアウトクロック切り換えを使用して、平均オフセットの推定値に等しい位相差を補償することによって、新しい基準クロックの捕捉から生じる出力位相の偏差を低減させる、または最小にすることができる。
本明細書の特定の実現形態では、この推定の質を改善し、したがって、切り換えによって生じる残留位相エラーを低減させるための装置および方法を提供する。
フェーズロックループ（ＰＬＬ）の平均位相差が経時的に一定である（すなわち、基準および出力周波数が名目上等しい）場合は、第１のＮ個の位相エラーサンプルの平均が、Ｎの増加につれて、オフセットのより良好な推定値を提供する。正確な向上率は、サンプルの統計的分布、および行われる（例えば、均一または加重）平均化のタイプによって変動する。
Ｎの値は、任意に大きくなり得ない。サンプル収集中にループが非アクティブであり、意図した動作を遅延させるか、またはループがアクティブで、位相エラーに反応し始め、サンプル測定に影響を及ぼすか、のいずれかである。更に、公称周波数が等しくない場合、位相エラー測定値は、周波数差に比例する線形トレンドを記録する。
収集周期がループの時定数よりもはるかに短くなるようにＮの最大値を制限することで、位相平均化とＰＬＬ動作との相互作用を最小にすることができる。ループの時間定数を一時的に増加させる（帯域幅を低減させる）ことによって、相互作用を制限しながら、Ｎの最大値を増加させることができる。
周波数内にオフセットが存在するときには、決定論的な時間依存性の位相オフセットが累算される。このエラーの影響は、平均オフセットにおけるエラーの寄与がランダムな影響によって支配されるようにＮを制限することによって緩和することができる。代替として、結果として生じる平均から線形トレンドを相殺することができる。トレンドラインの傾斜は、サンプル自体から、または周波数オフセットのいくつかの他の推定値によって抽出することができる。
位相オフセットデータ収集に対する更なる変形例を用いることができる。Ｎの固定値を使用するのではなく、データのノイズおよびトレンドラインが利用できるようになったときに、それを調査して、収集周期を終了するべきか、または延長するべきかを判定することができる。また、その出力に対してＰＬＬによって行われる調整は知られており、この知識を使用して、位相オフセット測定からこれらの調整の影響を相殺することができる。
多重サンプル平均は、単一サンプルよりも良好なオフセットの推定値であり得る。可能な改善の量には限度があるが、平均と関連付けられたかなりのエラーソースを制限すること、または別様には、緩和することができる。
本明細書の特定の実施形態において、新しい基準クロックの捕捉から生じる偏差は、多重サンプル平均を使用して取り込まれた平均オフセットの推定値に等しい位相差が補償される。特定の実現形態において、推定値は、ＴＤＣ（例えば、図１のＴＤＣ４ａ〜４ｄ）からのタイムスタンプを比較することによって取得される。追加的に、１つのタイムスタンプを別のタイムスタンプと比較するのではなく、対応するタイムスタンプの多数の対の差が算出され、平均される。
図３８は、１つの実施形態による位相オフセット検出システム１４００の概略図である。位相オフセット検出システム１４００は、第１のＴＤＣ１４０１と、第２のＴＤＣ１４０２と、マルチプレクサ１４０３と、ＰＬＬ１４０４と、位相オフセット検出器１４０５と、を含む。
位相オフセット検出器１４０５は、各クロック信号の多重サンプルに基づいて、第１の基準クロック信号（ＲＥＦ１）と第２の基準クロック信号（ＲＥＦ２）との間の位相オフセットを検出する。例えば、多重サンプル平均は、単一サンプルよりも良好なオフセットの推定値であり得る。位相オフセット検出器１４０５は、上で論じた１つまたは２つ以上の特徴を含むことができる。特定の実現形態において、マルチプレクサ１４０３は、図１の基準切り換え回路１９などの基準切り換え回路によって制御される。例えば、基準切り換え回路は、どの基準クロック信号をＰＬＬ１４０４の位相および／または周波数検出器に提供して、タイミング基準としての役割を果たすのかを制御することができる。
図３８に示されるように、位相オフセット検出器１４０５によって検出された位相オフセットを使用して、ＰＬＬ１４０４を補償することができる。例えば、検出された位相オフセットを使用して、平均オフセットの推定値に等しい位相差を補償することによって、新しい基準クロックの捕捉から生じる出力位相の偏差を低減させる、または最小にすることができる。位相オフセット検出器１４０５は、任意の適切な様式で、検出された位相オフセットを使用して位相調整を提供することができる。
上で説明した位相オフセット検出スキームは、本明細書で説明されるＰＬＬのいずれかに組み込むことができる。例えば、１つの実施形態において、図１のクロック同期および周波数変換ＩＣ４０は、上で論じた位相オフセット検出の１つまたは２つ以上の特徴によって実現される。
デシメーションにおいて喪失した位相情報の整列
ゼロ遅延フェーズロックループ（ＰＬＬ）では、しばしば、基準および出力（フィードバック）クロックが最小の、または比較的低い初期スキュー（位相オフセット）を呈するように、該基準および出力（フィードバック）クロックを初期化することが望ましい。これは、起動時にＰＬＬがプルインする位相エラーを制限し、また、位相／周波数過渡応答の持続時間および大きさを低減させ、または最小にする。
これらのクロックのデシメーションが（周波数分周などによって）生じたときには、最良に整列される一対のエッジを、位相検出器（ＰＤ）に利用できる一組のエッジに含まれ得ない。各クロック信号のためのデシメーション比率に関する知識は、デバイスが、最良のエッジペアリングのタイミングを外挿することを可能にすることができ、したがって、初期位相エラーを最小にする。
ＰＬＬのゼロ遅延動作は、基準および出力クロックが−少なくともクロックイベントのサブセット上に−整列するような、ループの定常状態動作を説明する。ゼロ遅延のヒットレス動作への拡張もまた、過渡ループ捕捉が最小にされることを画定する。
クロックがデシメートされて、ＰＬＬ構成要素の周波数変換を達成したときに、および／または最大周波数制限を満たしたときに、ヒットレス動作を達成するプロセスは、複雑になり得る。ＤＰＬＬの場合、基準および出力信号を表すタイムスタンプに応じてＰＤを動作させることが可能である。これらのタイムスタンプに応じた算出は、ヒットレスモードの実現形態から生じるものを含む、様々な課題に対処するための機構を提供する。
タイムスタンプをＳｊ、経路におけるタイムスタンプの間隔を
Figure 2019009781
 およびその経路と関連付けられたデシメーション比率をＭとすると、喪失されたＳｊとＳｊ＋１との間の全てのイベントを推定することができる。デシメートされていないイベントのシーケンスがＳｊ，ｋとしてＳｊで始まることを示し、ここで、Ｓｊ＝Ｓｊ，０であり、ｋは、［０．．Ｍ−１］である。よって、Ｓｊ，ｋは、
Figure 2019009781
 によって近似することができる。
図３９は、１／３の分周後の可能な位相の１つの実施例のグラフである。
図４０は、タイムスタンプ内挿の１つの実施例のグラフである。
ＤＰＬＬが、出力周波数が基準周波数の整数倍であるように構成される場合、あらゆる基準イベントは、正確に対応する出力イベントを有する。この事例において、出力イベントに適用される内挿は、最も近いマッチをもたらす。
特定の実現形態において、最も近いマッチまでの時間距離（Ｄ）は、Ｄ≦０．５ＵＩに拘束され、単位間隔は、ＵＩ＝Ｔ÷Ｍである。タイムスタンプＸを有する任意の基準イベントの場合、Ｓｊ≦Ｘ＜Ｓｊ＋１であるようにＳｊおよびＳｊ＋１によって表される連続したデシメートされた出力イベントが存在する。Ｓｊに対するＸの分周された位相をφ＝（Ｘ−Ｓｊ）÷（Ｓｊ＋１−Ｓｊ）として表すものとする。よって、最も近くマッチする外挿された出力インデックスは、Ｋ＝ｒｏｕｎｄ（Ｍ・φ）である。Ｋ＝Ｍである場合は、Ｓｊ＋１，０が最も近いマッチであり、そうでない場合は、Ｓｊ，Ｋが最良である。
Figure 2019009781
 を想起すると、Ｔ・Ｋ÷Ｍのオフセットを出力タイムスタンプのシーケンスに適用することは、Ｋ≠０であるとき、すなわち、出力デシメーションによって整列対が曖昧であるときであっても、ＤＰＬＬを、最良にマッチする一対のエッジに整列させる。
同様に、基準周波数が出力周波数の整数倍である場合は、あらゆる出力イベントが、正確な対応する基準イベントを有する。上述のように、内挿は、最良のマッチング対をもたらし、ここでだけ、基準シーケンスに対して外挿が行われる。
本明細書の特定の実施形態において、上で論じた特徴のうちの１つまたは２つ以上は、デジタル位相検出器（例えば、図３のデジタル位相検出器５１）および／またはタイムスタンププロセス（例えば、図５のタイムスタンププロセッサ１３１）において実現される。
図４１は、別の実施形態によるＤＰＬＬ１６６０の概略図である。図４１のＤＰＬＬ１６６０は、図４１のＤＰＬＬ１６６０が入力分周器１６５０およびデジタル位相検出器１６５１を含むことを除いて、図２ＡのＤＰＬＬ５０に類似する。入力分周器１６５０は、入力基準１６５５を受信する。デジタル位相検出器１６５１、内挿回路１６５２を含み、これは、上で論じた１つまたは２つ以上の特徴に従って実現される。例えば、内挿回路１６５２は、分周器１６５０および／または分周器５４のデシメーションから生じる、喪失されたエッジを補償することができる。
内挿回路１６５２を有するＤＰＬＬ１６６０を実現することで、いくつかの利点を提供することができる。例えば、各クロック信号のためのデシメーション比率に関する知識は、デバイスが、最良のエッジペアリングのタイミングを外挿することを可能にすることができ、したがって、初期位相エラーを最小にする。
図４２は、別の実施形態によるＤＰＬＬ１６７０の概略図である。図４２のＤＰＬＬ１６７０は、図４２のＤＰＬＬ１６７０が、上で論じた１つまたは２つ以上の特徴に従って実現される内挿回路１６７１を含むデジタル位相検出器１６７１を含むことを除いて、図３のＤＰＬＬ８０に類似する。
応用例
上で説明したスキームを用いたデバイスは、様々な電子デバイスにおいて実現することができる。電子デバイスの例としては、家庭用電化製品、家庭用電化製品の部品、電子試験装置、通信インフラストラクチャ、その他が挙げられるが、これらに限定されない。例えば、１つまたは２つ以上のクロック同期および周波数変換ＩＣは、データ変換器、チップツーチップ通信システム、クロックおよびデータ復元システム、基地局、モバイルデバイス（例えば、スマートフォン、またはハンドセット）、ラップトップコンピュータ、タブレット、および着用可能な電子機器が挙げられるが、これらに限定されない、広範囲にわたるアナログ、混成信号、およびＲＦシステムで使用することができる。広範囲にわたる消費者電化製品はまた、モノのインターネット（ＩＯＴ）の応用例のためのそのようなＩＣも含むことができる。例えば、１つまたは２つ以上のクロック同期および周波数変換ＩＣを、自動車、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、複写機、ファクシミリ装置、スキャナ、多機能周辺デバイス、または広範囲にわたる他の消費者電化製品に含むことができる。更に、電子デバイスは、産業用、医療用、および自動車用の応用例のためのものを含む、未完成の製品を含むことができる。
１つの例において、クロック同期および周波数変換ＩＣは、ＧＰＳ、ＰＴＰ（ＩＥＥＥ−１５８８）、および／またはＳｙｎｃＥの応用例におけるジッタクリーンアップおよび同期を提供する。第２の例において、クロック同期および周波数変換ＩＣは、ベースバンドおよび無線のためのクロッキングを制御するために、基地局（例えば、フェムトセルまたはピコセル）に含まれる。第３の例において、クロック同期および周波数変換ＩＣは、ジッタクリーニングを提供しながら、光輸送ネットワーク（ＯＴＮ）などの輸送ネットワークのためのマッピング／デマッピングを制御する。第４の例において、クロック同期および周波数変換ＩＣは、ホールドオーバー、ジッタクリーンアップ、および位相過渡制御を、階層２、３ｅおよび３つの応用例に提供する。第５の例において、クロック同期および周波数変換ＩＣは、例えばＪＥＳＤ２０４Ｂサポートについて、アナログ−デジタル（Ａ／Ｄ）および／またはデジタル−アナログ（Ｄ／Ａ）変換などの、データ変換クロッキングのためのサポートを提供する。第６の例において、クロック同期および周波数変換ＩＣは、ケーブルインフラストラクチャおよび／または搬送波イーサネットなどの、有線インフラストラクチャサポートのタイミングを提供する。
結論
上の説明は、ともに「接続されている」または「連結されている」要素または特徴を指し得る。本明細書で使用される場合、別途明示的に提示されない限り、「接続された（ｃｏｎｎｅｃｔｅｄ）」とは、１つの要素／特徴が、別の要素／特徴に直接的または間接的に接続され、必ずしも機械的にではないことを意味する。同様に、別途明示的に提示されない限り、「連結された（ｃｏｕｐｌｅｄ）」とは、１つの要素／特徴が、別の要素／特徴に直接的または間接的に連結され、必ずしも機械的にではないことを意味する。したがって、図に示される種々の概略図は、要素および構成要素の例示的な配列を表すが、（表された回路の機能が悪影響を受けないと仮定して）追加的な介在要素、デバイス、特徴、または構成要素が、実際の実施形態の中に存在し得る。
特定の実施形態を説明してきたが、これらの実施形態は、単なる例として提示されたものであり、本開示の範囲を限定することを意図しない。実際に、本明細書で説明される新しい方法およびシステムは、種々の他の形態で具現化することができ、更に、本開示の趣旨から逸脱することなく、本明細書で説明される方法およびシステムの形態において、種々の省略、置換、および変更を行うことができる。例えば、開示された実施形態は、所与の配設で提示されるが、代替の実施形態は、異なる構成要素および／または回路トポロジによって類似の機能を行うことができ、いくつかの要素は、削除すること、移動すること、追加すること、細分化すること、組み合わせること、および／または修正することができる。これらの要素の各々は、様々な異なる方式で実現することができる。上で説明した要素の任意の適切な組み合わせおよび様々な実施形態の作用を組み合わせて、更なる実施形態を提供することができる。故に、本発明の範囲は、添付の特許請求の範囲を参照することによってのみ定義される。
本明細書で示される請求項は、ＵＳＰＴＯにおいて出願するための単一の依存性フォーマットであるが、それが明らかに技術的に実現可能でない場合を除き、任意の請求項が、同じ種類の任意の先行する請求項に依存し得ることを理解されたい。
１１ クロック出力ドライバ
１２ フィードバッククロックマルチプレクサ
１４ 位相オフセットコントローラ
１５ 温度センサ
１６ システムクロック補償回路
１７ 内部ゼロ遅延制御回路
１８ 基準モニタ
１９ 基準切り換え回路
２１ 補助数値制御発振器（ＮＣＯ）
２３ 制御ピンインターフェース
２３ 制御ピン
２４ シリアルポートおよびメモリコントローラ
４０ 周波数変換集積回路（ＩＣ）
４１ 入力マルチプレクサ
４２ 維持増幅器
４３ 第１の入力増幅器
４４ 第２の入力増幅器
４５ マルチプレクサ
４６ 周波数倍増回路
４７ 分周器
４８ 出力マルチプレクサ
５１ デジタル位相検出器
５２ デジタルループフィルタ
５４ フィードバック分周器
５５ デジタル基準信号
５６ デジタルフィードバック信号
５７ 出力クロック信号
５９ メモリ
６１ 位相検出器
６２ ループフィルタ
６３ 電圧制御発振器（ＶＣＯ）
６４ 分周器
６５ 基準クロック信号
６６ フィードバッククロック信号
６７ 出力クロック信号
７１ システム基準制御回路
７２ ループフィルタ
７４ フィードバック分周器
７５ ロック検出器
７６ 校正回路
７８ システム基準信号
７９ フィードバッククロック信号
８０ ループコントローラ
８３ ホールドオーバースイッチ
８４ プロセッサ
８５ ループコントローラ
８６ ロック検出器
８９ 入力基準信号
９０ フィードバック信号
９１ 基準デジタルタイムスタンプ
９１ 入力基準信号
９２ フィードバックデジタルタイムスタンプ
９５ 変換回路
９６ シグマデルタ変調器（ＳＤＭ）
９７ 調整ワードフィルタ
１０１ 入力基準バッファ
１０３ 基準分周器
１１０ 出力分配回路
１２１ 第１のマルチプレクサ
１２２ 第２のマルチプレクサ
１２３ 第３のマルチプレクサ
１３１ タイムスタンププロセッサ
１３２ デジタルループフィルタ
１３３ 調整ワードプロセッサ
１３５ フィードバック分周器
１４１ ループフィルタ
１４３ フィードバック分周器
１４５ 第１のフィードバック経路
１４６ 第２のフィードバック経路
１４７ 第３のフィードバック経路
１５０ 周波数変換ループ
１５３ フィードバック分周器
２０１ システムクロック発生回路
２０２ システムクロック補償回路
２０３ 回路ブロック
２１０ 電子システム
２１２ システムクロック補償回路
２１４ フィルタ
２１７ 基準モニタ
２２１ エラーモデル
２２２ システムクロックエラー算出回路
２３０ 電子システム
２３１ クロック差算出回路
２３２ システムクロック補償回路
２３３ システムクロックエラー算出回路
２４０ 電子システム
２５１ 内部温度センサ
２５２ マルチプレクサ
２５３ 乗算器
２５４ 加算器
２５５ フィルタ
２５６ メモリ
２６０ 電子システム
２６１ 入力基準バッファ
２６２ 入力基準分周器
２６５ ループフィルタ
２６６ 補償算出器
２６８ フィードバック分周器
２６９ システムクロックエラー算出回路
２７６ コンバイナ
２７７ スルーレートリミッタ
２８０ システムクロック補償回路
２８２ 累算器
２８４ プロセッサ
２８９ プロセッサ
４０２ 宛先ノード
４０５ 出力ピン
４０６ タイミング回路
４０８ 遅延補償回路
４１０ 電子システム
４１２ 宛先ノード
４１３ 信号経路
４１４ 戻り経路
４１５ 遅延補償回路
４１６ 遅延補償回路
４１７ 入力基準ピン
４１８ 出力ピン
４１９ 戻り経路ピン
４２３ 遅延モデル
４２４ 遅延エラー算出回路
４３０ 電子システム
４３２ 遅延補償回路
４３３ 遅延差検出器
４３４ 遅延エラー算出回路
４４０ 電子システム
４４８ 遅延補償回路
４５１ 内部温度センサ
４５２ マルチプレクサ
４５３ 乗算器
４５４ 加算器
４５５ フィルタ
４５６ 遅延補償回路
４５９ 加算器
４７５ 第１の信号経路
４７６ 第２の信号経路
４８０ 基準ピン
４８１ 第１の出力ピン
４８２ 第２のクロック出力ピン
４８３ 遅延要素
４８４ 遅延要素
４８６ 遅延補償回路
４９０ 電子システム
６０１ クロック測定回路
６０２ 基準モニタ
６０３ 統計処理回路
６０４ 待ち時間
６１０ 基準監視システム
６２０ 基準監視システム
６７０ 基準監視システム
６７１ 基準バッファ
６７２ 基準分周器
６７４ 基準モニタ
６７５ タイマー
６７６ 出力論理回路
６８１ 統計処理回路
６８２ 待ち時間
６８２ 基準モニタ
８０１ ソースデバイス
８０２ 宛先デバイス
８０３ データハブ
８０４ 共通時間ベース
８０５ ローカル発振器（ＬＯ）
８１０ 電子システム
８１３ デジタルインターフェース
８２０ 電子システム
８４２ フォーマット変換回路
８４３ 同期回路
８４５ 上方変換回路
８５０ ソースデバイス
８５１ フォーマット変換回路
８５３ 同期回路
８５５ 上方変換回路
８６０ 宛先デバイス
８６２ フォーマット変換回路
８６３ 同期回路
８７１ フォーマット変換回路
８７３ 同期回路
８８１ 同期回路
８８２ ソースフォーマット変換回路
８８３ 宛先フォーマット変換回路
１００１ 第１の信号
１００２ 第２の信号
１００３ 第３の信号
１００９ 第１の信号
１０１１ 信号
１０５０ 入力分周器
１０５１ デジタル位相検出器
１０５２ 外挿回路
１０５５ 入力信号
１１３２ 外挿回路
１１５０ 周波数変換ループ
１２１１ 減算回路
１２３１ 微分回路
１２４１ 同期回路
１２５１ デジタル位相検出器
１２５２ スルーレートリミッタ
１３０１ 位相シフト検出器
１３０２ 拡張検出閾値
１３１０ 位相シフト検出器
１３１１ 位相エラー微分回路
１３１２ ウインドウ化累算器
１３２０ 位相シフト検出器
１３２１ 多数決原理処理回路
１３３０ 位相シフト検出器
１４００ 位相オフセット検出システム
１４０３ マルチプレクサ
１４０５ 位相オフセット検出器
１６５０ 分周器
１６５１ デジタル位相検出器
１６５２ 内挿回路
１６５５ 入力基準

Claims (164)

  1. システムクロック補償（ＩＣ）を有する集積回路（ＩＣ）であって、
    システム基準信号に基づいてシステムクロック信号を発生させるように構成されたシステムクロック発生回路と、
    前記システムクロック信号によって制御されるタイミングを有する１つまたは２つ以上の回路ブロックと、
    前記システムクロック信号のエラーについて前記１つまたは２つ以上の回路ブロックを補償するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成されたシステムクロック補償回路と、を備える、集積回路（ＩＣ）。
  2. 前記システムクロック補償回路が、１つまたは２つ以上の動作条件に基づいて前記システムクロック信号の前記エラーの推定値を発生させるように構成されたエラーモデルを備える、請求項１に記載のＩＣ。
  3. 前記エラーモデルが、温度状態を示す温度信号を受信するように構成される、請求項２に記載のＩＣ。
  4. 前記エラーモデルが、振動状態を示す振動信号を受信するように構成される、請求項２に記載のＩＣ。
  5. 前記エラーモデルが、供給電圧状態を示す供給電圧信号を受信するように構成される、請求項２に記載のＩＣ。
  6. 前記ＩＣが、インターフェースを通じて前記エラーモデルの１つまたは２つ以上の係数を受信するように構成される、請求項２に記載のＩＣ。
  7. 前記システムクロック補償回路が、前記エラーモデルからの前記推定値に基づいて前記１つまたは２つ以上の補償信号をデジタル的に発生させるように構成されたシステムクロックエラー算出回路を更に備える、請求項２に記載のＩＣ。
  8. 前記エラーモデルが、多項式モデルを備える、請求項２に記載のＩＣ。
  9. 前記システムクロック信号を安定した基準信号と比較することに基づいて、前記システムクロック信号の前記エラーの推定値を前記システムクロック補償回路に提供するように構成されたクロック差算出回路を更に備える、請求項１に記載のＩＣ。
  10. 前記クロック差算出回路が、デジタル位相ロックループ（ＤＰＬＬ）を備える、請求項９に記載のＩＣ。
  11. 前記システムクロック補償回路が、前記システムクロック信号の前記エラーの閉ループ推定値を前記システムクロック信号の前記エラーの開ループ推定値と組み合わせることに基づいて、前記１つまたは２つ以上の補償信号を発生させるように構成される、請求項１に記載のＩＣ。
  12. 前記１つまたは２つ以上の回路ブロックが、時間−デジタル変換器（ＴＤＣ）、フィルタ、ＤＰＬＬ、数値制御発振器（ＮＣＯ）、または基準モニタ、のうち少なくとも１つを含む、請求項１に記載のＩＣ。
  13. 前記システムクロック信号の前記エラーが、周波数安定性エラーまたは周波数精度エラーの少なくとも１つを含む、請求項１に記載のＩＣ。
  14. 前記システムクロック発生回路が、システムクロック位相固定ループ（ＰＬＬ）を備える、請求項１に記載のＩＣ。
  15. システムクロック補償を有する電子システムであって、
    システム基準信号を発生させるように構成されたクロックソースと、
    集積回路（ＩＣ）であって、
    前記システム基準信号を受信するように構成されたシステム基準ピンと、
    前記システム基準信号に基づいてシステムクロック信号を発生させるように構成されたシステムクロック発生回路と、
    前記システムクロック信号によって制御されるタイミングを有する１つまたは２つ以上の回路ブロックと、
    前記システムクロック信号のエラーについて前記１つまたは２つ以上の回路ブロックを補償するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成されたシステムクロック補償回路と、を備える、集積回路（ＩＣ）と、を備える、電子システム。
  16. 前記システムクロック補償回路が、１つまたは２つ以上の動作条件に基づいて前記システムクロック信号の前記エラーの推定値を発生させるように構成されたエラーモデルを備える、請求項１５に記載の電子システム。
  17. 前記エラーモデルが、温度状態を示す温度信号を受信するように構成される、請求項１６に記載の電子システム。
  18. 前記ＩＣが、前記温度信号を発生させるように構成された内部温度センサを備える、請求項１７に記載の電子システム。
  19. 前記温度信号を発生させるように構成された外部温度センサを更に備える、請求項１７に記載の電子システム。
  20. 前記エラーモデルが、振動状態を示す振動信号を受信するように構成される、請求項１６に記載の電子システム。
  21. 前記エラーモデルが、供給電圧状態を示す供給電圧信号を受信するように構成される、請求項１６に記載の電子システム。
  22. 前記ＩＣが、前記エラーモデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項１６に記載の電子システム。
  23. 前記システムクロック補償回路が、前記エラーモデルからの前記推定値に基づいて前記１つまたは２つ以上の補償信号をデジタル的に発生させるように構成されたシステムクロックエラー算出回路を更に備える、請求項１６に記載の電子システム。
  24. 前記エラーモデルが、多項式モデルを備える、請求項１６に記載の電子システム。
  25. 前記ＩＣが、前記システムクロック信号を安定した基準信号と比較することに基づいて、前記システムクロック信号の前記エラーの推定値を前記システムクロック補償回路に提供するように構成されたクロック差算出回路を更に備える、請求項１５に記載の電子システム。
  26. 前記クロック差算出回路が、デジタル位相ロックループ（ＤＰＬＬ）を備える、請求項２５に記載の電子システム。
  27. 前記システムクロック補償回路が、前記システムクロック信号の前記エラーの閉ループ推定値を前記システムクロック信号の前記エラーの開ループ推定値と組み合わせることに基づいて、前記１つまたは２つ以上の補償信号を発生させるように構成される、請求項１５に記載の電子システム。
  28. 前記１つまたは２つ以上の回路ブロックが、時間−デジタル変換器（ＴＤＣ）、フィルタ、ＤＰＬＬ、数値制御発振器（ＮＣＯ）、または基準モニタ、のうち少なくとも１つを含む、請求項１５に記載の電子システム。
  29. 前記システムクロック発生回路が、システムクロック位相ロックループ（ＰＬＬ）を備える、請求項１５に記載の電子システム。
  30. 前記クロックソースが、発振器または共振器のうちの少なくとも１つを備える、請求項１５に記載の電子システム。
  31. システムクロック補償の方法であって、
    システム基準信号に基づいてシステムクロック信号を生成することと、
    前記システムクロック信号を使用して１つまたは２つ以上の回路ブロックのタイミングを制御することと、
    前記システムクロック信号のエラーについて前記１つまたは２つ以上の回路ブロックにデジタル的に補償することと、を含む、方法。
  32. モデルを使用して、１つまたは２つ以上の動作条件に基づいて前記システムクロック信号の前記エラーを推定することと、前記推定したエラーに基づいて前記１つまたは２つ以上の回路ブロックを制御する１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む、請求項３１に記載の方法。
  33. 前記システムクロック信号を安定した基準信号と比較することに基づいて前記システムクロック信号の前記エラーを推定することと、前記推定したエラーに基づいて前記１つまたは２つ以上の回路ブロックを制御する１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む、請求項３１に記載の方法。
  34. 前記１つまたは２つ以上の回路ブロックをデジタル的に補償することが、少なくとも時間−デジタル変換器（ＴＤＣ）、フィルタ、ＤＰＬＬ、数値制御発振器（ＮＣＯ）、または基準モニタを補償することを含む、請求項３１に記載の方法。
  35. 電子システムであって、
    集積回路（ＩＣ）であって、
    入力された基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、
    前記タイミング回路から前記出力信号を受信するように構成された出力ピンと、
    １つまたは２つ以上の補償信号を前記タイミング回路に提供するように構成された遅延補償回路と、を含む、ＩＣと、
    前記出力ピンから宛先ノードまで前記出力信号をルーティングするように構成された信号経路であって、
    前記１つまたは２つ以上の補償信号が、前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償するように動作可能である、信号経路と、を備える、電子システム。
  36. 前記遅延補償回路が、１つまたは２つ以上の動作条件に基づいて前記遅延の変動の推定値を発生させるように構成された遅延モデルを備える、請求項３５に記載の電子システム。
  37. 前記遅延モデルが、温度状態を示す温度信号を受信するように構成される、請求項３６に記載の電子システム。
  38. 前記ＩＣが、前記遅延モデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項３６に記載の電子システム。
  39. 前記遅延補償回路が、前記遅延モデルからの前記推定値に基づいて前記１つまたは２つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に備える、請求項３６に記載の電子システム。
  40. 前記遅延モデルが、多項式モデルを備える、請求項３６に記載の電子システム。
  41. 前記遅延モデルが、前記ＩＣの内部遅延を補償するように更に構成される、請求項３６に記載の電子システム。
  42. 前記出力信号の戻り経路を更に備え、前記ＩＣが、前記戻り経路から戻り信号を受信するように構成された戻り経路ピンと、前記出力信号を前記戻り信号と比較することに基づいて、前記信号経路の前記遅延の推定値を前記遅延補償回路に提供するように構成された遅延差検出器と、を更に備える、請求項３５に記載の電子システム。
  43. 前記ＩＣが、前記出力ピンから前記戻りピンまでの前記出力信号の往復遅延を補償することに基づいて前記１つまたは２つ以上の補償信号を発生させるように構成された遅延エラー算出回路を更に備える、請求項４２に記載の電子システム。
  44. 前記タイミング回路が、デジタル位相ロックループ（ＤＰＬＬ）を備える、請求項３５に記載の電子システム。
  45. 前記１つまたは２つ以上の補償信号の少なくとも１つが、デジタル調整を前記ＤＰＬＬに提供するように構成される、請求項４４に記載の電子システム。
  46. 前記タイミング回路が、前記補償信号の少なくとも１つを受信するように構成された少なくとも１つのデジタル制御可能な遅延要素を備える、請求項３５に記載の電子システム。
  47. 信号経路遅延変動に対する補償を有する集積回路（ＩＣ）であって、
    入力基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、
    信号経路を介して前記出力信号を宛先ノードに提供するように構成された出力ピンと、
    前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償し、それによって、前記入力基準信号の位相に対する前記宛先ノードでの前記出力信号の位相を制御するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成された遅延補償回路と、を備える、集積回路（ＩＣ）。
  48. 前記遅延補償回路が、１つまたは２つ以上の動作条件に基づいて前記遅延の変動の推定値を発生させるように構成された遅延モデルを備える、請求項４７に記載のＩＣ。
  49. 前記遅延モデルが、温度状態を示す温度信号を受信するように構成される、請求項４８に記載のＩＣ。
  50. 前記遅延モデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項４８に記載のＩＣ。
  51. 前記遅延補償回路が、前記遅延モデルからの前記推定値に基づいて前記１つまたは２つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に備える、請求項４８に記載のＩＣ。
  52. 前記遅延モデルが、多項式モデルを備える、請求項４８に記載のＩＣ。
  53. 前記遅延モデルが、前記ＩＣの内部遅延を補償するように更に構成される、請求項４８に記載のＩＣ。
  54. 前記信号経路から戻り信号を受信するように構成された戻り経路ピンと、前記出力信号を前記戻り信号と比較することに基づいて、前記信号経路の前記遅延の推定値を前記遅延補償回路に提供するように構成された遅延差検出器と、を更に備える、請求項４７に記載のＩＣ。
  55. 前記出力ピンから前記戻りピンまでの前記出力信号の往復遅延を補償することに基づいて前記１つまたは２つ以上の補償信号を発生させるように構成された遅延エラー算出回路を更に備える、請求項５４に記載のＩＣ。
  56. 前記タイミング回路が、デジタル位相ロックループ（ＤＰＬＬ）を備える、請求項４７に記載のＩＣ。
  57. 前記１つまたは２つ以上の補償信号の少なくとも１つが、デジタル調整を前記ＤＰＬＬに提供するように構成される、請求項５６に記載のＩＣ。
  58. 前記タイミング回路が、前記補償信号の少なくとも１つを受信するように構成された少なくとも１つのデジタル制御可能な遅延要素を備える、請求項４７に記載ＩＣ。
  59. 電子システムにおける信号経路遅延補償の方法であって、
    集積回路（ＩＣ）のタイミング回路を使用して、入力基準信号に基づいて出力信号を発生させることと、
    信号経路を介して前記ＩＣの出力ピンから宛先ノードに前記出力信号を提供することと、
    前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償し、それによって、前記入力基準信号の位相に対する前記宛先ノードでの前記出力信号の位相を制御することと、を含む、方法。
  60. 遅延モデルを使用して、１つまたは２つ以上の動作条件に基づいて前記遅延の変動を推定することと、前記推定したエラーに基づいて前記タイミング回路にデジタル的に補償するための１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む、請求項５９に記載の方法。
  61. 前記ＩＣの戻り信号ピン上で戻り信号を受信することと、前記出力信号を前記戻り信号と比較することに基づいて前記遅延の変動を推定することと、前記推定したエラーに基づいて前記タイミング回路にデジタル的に補償するための１つまたは２つ以上のデジタル補償信号を発生させることと、を更に含む、請求項５９に記載の方法。
  62. 前記タイミング回路をデジタル的に補償することが、位相調整をＤＰＬＬに提供することを含む、請求項５９に記載の方法。
  63. 信号経路遅延変動に対する補償を有する集積回路（ＩＣ）であって、
    入力基準信号のタイミングに基づいて出力信号を発生させるように構成されたタイミング回路と、
    前記出力信号を宛先ノードに提供するように構成された信号経路と、
    前記信号経路の遅延の変動について前記タイミング回路をデジタル的に補償し、それによって、前記入力基準信号の位相に対する前記宛先ノードでの前記出力信号の位相を制御するように動作可能な１つまたは２つ以上の補償信号を発生させるように構成された遅延補償回路と、を備える、集積回路（ＩＣ）。
  64. 前記遅延補償回路が、１つまたは２つ以上の動作条件に基づいて前記遅延の変動の推定値を発生させるように構成された遅延モデルを備える、請求項６３に記載のＩＣ。
  65. 前記遅延モデルが、温度状態を示す温度信号を受信するように構成される、請求項６４に記載のＩＣ。
  66. 前記遅延モデルの１つまたは２つ以上の係数を受信するように構成されたインターフェースを更に備える、請求項６４に記載のＩＣ。
  67. 前記遅延補償回路が、前記遅延モデルからの前記推定値に基づいて前記１つまたは２つ以上の補償信号をデジタル的に発生させるように構成された遅延エラー算出回路を更に備える、請求項６４に記載のＩＣ。
  68. 前記遅延モデルが、多項式モデルを備える、請求項６４に記載のＩＣ。
  69. 前記遅延モデルが、前記ＩＣの内部遅延を補償するように更に構成される、請求項６４に記載のＩＣ。
  70. 前記タイミング回路が、デジタル位相ロックループ（ＤＰＬＬ）を備える、請求項６３に記載のＩＣ。
  71. 前記１つまたは２つ以上の補償信号の少なくとも１つが、デジタル調整を前記ＤＰＬＬに提供するように構成される、請求項７０に記載のＩＣ。
  72. 前記タイミング回路が、前記補償信号の少なくとも１つを受信するように構成された少なくとも１つのデジタル制御可能な遅延要素を備える、請求項６３に記載ＩＣ。
  73. 基準監視を有する集積回路（ＩＣ）であって、
    システムクロック信号のタイミングに基づいて基準クロック信号の複数のデジタル測定値を発生させるように構成されたクロック測定回路と、
    前記基準クロック信号が１つまたは２つ以上の耐性パラメータの耐性の範囲内にあるかどうかを示す、モニタ出力信号を発生させるように構成された基準モニタであって、前記複数のデジタル測定値を処理して、測定不確実性の推定値を発生させ、そして、前記測定不確実性の推定値に基づいて前記モニタ出力信号を発生させる際の前記基準モニタの待ち時間を制御するように構成された統計処理回路を含む、基準モニタと、を備える、集積回路（ＩＣ）。
  74. 前記統計処理回路が、時間ウインドウを通じて前記複数のデジタル測定値の分散を算出するように構成される、請求項７３に記載のＩＣ。
  75. 前記１つまたは２つ以上の耐性パラメータが、公称周期および周期オフセット限度を含み、前記統計処理回路が、前記分散を前記周期オフセット限度と比較することに基づいて前記待ち時間を制御するように更に構成される、請求項７４に記載のＩＣ。
  76. 前記統計処理回路が、信頼区間内の前記基準クロック信号の周期を推定するのに十分な前記基準クロック信号のサンプルの数を決定するように更に構成される、請求項７３に記載のＩＣ。
  77. 前記１つまたは２つ以上の耐性パラメータが、ジッタ限度を含む、請求項７３に記載のＩＣ。
  78. 前記統計処理回路が、複数の部分的に重なる時間ウインドウと関連付けられた測定不確実性の複数の推定値を発生させるように更に構成される、請求項７３に記載のＩＣ。
  79. 前記統計処理回路が、時間ウインドウを通じて前記複数のデジタル測定値の平均および分散を算出するように構成される、請求項７３に記載のＩＣ。
  80. 前記クロック測定回路が、前記基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成された時間−デジタル変換器（ＴＤＣ）を含む、請求項７３に記載のＩＣ。
  81. 前記複数のデジタルタイムスタンプを処理するように構成されたデジタル位相ロックループ（ＤＰＬＬ）を更に備える、請求項８０に記載のＩＣ。
  82. クロックシステムにおいて基準を監視する方法であって、
    システムクロック信号のタイミングに基づいて基準クロック信号の複数のデジタル測定値を発生させることと、
    前記複数のデジタル測定値を処理して、基準モニタを使用して、測定不確実性の推定値を発生させることと、
    前記測定不確実性の推定値に基づいて前記基準モニタの測定待ち時間を制御することと、を含む、方法。
  83. 前記基準モニタを使用して、前記基準クロック信号が１つまたは２つ以上の耐性パラメータの耐性の範囲内にあるかどうかを検出することを更に含む、請求項８２に記載の方法。
  84. 前記複数のデジタル測定値を処理することが、時間ウインドウを通じて前記複数のデジタル測定値の分散を計算することを含む、請求項８２に記載の方法。
  85. 前記複数のデジタル測定値を処理することが、信頼区間内の前記基準クロック信号の周期を推定するのに十分な前記基準クロック信号のサンプルの数を決定することを含む、請求項８２に記載の方法。
  86. 前記複数のデジタル測定値を発生させることが、前記基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させることを含む、請求項８２に記載の方法。
  87. 動的に制御された待ち時間を有する基準信号監視システムであって、
    基準クロック信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成された時間−デジタル変換器ＴＤＣと、
    前記基準クロック信号のステータスを示すモニタ出力信号を発生させるように構成された基準モニタであって、前記複数のデジタルタイムスタンプを処理して、測定不確実性の推定値を発生させ、そして、前記測定不確実性の推定値に基づいて前記モニタ出力信号を発生させる際の前記基準モニタの待ち時間を制御するように構成される、基準モニタと、を備える、基準信号監視システム。
  88. 前記基準モニタが、時間ウインドウを通じて前記複数のデジタルタイムスタンプの分散を算出するように更に構成される、請求項８７に記載の基準信号監視システム。
  89. 前記基準モニタが、前記分散を周期オフセット限度と比較することに基づいて前記待ち時間を制御するように更に構成される、請求項８８に記載の基準信号監視システム。
  90. 前記基準モニタが、信頼区間内の前記基準クロック信号の周期を推定するのに十分な前記基準クロック信号のサンプルの数を決定するように更に構成される、請求項８７に記載の基準信号監視システム。
  91. 前記モニタ出力信号が、前記基準クロック信号がジッタ限度の範囲内であるかどうかを示す、請求項８７に記載の基準信号監視システム。
  92. 前記基準モニタが、複数の部分的に重なる時間ウインドウと関連付けられた測定不確実性の複数の推定値を発生させるように更に構成される、請求項８７に記載の基準信号監視システム。
  93. 分散タイミングシステムであって、
    共通基準信号に基づいて信号のタイミングを検出し、前記信号の前記タイミングをデジタル的に表すデジタルタイミング信号を発生させるように構成されたソースＩＣと、
    前記ソースＩＣに電気的に結合されたデジタルインターフェースと、
    前記デジタルタイミング信号および前記共通基準信号に基づいて前記信号を回復させるように構成される、デジタルインターフェースからデジタルタイミング信号を受信するように構成された宛先ＩＣと、を備える、分散タイミングシステム。
  94. 前記ソースＩＣが、前記信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成された時間−デジタル変換器（ＴＤＣ）と、前記複数のデジタルタイムスタンプに基づいて前記デジタルタイミング信号を発生させるように構成されたフォーマット変換回路と、を備える、請求項９３に記載の分散タイミングシステム。
  95. 前記ソースＩＣが、前記共通基準信号に基づいて前記ＴＤＣおよび前記フォーマット変換回路を同期させるように構成された同期回路を更に備える、請求項９４に記載の分散タイミングシステム。
  96. ローカルシステム基準信号に基づいて前記同期回路のシステムクロック信号を発生させるように構成されたシステムクロック位相ロックループ（ＰＬＬ）を更に備える、請求項９５に記載の分散タイミングシステム。
  97. 前記デジタルインターフェースが、シリアルインターフェースを備える、請求項９３に記載の分散タイミングシステム。
  98. １つまたは２つ以上の追加的なデジタルタイミング信号を前記デジタルインターフェースに提供するように構成された１つまたは２つ以上の追加的なソースＩＣを更に備える、請求項９３に記載の分散タイミングシステム。
  99. 前記宛先ＩＣが、前記デジタルタイミング信号を処理して、前記信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させるように構成されたフォーマット変換回路を備える、請求項９３に記載の分散タイミングシステム。
  100. 前記分散タイミングシステムが、前記複数のデジタルタイムスタンプに基づいて前記信号を回復させるように構成されたＤＰＬＬを更に備える、請求項９９に記載の分散タイミングシステム。
  101. 前記ソースＩＣが、前記共通基準信号に基づいて前記フォーマット変換回路を同期させるように構成された同期回路を更に備える、請求項９９に記載の分散タイミングシステム。
  102. ローカルシステム基準信号に基づいて前記同期回路のシステムクロック信号を発生させるように構成されたシステムクロックＰＬＬを更に備える、請求項１０１に記載の分散タイミングシステム。
  103. 前記タイミングインターフェースから前記デジタルタイミング信号を受信し、そして、前記デジタルタイミング信号および前記共通基準信号に基づいて前記信号を回復させるように構成された１つまたは２つ以上の追加的な宛先ＩＣを更に備える、請求項９３に記載の分散タイミングシステム。
  104. 前記宛先ＩＣが、前記信号の周波数を回復させる、請求項９３に記載の分散タイミングシステム。
  105. 前記宛先ＩＣが、前記信号の周波数および前記信号の位相の両方を回復させる、請求項９３に記載の分散タイミングシステム。
  106. クロック同期および周波数変換集積回路（ＩＣ）であって、
    信号のタイミングを表すデジタルタイミング信号を受信するように構成された第１のピンと、
    前記デジタルタイミング信号を処理して、前記信号の複数の遷移時間を示す複数の基準デジタルタイムスタンプを発生させるように構成されたフォーマット変換回路と、
    前記複数の基準デジタルタイムスタンプから前記信号を回復させるように構成されたデジタル位相ロックループ（ＤＰＬＬ）と、を備える、クロック同期および周波数変換集積回路（ＩＣ）。
  107. 前記ＤＰＬＬが、前記信号の周波数を回復させる、請求項１０６に記載のクロック同期および周波数変換ＩＣ。
  108. 前記ＤＰＬＬが、前記信号の前記周波数および前記信号の位相の両方を回復させる、請求項１０６に記載のクロック同期および周波数変換ＩＣ。
  109. 共通基準信号を受信するように構成された第２のピンと、前記共通基準信号に基づいて前記フォーマット変換回路を同期させるように構成された同期回路を更に備える、請求項１０６に記載のクロック同期および周波数変換ＩＣ。
  110. システム基準信号を受信するように構成された第３のピンと、システム基準信号に基づいて前記同期回路のシステムクロック信号を発生させるように構成されたシステムクロックＰＬＬと、を更に備える、請求項１０９に記載のクロック同期および周波数変換ＩＣ。
  111. 分散タイミングの方法であって、
    第１のＩＣを使用して、共通基準信号に基づいて信号のタイミングを検出することと、
    前記第１のＩＣを使用して、前記検出されたタイミングのデジタル表現を発生させることと、
    デジタルインターフェースを通じて前記第１のＩＣから第２のＩＣに前記検出されたタイミングの前記デジタル表現を伝送することと、
    前記検出されたタイミングおよび前記共通基準信号の前記デジタル表現に基づいて前記第２のＩＣの前記信号を回復させることと、を含む、方法。
  112. 前記検出されたタイミングの前記デジタル表現を発生させることが、時間−デジタル変換器（ＴＤＣ）を使用して、前記信号の複数の遷移時間を表す複数のデジタルタイムスタンプを発生させることを含む、請求項１１１に記載の方法。
  113. 前記第２のＩＣの前記信号を回復させることが、前記検出されたタイミングの前記デジタル表現を処理して、前記信号の複数の遷移時間を表す複数の基準デジタルタイムスタンプを発生させることを含む、請求項１１１に記載の方法。
  114. 前記第２のＩＣの前記信号を回復させることが、デジタル位相ロックループ（ＤＰＬＬ）を使用して、前記複数の基準デジタルタイムスタンプから前記信号を回復させることを更に含む、請求項１１３に記載の方法。
  115. 前記第２のＩＣの前記信号を回復させることが、前記信号の周波数および前記信号の位相の両方を回復させることを含む、請求項１１１に記載の方法。
  116. 分散タイミングシステムであって、
    共通タイムベース信号を受信し、信号のタイミングを表すデジタルデータ信号を発生させるように構成されたソースデバイスと、
    前記デジタルデータ信号を受信するように構成されたデータハブと、
    前記データハブから前記デジタルデータ信号を受信し、そして、前記共通タイムベース信号および前記デジタルデータ信号に基づいて前記信号を回復させるように構成された宛先デバイスと、を備える、分散タイミングシステム。
  117. 前記データハブから前記デジタルデータ信号を受信し、そして、前記共通タイムベース信号および前記デジタルデータ信号に基づいて前記信号を回復させるように構成された１つまたは２つ以上の追加的な宛先デバイスを更に備える、請求項１１６に記載の分散タイミングシステム。
  118. １つまたは２つ以上の信号のタイミングを表す１つまたは２つ以上のデジタルデータ信号を発生させ、そして、前記１つまたは２つ以上のデジタルデータ信号を前記データハブに提供するように構成された１つまたは２つ以上の追加的なソースデバイスを更に備える、請求項１１６に記載の分散タイミングシステム。
  119. 前記ソースデバイスが、前記ソースデバイスにおいてローカルタイミングを制御する第１のローカル発振器信号を受信するように構成され、前記宛先デバイスが、前記宛先デバイスにおいてタイミングを制御する第２のローカル発振器信号を受信するように構成される、請求項１１６に記載の分散タイミングシステム。
  120. 前記宛先デバイスが、前記信号の周波数を回復させる、請求項１１６に記載の分散タイミングシステム。
  121. 前記宛先デバイスが、前記信号の周波数および前記信号の位相の両方を回復させる、請求項１１６に記載の分散タイミングシステム。
  122. デジタル位相ロックループ（ＤＰＬＬ）における位相検出の方法であって、
    位相検出器への入力クロック信号の第１のタイミングイベントのデジタル表現を発生させることと、
    前記入力クロック信号の第２のタイミングイベントのデジタル表現を発生させることと、
    前記第２のタイミングイベントと前記第１のタイミングイベントとの間の時間間隔だけ前記第２のタイミングイベントの前記デジタル表現を調整することに基づいて、第１の外挿タイミングイベントを外挿することと、
    前記第１の外挿タイミングイベントを使用して位相検出を提供することと、を含む、方法。
  123. 前記入力クロック信号が、前記ＤＰＬＬへの基準クロック信号を含む、請求項１２２に記載の方法。
  124. 前記入力クロック信号が、前記ＤＰＬＬへのフィードバッククロック信号を含む、請求項１２２に記載の方法。
  125. 前記第１の外挿タイミングイベントを外挿することが、後方外挿を含む、請求項１２２に記載の方法。
  126. 前記第１の外挿タイミングイベントを外挿することが、前方外挿を含む、請求項１２２に記載の方法。
  127. 時間−デジタル変換器（ＴＤＣ）を使用して、前記第１および第２のタイミングイベントの前記デジタル表現を発生させることを更に含む、請求項１２２に記載の方法。
  128. 前記入力クロック信号から前記時間間隔を推定することを更に含む、請求項１２２に記載の方法。
  129. 前記入力クロック信号の前記タイミングイベントの理想的な周期性に基づいて前記時間間隔を決定することを更に含む、請求項１２２に記載の方法。
  130. 前記入力クロック信号の第３のタイミングイベントのデジタル表現を発生させることと、前記第３のタイミングイベントと前記第１のタイミングイベントとの間の前記時間間隔だけ前記第３のタイミングイベントの前記デジタル表現を調整することに基づいて、第２の外挿タイミングイベントを外挿することと、を更に含む、請求項１２２に記載の方法。
  131. 前記第１のタイミングイベントが、前記入力クロック信号の搬送周波数と関連付けられたエッジに対応し、前記第２のタイミングイベントが、前記入力クロック信号の副搬送波周波数と関連付けられたエッジに対応する、請求項１２２に記載の方法。
  132. 前記第１のタイミングイベントが、前記入力クロック信号の位相情報を伝達し、前記第２のタイミングイベントが、前記入力クロック信号の周波数情報を伝達する、請求項１２２に記載の方法。
  133. デジタル位相ロックループ（ＤＰＬＬ）であって、
    第１のクロック信号のタイミングの第１の複数のデジタル表現を発生させるように構成された第１のタイミング検出器であって、前記第１の複数のデジタル表現が、第１のタイミングイベントの第１のデジタル表現および第２のタイミングイベントの第２のデジタル表現を含む、第１のタイミング検出器と、
    第２のクロック信号のタイミングの第２の複数のデジタル表現を発生させるように構成された第２のタイミング検出器と、
    前記第１の複数のデジタル表現および前記第２の複数のデジタル表現に基づいて位相検出を提供するように構成された位相検出器であって、前記第２のタイミングイベントと前記第１のタイミングイベントとの間の時間間隔だけ前記第２のデジタル表現を調整することに基づいて、第１の外挿タイミングイベントを発生させるように構成され、前記位相検出器が、前記第１の外挿タイミングイベントに基づいて位相検出を提供するように構成される、位相検出器と、を備える、デジタル位相ロックループ（ＤＰＬＬ）。
  134. 前記第１のクロック信号が、前記ＤＰＬＬへの基準クロック信号を備え、前記第２のクロック信号が、前記ＤＰＬＬへのフィードバッククロック信号を備える、請求項１３３に記載のＤＰＬＬ。
  135. 前記第１のクロック信号が、前記ＤＰＬＬへのフィードバッククロック信号を備え、前記第２のクロック信号が、前記ＤＰＬＬへの基準クロック信号を備える、請求項１３３に記載のＤＰＬＬ。
  136. 前記位相検出器が、後方外挿に基づいて前記第１の外挿タイミングイベントを発生させるように構成される、請求項１３３に記載のＤＰＬＬ。
  137. 前記位相検出器が、前方外挿に基づいて前記第１の外挿タイミングイベントを発生させるように構成される、請求項１３３に記載のＤＰＬＬ。
  138. 前記第１のタイミング検出器が、第１のＴＤＣを含み、前記第２のタイミング検出器が、第２のＴＤＣを含む、請求項１３３に記載のＤＰＬＬ。
  139. 前記位相検出器が、前記第１の複数のデジタル表現および前記第２の複数のデジタル表現に基づいて前記時間間隔を推定するように構成される、請求項１３３に記載のＤＰＬＬ。
  140. 前記位相検出器が、前記第１のクロック信号の理想的な周期性に基づいて前記時間間隔を決定するように構成される、請求項１３３に記載のＤＰＬＬ。
  141. 前記第１の複数のデジタル表現が、第３のタイミングイベントの第３のデジタル表現を含み、前記位相検出器が、前記第３のタイミングイベントと前記第１のタイミングイベントとの間の時間間隔だけ前記第３のタイミングイベントの前記デジタル表現を調整することに基づいて第２の外挿タイミングイベントを発生させるように更に構成される、請求項１３３に記載のＤＰＬＬ。
  142. 前記第１のタイミングイベントが、前記第１のクロック信号の搬送周波数と関連付けられたエッジに対応し、前記第２のタイミングイベントが、前記第１のクロック信号の副搬送波周波数と関連付けられたエッジに対応する、請求項１３３に記載のＤＰＬＬ。
  143. 前記第１のタイミングイベントが、前記第１のクロック信号の位相情報を伝達し、前記第２のタイミングイベントが、前記第１のクロック信号の周波数情報を伝達する、請求項１３３に記載のＤＰＬＬ。
  144. 高速で周波数および位相をロックする方法であって、
    基準信号と位相ロックループ（ＰＬＬ）のフィードバック信号との間の周波数オフセットを検出することと、
    開いた前記ＰＬＬのフィードバックループによって周波数オフセット補正を前記ＰＬＬに提供することによって前記周波数オフセットを補償することと、
    前記周波数オフセット補正の後に、位相オフセット補正を提供することによって、前記基準信号と前記フィードバック信号との間の位相オフセットを補償することと、
    閉じた前記ＰＬＬの前記フィードバックループによって前記フィードバック信号を前記基準信号にロックすることによって前記ＰＬＬの残留エラーを補償することと、を含む、方法。
  145. 前記周波数オフセットを検出することが、デジタル位相検出器の出力から初期位相オフセットを減算することと、前記デジタル位相検出器の残留位相オフセットに基づいて前記周波数オフセットを検出することと、を含む、請求項１４４に記載の方法。
  146. 前記周波数オフセットを補償することが、ループフィルタ出力値を制御することを含む、請求項１４４に記載の方法。
  147. 前記周波数オフセットを検出することが、前記基準クロック信号の連続した位相測定値の微分を前記フィードバッククロック信号の連続した位相測定値の微分と比較することを含む、請求項１４４に記載の方法。
  148. 前記比較に基づいて分数周波数エラーを算出することを更に含む、請求項１４７に記載の方法。
  149. 前記周波数オフセットを補償することが、ＮＣＯの制御ワードによって前記分数周波数エラーを正規化することと、前記正規化された周波数エラーに基づいて前記ＮＣＯを更新することと、を含む、請求項１４８に記載の方法。
  150. 前記周波数オフセットを補償することが、前記ＰＬＬの出力周波数を制御された変化率で段階的に遷移させることを含む、請求項１４８に記載の方法。
  151. 前記位相オフセットを補償することが、前記基準クロック信号のタイミングに基づいて前記ＰＬＬのフィードバック分周器を同期させることを含む、請求項１４４に記載の方法。
  152. 前記位相オフセットを補償することが、前記ＰＬＬの出力周波数の偏差を制限するために段階的に位相調整を提供することを含む、請求項１４４に記載の方法。
  153. 更に、前記周波数オフセットを検出することが、基準モニタを使用して前記周波数オフセットを検出することを含む、請求項１４４に記載の方法。
  154. 前記位相オフセットを補償することが、開ループ位相補正を前記ＰＬＬに提供することを含む、請求項１４４に記載の方法。
  155. 前記位相オフセットを補償することが、閉ループ位相補正を前記ＰＬＬに提供することを含む、請求項１４４に記載の方法。
  156. 前記ＰＬＬの前記残留エラーを補償することが、前記ＰＬＬのループ帯域を経時的に減少させることを含む、請求項１４４に記載の方法。
  157. 高速で周波数および位相をロックすることを提供する集積回路（ＩＣ）であって、
    基準信号およびフィードバック信号を比較するように構成されたデジタル位相検出器を含むＤＰＬＬと、
    前記基準信号と前記フィードバック信号との間の周波数オフセットを検出するように構成された周波数オフセット検出回路と、
    ＤＰＬＬのフィードバックループが開かれた状態でＤＰＬＬに周波数オフセット補正を提供するように構成されたループコントローラと、前記周波数オフセット補正の後に位相オフセット補正を提供することによって、前記基準信号と前記フィードバック信号との間の位相オフセットを補償し、そして、閉じた前記ＤＰＬＬの前記フィードバックループによって前記フィードバック信号を前記基準信号にロックすることによって、前記ＤＰＬＬの残留エラーを補償するように更に構成される、ループコントローラと、を備える、集積回路（ＩＣ）。
  158. 前記周波数オフセット検出回路が、前記デジタル位相検出器の出力から初期位相オフセットを減算することによって前記周波数オフセットを検出し、そして、前記デジタル位相検出器の残留位相オフセットに基づいて前記周波数オフセットを検出するように構成される、請求項１５７に記載のＩＣ。
  159. 前記ループコントローラが、前記ＤＰＬＬのループフィルタのループフィルタ出力値を制御することに基づいて前記周波数オフセット補正を提供するように構成される、請求項１５７に記載のＩＣ。
  160. 前記周波数オフセット検出回路が、前記基準クロック信号の連続した位相測定値の微分を前記フィードバッククロック信号の連続した位相測定値の微分と比較することによって、前記周波数オフセットを検出するように構成される、請求項１５７に記載のＩＣ。
  161. 前記ループコントローラが、ＮＣＯの制御ワードによって分数周波数エラーを正規化すること、および前記正規化された周波数エラーに基づいて前記ＮＣＯを更新することに基づいて前記周波数オフセットを補償するように構成される、請求項１５７に記載のＩＣ。
  162. 前記ループコントローラが、前記ＤＰＬＬの出力周波数を制御された変化率で段階的に遷移させるように更に構成される、請求項１５７に記載のＩＣ。
  163. 前記ループコントローラが、前記基準クロック信号のタイミングに基づいて前記ＤＰＬＬのフィードバック分周器を同期させるように更に構成される、請求項１５７に記載のＩＣ。
  164. 前記ループコントローラが、前記ＤＰＬＬのループ帯域を経時的に減少させることに基づいて前記ＤＰＬＬの前記残留エラーを補償するように構成される、請求項１５７に記載のＩＣ。
JP2018121770A 2017-06-28 2018-06-27 クロック同期および周波数変換のための装置および方法 Active JP6664438B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762526172P 2017-06-28 2017-06-28
US62/526,172 2017-06-28

Publications (2)

Publication Number Publication Date
JP2019009781A true JP2019009781A (ja) 2019-01-17
JP6664438B2 JP6664438B2 (ja) 2020-03-13

Family

ID=62712920

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018121770A Active JP6664438B2 (ja) 2017-06-28 2018-06-27 クロック同期および周波数変換のための装置および方法

Country Status (4)

Country Link
US (7) US10749535B2 (ja)
EP (1) EP3422580A1 (ja)
JP (1) JP6664438B2 (ja)
CN (1) CN109150175B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150844A (ja) * 2020-03-19 2021-09-27 株式会社東芝 位相補正装置、測距装置及び位相変動検出装置

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100254329A1 (en) * 2009-03-13 2010-10-07 Interdigital Patent Holdings, Inc. Uplink grant, downlink assignment and search space method and apparatus in carrier aggregation
US10447461B2 (en) * 2015-12-01 2019-10-15 Infineon Technologies Austria Ag Accessing data via different clocks
US10454483B2 (en) * 2016-10-24 2019-10-22 Analog Devices, Inc. Open loop oscillator time-to-digital conversion
CN106788390B (zh) * 2016-12-20 2019-10-29 中国电子科技集团公司第五十八研究所 用于dds数字内核与数模转换器的电路接口系统
WO2018158614A1 (en) * 2017-03-02 2018-09-07 Intel IP Corporation Time-to-digital converter, digital phase-locked loop, method for operating a time-to-digital converter, and method for a digital phase-locked loop
US10305537B2 (en) * 2017-06-23 2019-05-28 Qualcomm Incorporated Phase synchronization for reciprocity-based CoMP joint transmission with UE feedback of both co-phasing and slope
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
US10749535B2 (en) 2017-06-28 2020-08-18 Analog Devices, Inc. Apparatus and methods for distributed timing using digital time stamps from a time-to-digital converter
US10848138B2 (en) 2018-09-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for precision phase skew generation
US10965442B2 (en) * 2018-10-02 2021-03-30 Qualcomm Incorporated Low-power, low-latency time-to-digital-converter-based serial link
US10928447B2 (en) * 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self test circuit for measuring phase noise of a phase locked loop
US11402413B1 (en) 2018-12-12 2022-08-02 Marvell Asia Pte, Ltd. Droop detection and mitigation
US11545987B1 (en) 2018-12-12 2023-01-03 Marvell Asia Pte, Ltd. Traversing a variable delay line in a deterministic number of clock cycles
US10608647B1 (en) * 2018-12-14 2020-03-31 Silicon Laboratories Inc. Delay adjustment using frequency estimation
US11545981B1 (en) 2018-12-31 2023-01-03 Marvell Asia Pte, Ltd. DLL-based clocking architecture with programmable delay at phase detector inputs
US10784871B1 (en) * 2018-12-31 2020-09-22 Marvell Asia Pte, Ltd. Clocking architecture for DVFS with low-frequency DLL locking
CN109831206B (zh) * 2019-02-13 2023-06-27 芯原微电子(上海)股份有限公司 延迟锁定环及延迟锁定方法
US11152947B2 (en) 2019-02-20 2021-10-19 Renesas Electronics America Inc. Feedback control for accurate signal generation
US10680621B1 (en) * 2019-02-28 2020-06-09 Keysight Technologies, Inc. Phase stabilization for a frequency multiplier
CN110190846B (zh) * 2019-04-15 2023-05-23 合肥酷芯微电子有限公司 锁相环防频率过冲电路
KR102403183B1 (ko) * 2019-05-29 2022-05-30 한국전자통신연구원 디지털 클럭 생성 장치 및 방법
US11526135B2 (en) * 2019-05-31 2022-12-13 Skyworks Solutions, Inc. Using time-to-digital converters to delay signals with high accuracy and large range
US10693475B1 (en) * 2019-05-31 2020-06-23 Silicon Laboratories Inc. Gradual frequency transition with a frequency step
US10727844B1 (en) 2019-05-31 2020-07-28 Silicon Laboratories Inc. Reference clock frequency change handling in a phase-locked loop
WO2020256900A1 (en) * 2019-06-18 2020-12-24 Commscope Technologies Llc Synchronizing a cloud radio access network to a network time protocol reference clock
US10727845B1 (en) * 2019-06-25 2020-07-28 Silicon Laboratories Inc. Use of a virtual clock in a PLL to maintain a closed loop system
US20220417123A1 (en) * 2019-07-18 2022-12-29 Mitsubishi Electric Corporation Information processing device, non-transitory computer-readable storage medium, and information processing method
CN110445739B (zh) * 2019-08-13 2022-02-01 北京智芯微电子科技有限公司 采样频偏的补偿方法及装置
TWI743538B (zh) * 2019-08-21 2021-10-21 群聯電子股份有限公司 連接介面電路、記憶體儲存裝置及訊號產生方法
US11075743B2 (en) * 2019-08-27 2021-07-27 Nxp Usa, Inc. Adjustable high resolution timer
TWI722590B (zh) * 2019-10-02 2021-03-21 瑞昱半導體股份有限公司 目標時脈調整方法及其無線裝置
CN114467338A (zh) * 2019-10-04 2022-05-10 瑞典爱立信有限公司 传播延迟补偿工具箱
JP7465071B2 (ja) * 2019-10-07 2024-04-10 株式会社ミツトヨ 変位測定装置、変位測定装置の信号処理部およびその信号処理方法
US10951216B1 (en) * 2019-10-14 2021-03-16 Silicon Laboratories Inc. Synchronization of clock signals generated using output dividers
US10693442B1 (en) * 2019-10-17 2020-06-23 Sirius Xm Radio Inc. Universal automatic frequency control for multi-channel receivers
US11228403B2 (en) 2019-12-09 2022-01-18 Skyworks Solutions, Inc. Jitter self-test using timestamps
US10908635B1 (en) 2019-12-24 2021-02-02 Silicon Laboratories Inc. Detection and management of frequency errors in a reference input clock signal
CN113114227B (zh) * 2019-12-25 2023-07-18 澜至电子科技（成都）有限公司 多相位时钟信号相位差检测电路与方法、数字相位调制系统
CN113054998B (zh) * 2019-12-26 2023-04-18 澜至电子科技（成都）有限公司 时间数字转换器的线性校准系统、方法及数字锁相环
US11038602B1 (en) * 2020-02-05 2021-06-15 Credo Technology Group Limited On-chip jitter evaluation for SerDes
CN111309094A (zh) * 2020-02-06 2020-06-19 上海图趣信息科技有限公司 一种传感器设备采集数据的同步板卡及方法
US11936389B2 (en) * 2020-03-12 2024-03-19 Analog Devices International Unlimited Company Delay locked loops with calibration for external delay
US10992501B1 (en) 2020-03-31 2021-04-27 Credo Technology Group Limited Eye monitor for parallelized digital equalizers
FR3108897B1 (fr) * 2020-04-03 2022-04-08 Commissariat Energie Atomique Procédé de commande d’un capteur
US11567127B2 (en) * 2020-04-06 2023-01-31 Government Of The United States Of America, As Represented By The Secretary Of Commerce Temporal jitter analyzer and analyzing temporal jitter
CN111459009B (zh) * 2020-04-21 2021-08-17 哈尔滨工业大学 一种多数字电子设备同步的随机误差估计系统及其估计方法
CN111510277B (zh) * 2020-04-21 2022-12-30 普源精电科技股份有限公司 一种多通道信号同步系统、电路及方法
CN111474522A (zh) * 2020-04-23 2020-07-31 西安电子工程研究所 一种不同时钟相位同步的补偿电路
US10892763B1 (en) * 2020-05-14 2021-01-12 Credo Technology Group Limited Second-order clock recovery using three feedback paths
US11469767B1 (en) 2020-05-14 2022-10-11 Gigajot Technology, Inc. Duty-cycle-correcting clock distribution architecture
US10979208B1 (en) * 2020-05-25 2021-04-13 John W. Bogdan Digital time processing
CN111800212B (zh) * 2020-06-12 2022-04-15 烽火通信科技股份有限公司 一种时间戳抖动补偿方法及装置
TWI727843B (zh) * 2020-06-30 2021-05-11 瑞昱半導體股份有限公司 電子裝置之接收端及時脈回復操作之相位閥值的設定方法
CN112202637A (zh) * 2020-09-30 2021-01-08 西安热工研究院有限公司 一种profibus-pa总线网段设备数量的计算方法
US20220123850A1 (en) * 2020-10-15 2022-04-21 Nxp B.V. Physical layer device with precision timing
EP3996280A1 (en) * 2020-11-05 2022-05-11 Stichting IMEC Nederland Circuit and method for random edge injection locking
CN113472527B (zh) * 2020-12-30 2024-04-16 广东国腾量子科技有限公司 一种量子密钥分发的同步修正系统
EP4285517A1 (en) * 2021-01-28 2023-12-06 Seakr Engineering, Inc. System and method for measuring small frequency differences
TW202240393A (zh) 2021-04-12 2022-10-16 崛智科技有限公司 建立時間及保持時間之檢測系統及檢測方法
CN113114224B (zh) * 2021-05-10 2022-10-18 深圳市麒博精工科技有限公司 基于时钟计时器驯服锁频环系统
US11533059B1 (en) * 2021-06-29 2022-12-20 Infineon Technologies Ag Frequency generation with dynamic switching between closed-loop operation and open-loop operation
CN113300799B (zh) * 2021-07-26 2021-10-08 牛芯半导体(深圳)有限公司 适用于jesd204b协议的时钟同步方法、电路及逻辑设备
CN113630117B (zh) * 2021-08-18 2023-11-21 重庆邮电大学 一种基于有限状态机的数字鉴相器
US11387833B1 (en) 2021-09-03 2022-07-12 Qualcomm Incorporated Differential digital-to-time converter for even-order INL cancellation and supply noise/disturbance rejection
CN114116581A (zh) * 2021-10-14 2022-03-01 北京国科天迅科技有限公司 提高高速串行总线突发传输响应性能的方法及装置
CN114172607B (zh) * 2021-12-06 2023-05-02 中国电子科技集团公司第三十四研究所 一种主备钟间的同步装置及同步方法
US11621794B1 (en) * 2022-02-01 2023-04-04 Huawei Technologies Co., Ltd. Systems and methods for processing a subcarrier-multiplexed signal
US11940835B2 (en) 2022-02-25 2024-03-26 FMAD Engineering (SNG) Pte. Ltd. Clock disciplining and synchronizing
US11677404B1 (en) * 2022-03-25 2023-06-13 Cypress Semiconductor Corporation Independently clocking digital loop filter by time-to-digital converter in digital phase-locked loop
US11927612B1 (en) 2022-04-07 2024-03-12 Marvell Asia Pte Ltd Digital droop detector
US20230378961A1 (en) * 2022-05-23 2023-11-23 Texas Instruments Incorporated Methods and apparatus to retime data using a programmable delay
US11909405B1 (en) * 2023-01-09 2024-02-20 Infineon Technologies Ag Digital coarse locking in digital phase-locked loops
CN117111434B (zh) * 2023-08-17 2024-03-29 湖南时空信安科技有限公司 一种时钟性能的评估方法、装置及终端设备

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031317A (en) 1976-02-12 1977-06-21 Ncr Corporation Data communications system with improved digital phase-locked loop retiming circuit
US4635000A (en) 1985-11-12 1987-01-06 Xerox Corporation Temporal pixel clock synchronization system
US4827225A (en) 1988-06-13 1989-05-02 Unisys Corporation Fast locking phase-locked loop utilizing frequency estimation
US5036294A (en) 1990-12-03 1991-07-30 Motorola Inc. Phase locked loop having low-frequency jitter compensation
US5481573A (en) 1992-06-26 1996-01-02 International Business Machines Corporation Synchronous clock distribution system
US5388127A (en) 1993-02-09 1995-02-07 Hitachi America, Ltd. Digital timing recovery circuit
US5625358A (en) 1993-09-13 1997-04-29 Analog Devices, Inc. Digital phase-locked loop utilizing a high order sigma-delta modulator
US5832048A (en) 1993-12-30 1998-11-03 International Business Machines Corporation Digital phase-lock loop control system
US5982210A (en) 1994-09-02 1999-11-09 Sun Microsystems, Inc. PLL system clock generator with instantaneous clock frequency shifting
US5815016A (en) 1994-09-02 1998-09-29 Xilinx, Inc. Phase-locked delay loop for clock correction
US5719514A (en) 1995-03-31 1998-02-17 Ando Electric Co., Ltd. Delay circuit compensating for variations in delay time
US5638010A (en) 1995-06-07 1997-06-10 Analog Devices, Inc. Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters
US5644271A (en) 1996-03-05 1997-07-01 Mehta Tech, Inc. Temperature compensated clock
US5604468A (en) 1996-04-22 1997-02-18 Motorola, Inc. Frequency synthesizer with temperature compensation and frequency multiplication and method of providing the same
US5757238A (en) 1996-08-19 1998-05-26 International Business Machines Corporation Fast locking variable frequency phase-locked loop
US5821817A (en) 1997-06-16 1998-10-13 The United States Of America As Represented By The Secretary Of The Army Fast-locking low-noise phase-locked loop
US6337589B1 (en) 1997-09-11 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Phase-lock loop with independent phase and frequency adjustments
DE19840241C1 (de) 1998-09-03 2000-03-23 Siemens Ag Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer
JP3214490B2 (ja) 1999-01-06 2001-10-02 日本電気株式会社 パケット交換ネットワーク
AU730282B2 (en) 1999-02-18 2001-03-01 Nippon Telegraph & Telephone Corporation Coherent detection system for multicarrier modulation
US6336191B1 (en) 1999-03-08 2002-01-01 International Business Machines Corporation Method and system for clock compensation in instruction level tracing in a symmetrical multi-processing system
JP2000357951A (ja) 1999-06-15 2000-12-26 Mitsubishi Electric Corp 遅延回路、クロック生成回路及び位相同期回路
US6650721B1 (en) 1999-08-05 2003-11-18 Agere Systems Inc. Phase locked loop with numerically controlled oscillator divider in feedback loop
US6535946B1 (en) 2000-01-04 2003-03-18 National Semiconductor Corporation Low-latency circuit for synchronizing data transfers between clock domains derived from a common clock
US8155256B2 (en) * 2000-10-23 2012-04-10 Texas Instruments Incorporated Method and apparatus for asynchronous clock retiming
US6636120B2 (en) 2000-11-24 2003-10-21 Texas Instruments Incorporated Decimated digital phase-locked loop for high-speed implementation
US6788154B2 (en) 2001-01-26 2004-09-07 True Circuits, Inc. Phase-locked loop with composite feedback signal formed from phase-shifted variants of output signal
US7881413B2 (en) 2001-03-02 2011-02-01 Adc Telecommunications, Inc. Digital PLL with conditional holdover
US6664827B2 (en) 2001-03-02 2003-12-16 Adc Telecommunications, Inc. Direct digital synthesizer phase locked loop
US20020199124A1 (en) 2001-06-22 2002-12-26 Adkisson Richard W. System and method for synchronizing data transfer across a clock domain boundary
CN1393993A (zh) 2001-07-02 2003-01-29 朗迅科技公司 延迟补偿电路
US6570457B2 (en) 2001-10-24 2003-05-27 Northrop Grumman Corporation Phase locked loop using sample and hold after phase detector
US6671652B2 (en) 2001-12-26 2003-12-30 Hewlett-Packard Devlopment Company, L.P. Clock skew measurement circuit on a microprocessor die
US7656985B1 (en) 2002-02-19 2010-02-02 Nortel Networks Limited Timestamp-based all digital phase locked loop for clock synchronization over packet networks
US7191355B1 (en) 2002-02-19 2007-03-13 Nortel Networks Limited Clock synchronization backup mechanism for circuit emulation service
GB0205350D0 (en) * 2002-03-07 2002-04-24 Zarlink Semiconductor Inc Clock synchronisation over a packet network using SRTS without a common network clock
US6943610B2 (en) 2002-04-19 2005-09-13 Intel Corporation Clock distribution network using feedback for skew compensation and jitter filtering
US7050521B1 (en) 2002-05-13 2006-05-23 Analog Devices, Inc. Frequency assisted digital timing recovery
SG108861A1 (en) * 2002-07-18 2005-02-28 Oki Techno Ct Singapore Pte High rate receiver
US6650187B1 (en) 2002-08-29 2003-11-18 Qualcomm, Incorporated Decision directed suppressed carrier symbol-rate PLL with programmable phase discriminator and chip-rate phase extrapolation
US7130368B1 (en) * 2002-09-19 2006-10-31 Nortel Network Limited Clock recovery using a direct smoothing process
US7079554B2 (en) 2002-10-16 2006-07-18 Terasync, Ltd. System and method for synchronizing between communication terminals of asynchronous packets networks
US7460499B2 (en) 2003-01-17 2008-12-02 Texas Instruments Incorporated Modulation noise estimation mechanism
US7042972B2 (en) 2003-04-09 2006-05-09 Qualcomm Inc Compact, low-power low-jitter digital phase-locked loop
GB0323936D0 (en) 2003-10-11 2003-11-12 Zarlink Semiconductor Inc Digital phase locked loop with selectable normal or fast-locking capability
US7411867B2 (en) 2003-10-27 2008-08-12 Lockheed Martin Corporation Stable composite clock
US7400555B2 (en) 2003-11-13 2008-07-15 International Business Machines Corporation Built in self test circuit for measuring total timing uncertainty in a digital data path
KR100866949B1 (ko) 2004-02-02 2008-11-05 삼성전자주식회사 최대 좌표 신호에 기초한 루프 타이밍 복구 방법 및 장치
EP1564890A1 (en) * 2004-02-13 2005-08-17 Ecole Polytechnique Federale De Lausanne Analogue self-calibration method and apparatus for low noise, fast and wide-locking range phase locked loop
US7529295B1 (en) 2004-04-02 2009-05-05 Raytheon Company Acquiring frequency and phase offset estimates using frequency domain analysis
JP3939715B2 (ja) * 2004-08-20 2007-07-04 日本テキサス・インスツルメンツ株式会社 位相同期ループ回路
JP2006109357A (ja) 2004-10-08 2006-04-20 Nippon Telegr & Teleph Corp <Ntt> 同期クロック情報転送方法および送信装置ならびに通信システム
TWI241069B (en) 2004-11-12 2005-10-01 Ind Tech Res Inst Automatically calibrated frequency-synthesis apparatus
US7095353B2 (en) * 2004-11-23 2006-08-22 Amalfi Semiconductor Corporation Frequency to digital conversion
US7388419B2 (en) 2005-07-22 2008-06-17 Freescale Semiconductor, Inc PVT variation detection and compensation circuit
US7369002B2 (en) 2005-07-28 2008-05-06 Zarlink Semiconductor, Inc. Phase locked loop fast lock method
US7643513B2 (en) 2005-11-30 2010-01-05 Broadcom Corporation Method and system for audio and video transport
US7382169B2 (en) 2006-01-17 2008-06-03 Lattice Semiconductor Corporation Systems and methods for reducing static phase error
GB2443867A (en) * 2006-03-21 2008-05-21 Zarlink Semiconductor Ltd Timing source with packet size controller providing a distribution of packet sizes
KR100813528B1 (ko) 2006-06-27 2008-03-17 주식회사 하이닉스반도체 지연 고정 루프의 딜레이 라인 및 그 딜레이 타임 제어방법
US7425874B2 (en) 2006-06-30 2008-09-16 Texas Instruments Incorporated All-digital phase-locked loop for a digital pulse-width modulator
US20080007855A1 (en) * 2006-07-10 2008-01-10 Broadcom Corporation, A California Corporation Phase offset correction for timing recovery with use of ECC in a read channel for a disk drive
US20080046771A1 (en) * 2006-08-16 2008-02-21 Chi-Chun Hsu Adjustable delay compensation circuit
CN1946017A (zh) * 2006-10-09 2007-04-11 华为技术有限公司 在包交换网络中发送端和接收端进行时钟同步的方法和系统
EP2097818A4 (en) 2006-11-22 2014-01-29 Parkervision Inc MULTIDIMENSIONAL ERROR CORRECTION FOR COMMUNICATION SYSTEMS
US7511543B2 (en) 2007-02-08 2009-03-31 International Business Machines Corporation Automatic static phase error and jitter compensation in PLL circuits
US7888973B1 (en) 2007-06-05 2011-02-15 Marvell International Ltd. Matrix time-to-digital conversion frequency synthesizer
US8045670B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Interpolative all-digital phase locked loop
CN101083523B (zh) * 2007-07-27 2010-08-11 华南理工大学 一种实现集成时间戳时钟同步锁相环的方法及装置
KR20090045672A (ko) 2007-11-02 2009-05-08 주식회사 하이닉스반도체 지연고정회로, 반도체 메모리 장치 및 그 동작방법
KR100903386B1 (ko) 2007-11-02 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작방법
US8253454B2 (en) 2007-12-21 2012-08-28 Realtek Semiconductor Corp. Phase lock loop with phase interpolation by reference clock and method for the same
US7746178B1 (en) 2007-12-21 2010-06-29 Rf Micro Devices, Inc. Digital offset phase-locked loop
US8139704B2 (en) 2008-01-02 2012-03-20 Cisco Technology, Inc. Phase compensated renormalizable dynamic phase locked loop
US8355239B2 (en) 2008-01-29 2013-01-15 Infineon Technologies Ag Predictive phase locked loop system
US7978111B2 (en) 2008-03-03 2011-07-12 Qualcomm Incorporated High resolution time-to-digital converter
US7941689B2 (en) 2008-03-19 2011-05-10 International Business Machines Corporation Minimizing clock uncertainty on clock distribution networks using a multi-level de-skewing technique
US8022849B2 (en) 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
US8090068B2 (en) 2008-04-22 2012-01-03 Qualcomm, Incorporated System and method of calibrating power-on gating window for a time-to-digital converter (TDC) of a digital phase locked loop (DPLL)
US8077822B2 (en) 2008-04-29 2011-12-13 Qualcomm Incorporated System and method of controlling power consumption in a digital phase locked loop (DPLL)
US8390356B2 (en) 2008-05-08 2013-03-05 Kpit Cummins Infosystems, Ltd. Method and system for open loop compensation of delay variations in a delay line
US7714669B2 (en) 2008-06-16 2010-05-11 Infineon Technologies Ag Phase alignment circuit for a TDC in a DPLL
JP2011525737A (ja) * 2008-06-20 2011-09-22 ヴェリジー（シンガポール） プライベート リミテッド 時間差に関するデータを評価する装置及び方法、並びにディレイラインを較正する装置及び方法
US8467418B2 (en) * 2008-11-10 2013-06-18 Rockstar Consortium Us Lp Differential timing transfer over synchronous ethernet using digital frequency generators and control word signaling
WO2010078384A2 (en) 2008-12-31 2010-07-08 Rambus Inc. Method and apparatus for correcting phase errors during transient events in high-speed signaling systems
US9749169B2 (en) 2009-01-10 2017-08-29 John W. Bogdan Data recovery with inverse transformation
TWI371923B (en) 2009-01-21 2012-09-01 Univ Nat Taiwan Phase locked loop
US20100182049A1 (en) 2009-01-22 2010-07-22 Henrik Sjoland Digital Phase Detection
US8098085B2 (en) 2009-03-30 2012-01-17 Qualcomm Incorporated Time-to-digital converter (TDC) with improved resolution
US8102195B2 (en) 2009-05-13 2012-01-24 Mediatek Inc. Digital phase-locked loop circuit including a phase delay quantizer and method of use
TWI356593B (en) 2009-06-29 2012-01-11 Ind Tech Res Inst Digital phase-locked loop and digital phase-freque
FR2948515A1 (fr) * 2009-07-24 2011-01-28 Alcatel Lucent Procede et systeme de synchronisation de haute precision
US8344772B2 (en) 2009-12-18 2013-01-01 Electronics And Telecommunications Research Institute Time-to-digital converter and all digital phase-locked loop including the same
EP2339753B1 (en) 2009-12-24 2012-07-04 Nxp B.V. A digital phase locked loop
US8179173B2 (en) 2010-03-12 2012-05-15 Raytheon Company Digitally calibrated high speed clock distribution
US8432231B2 (en) 2010-07-19 2013-04-30 Analog Devices, Inc. Digital phase-locked loop clock system
US8188796B2 (en) 2010-07-19 2012-05-29 Analog Devices, Inc. Digital phase-locked loop clock system
KR101729136B1 (ko) 2010-08-19 2017-04-24 삼성전자주식회사 무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법
US8669816B2 (en) 2010-09-27 2014-03-11 Mediatek Singapore Pte. Ltd. Integrated circuit device, electronic device and method therefor
US20120112806A1 (en) 2010-11-09 2012-05-10 Sony Corporation Frequency synthesizer and frequency synthesizing method
US8378724B2 (en) 2010-12-22 2013-02-19 Silicon Laboratories Inc. Controlling a frequency locked loop
US8456242B2 (en) 2010-12-22 2013-06-04 Silicon Laboratories Inc. Frequency locked loop
KR101750414B1 (ko) 2011-01-13 2017-06-23 삼성전자주식회사 디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법
US8508266B2 (en) 2011-06-30 2013-08-13 Broadcom Corporation Digital phase locked loop circuits with multiple digital feedback loops
EP2546991A1 (en) * 2011-07-15 2013-01-16 Thomson Licensing Clock generation circuit
US8593182B2 (en) * 2011-10-17 2013-11-26 Mediatek Inc. Frequency synthesizer and associated method
US8933760B2 (en) 2011-10-19 2015-01-13 Cornell University System and methods for correcting clock synchronization errors
US8531245B2 (en) * 2011-10-28 2013-09-10 St-Ericsson Sa Temperature compensation in a PLL
US8471611B2 (en) 2011-11-04 2013-06-25 Broadcom Corporation Fractional-N phase locked loop based on bang-bang detector
US8643414B1 (en) 2012-02-13 2014-02-04 Rambus Inc. Fast locking phase-locked loop
CN102591197A (zh) 2012-02-20 2012-07-18 惠州市德赛西威汽车电子有限公司 一种时钟温度误差补偿方法及其系统
JP5926125B2 (ja) 2012-06-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US8643410B1 (en) 2012-09-02 2014-02-04 Freescale Semiconductor, Inc. System for compensating for variations in clock signal frequency
US9007105B2 (en) 2013-01-29 2015-04-14 Perceptia Devices Australia Pty Ltd Hitless switching phase-locked loop
US8957712B2 (en) 2013-03-15 2015-02-17 Qualcomm Incorporated Mixed signal TDC with embedded T2V ADC
KR20140113216A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로, 그 동작 방법 및 이를 포함하는 장치
EP2987256A1 (en) 2013-04-19 2016-02-24 Koninklijke Philips N.V. Recovering timing from a self-clocking coded light signal
US8907706B2 (en) 2013-04-29 2014-12-09 Microsemi Semiconductor Ulc Phase locked loop with simultaneous locking to low and high frequency clocks
US8941424B2 (en) 2013-06-27 2015-01-27 Microsemi Semiconductor Ulc Digital phase locked loop with reduced convergence time
US9048847B2 (en) 2013-09-24 2015-06-02 Analog Devices Global Apparatus and methods for synchronizing phase-locked loops
KR101754728B1 (ko) 2013-09-26 2017-07-10 인텔 코포레이션 고속 위상 고정을 위한 장치와 방법
US9197466B2 (en) 2013-10-11 2015-11-24 Broadcom Corporation Radio frequency carrier generation architecture
US9071235B2 (en) * 2013-10-18 2015-06-30 Micron Technology, Inc. Apparatuses and methods for changing signal path delay of a signal path responsive to changes in power
DE102014108762B4 (de) 2014-06-23 2023-11-16 Intel Corporation Eine Schaltung, ein Zeit-zu-Digital-Wandler, eine integrierte Schaltung, ein Sender, ein Empfänger und ein Sende-Empfangs-Gerät
EP3002896B1 (en) * 2014-09-30 2018-05-30 Semtech Corporation Synchronization apparatus and method
KR102210324B1 (ko) 2014-12-03 2021-02-01 삼성전자주식회사 디지털 위상 고정 루프 및 그 동작방법
US9236873B1 (en) 2014-12-17 2016-01-12 Integrated Device Technology, Inc. Fractional divider based phase locked loops with digital noise cancellation
US9548746B2 (en) 2014-12-22 2017-01-17 Intel IP Corporation Coarse tuning selection for phase locked loops
US10057051B2 (en) 2015-05-29 2018-08-21 Silicon Laboratories Inc. Dual path timing wander removal
US9634676B2 (en) 2015-07-01 2017-04-25 Qualcomm Incorporated Circuits and methods providing clock frequency adjustment in response to supply voltage changes
US10084462B2 (en) 2016-01-06 2018-09-25 Seiko Epson Corporation Circuit device, oscillator, electronic apparatus, and vehicle
US9859903B2 (en) 2016-01-08 2018-01-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for fast phase locked loop (PLL) settling with reduced frequency overshoot
US9596073B1 (en) 2016-01-12 2017-03-14 Rockwell Collins, Inc. Picosecond clock synchronization technique for communication and navigation platform equipment
US9634678B1 (en) * 2016-02-25 2017-04-25 Silicon Laboratories Inc. Feedback control system with rising and falling edge detection and correction
JP6750320B2 (ja) 2016-06-07 2020-09-02 セイコーエプソン株式会社 温度補償型発振回路、発振器、電子機器、移動体及び発振器の製造方法
US9998277B2 (en) 2016-06-15 2018-06-12 Silicon Laboratories Inc. Controlling a reference voltage for a clock and data recovery circuit
US9923710B2 (en) 2016-06-15 2018-03-20 Silicon Laboratories Inc. Digital oversampling clock and data recovery circuit
US9960774B2 (en) * 2016-07-07 2018-05-01 Samsung Display Co., Ltd. Spread spectrum clocking phase error cancellation for analog CDR/PLL
US10009036B2 (en) * 2016-09-09 2018-06-26 Samsung Electronics Co., Ltd System and method of calibrating input signal to successive approximation register (SAR) analog-to-digital converter (ADC) in ADC-assisted time-to-digital converter (TDC)
US9742549B1 (en) 2016-09-29 2017-08-22 Analog Devices Global Apparatus and methods for asynchronous clock mapping
US10305495B2 (en) 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
JP6819327B2 (ja) * 2017-02-03 2021-01-27 富士通株式会社 クロック生成回路、シリアル・パラレル変換回路及び情報処理装置
US10128856B1 (en) * 2017-02-28 2018-11-13 Marvell International Ltd. Digital locking loop circuit and method of operation
US10175655B2 (en) 2017-03-17 2019-01-08 Intel Corporation Time-to-digital converter
US10063367B1 (en) * 2017-04-28 2018-08-28 Ciena Corporation Optical clock recovery using feedback phase rotator with non-linear compensation
US10749535B2 (en) 2017-06-28 2020-08-18 Analog Devices, Inc. Apparatus and methods for distributed timing using digital time stamps from a time-to-digital converter
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
US10764028B2 (en) 2018-07-20 2020-09-01 Macom Technology Solutions Holdings, Inc. Clock transfer and filtering using digital clock phase information

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150844A (ja) * 2020-03-19 2021-09-27 株式会社東芝 位相補正装置、測距装置及び位相変動検出装置
JP7301771B2 (ja) 2020-03-19 2023-07-03 株式会社東芝 位相補正装置、測距装置及び位相変動検出装置

Also Published As

Publication number Publication date
US10749534B2 (en) 2020-08-18
US10623006B2 (en) 2020-04-14
US11705914B2 (en) 2023-07-18
US10848161B2 (en) 2020-11-24
JP6664438B2 (ja) 2020-03-13
CN109150175A (zh) 2019-01-04
US20210036706A1 (en) 2021-02-04
US20220173742A1 (en) 2022-06-02
US20230308104A1 (en) 2023-09-28
US20190007052A1 (en) 2019-01-03
US20190004565A1 (en) 2019-01-03
US10749535B2 (en) 2020-08-18
US20190004563A1 (en) 2019-01-03
US11177816B2 (en) 2021-11-16
EP3422580A1 (en) 2019-01-02
US20190007055A1 (en) 2019-01-03
CN109150175B (zh) 2023-02-21

Similar Documents

Publication Publication Date Title
JP6664438B2 (ja) クロック同期および周波数変換のための装置および方法
US11038511B2 (en) Apparatus and methods for system clock compensation
US9184853B2 (en) Reception device
EP2903163B1 (en) Apparatus and methods for fast charge pump holdover on signal interruption
TWI320265B (en) Delay-locked loop system and related method
US20170187481A1 (en) Fail safe clock buffer and clock generator
US20110188551A1 (en) Communication system compensating frequency offset of an external reference clock generator, compensation method thereof and data transceiver equipment including the communication system
JP5010704B2 (ja) 局部発振器
US9660797B2 (en) Method and apparatus for implementing clock holdover
US10483987B1 (en) Failsafe clock product using frequency estimation
JP2013528011A (ja) 注入同期を補償する装置および方法
US20080309421A1 (en) Phase locked loop with two-step control
KR100862671B1 (ko) 복수 개의 출력신호들의 발생을 위한 위상동기루프
CN102739387B (zh) 用于控制频率同步的方法和装置
KR20080076560A (ko) 디지털 위상 추적 루프 또는 주파수 추적 루프에서 동기 위상 점프 보상을 위한 장치 및 방법
KR20110070719A (ko) 타임투디지털 컨버터 및 이를 포함하는 완전디지털 위상고정루프
JP6052877B2 (ja) 位相同期回路、時刻同期装置、位相同期方法、および位相同期プログラム
US20120200326A1 (en) Method and Apparatus for Reducing Signal Edge Jitter in an Output Signal from a Numerically Controlled Oscillator
KR101007391B1 (ko) 위상 고정 루프의 위상 잡음 개선 장치 및 방법
JP2011160355A (ja) Ｐｌｌロック検出回路、及びｐｌｌロック検出回路を有するｐｌｌシンセサイザ回路
JP2004274293A (ja) クロック信号生成装置及びクロック信号生成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180727

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200218

R150 Certificate of patent or registration of utility model

Ref document number: 6664438

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250