CN113630117B - 一种基于有限状态机的数字鉴相器 - Google Patents
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Abstract
本发明请求保护一种基于有限状态机的数字鉴相器，包括第一同步电路、第二同步电路、状态机、加减计数器和保存电路，所述第一同步电路、所述第二同步电路和所述保存电路连接到所述状态机的输入端，所述加减计数器和所述保存电路连接所述状态机的输出端，所述加减计数器连接所述保存电路。本发明先通过第一同步电路和第二同步电路实现对所述第一同步电路输入的输入信号和所述第二同步电路输入的反馈信号进行信号的同步处理，避免亚稳态情况对鉴相器输出结果的影响；然后，在状态机的控制下，根据不同的输入情况进行相应的加或减计数处理；最后，通过保存电路完成数据的保存以及输出。通过以上操作，可以有效的缩短鉴相器的输出时间，减小功耗。
Description
技术领域
本发明属于集成电路领域，具体的是一种基于状态机控制计数器的数字鉴相器电路。
背景技术
锁相环是一种自动校准信号相位的控制系统，它比较外部参考时钟信号与反馈时钟信号的频率相位，产生与参考信号频率相位一致的时钟信号。随着新材料、新技术的不断涌现，半导体工艺技术水平高速进步。锁相环由最开始独立的分立器件组成，后面发展为由模拟电路组成的集成锁相环。进入纳米时代后，特征尺寸的减小导致模拟电路的性能越来越难提高，还诱发了许多泄露电流问题。所以，全数字锁相环这一概念被提出。全数字锁相环电路李只包含纯粹的数字电路，并且这些电路的所有状态均可以表示为数字信号的逻辑组合。
数字鉴相器是全数字锁相环中的重要组成部分，主要是用于检测参考时钟信号和反馈时钟信号之间的相位差。在全数字锁相环中，锁定时间是衡量锁相环质量的一个重要指标。而数字鉴相器的鉴定时间对锁定时间起着非常大的影响。
故由于现在的鉴相器的鉴定时间还不够快速，所以需要一种可以帮助锁相环缩短锁定时间的新型数字鉴相器。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种可以缩短锁相环锁定时间的基于有限状态机的数字鉴相器。本发明的技术方案如下：
一种基于有限状态机的数字鉴相器，其包括：第一同步电路、第二同步电路、状态机、保存电路和加减计数器电路，其中，
所述第一同步电路的输入端连接输入信号，第一同步电路的输出端连接所述状态机的第一输入端，用于将所述第一同步电路的输入端输入的输入信号进行同步处理，避免出现亚稳态的情况，输出所述输入信号的同步信号；
所述第二同步电路的输入端连接反馈信号，所述第二同步电路的输出端连接所述状态机的第二输入端，用于将所述第二同步电路的输入端输入的反馈信号进行同步处理，避免出现亚稳态的情况，输出所述反馈信号的同步信号；其中，所述的反馈信号为与所述输入信号相鉴定相位误差的信号；
所述状态机的第一输出端连接所述加减计数器的第一输入端，用于控制等待状态、加状态、减状态和保存状态的转移；
所述状态机的第二输出端连接所述保存电路的第一输入端及连接所述加减计数器的第二输入端，用于控制所述加减计数器的清零操作和所述保存电路对数值的保存；
所述加减计数器电路的输出端连接所述保存电路的第二输入端，用于传输保存所述加减计数器中的数值；
所述保存电路的第一输出端连接所述状态机的第三输入端，用于设置所述状态机在特定情况中处于等待状态。
进一步的，所述第一同步电路和第二同步电路均由两个D触发器串联组成，由FPGA的时钟提供时钟信号。
进一步的，所述状态机是由四个状态组成，分别为等待状态、加状态、减状态和保存状态，所述状态机的初始状态为等待状态，当所述状态机有所述输入信号和所述反馈信号输入时，面对不同的情况进行状态的转移。
进一步的，当所述状态机初始状态为等待状态时，所述状态机的第一输出端输出为2’b00(以2位二进制数表示的数值“0”)，第二输出端输出为低电平；当输入信号的上升沿和反馈信号的上升沿处于一个FPGA周期内时，转移状态为保存状态；当所述输入信号的上升沿超前于所述反馈信号的上升沿时，转移状态为加状态；当所述输入信号的上升沿滞后于所述反馈信号的上升沿时，转移状态为减状态。
进一步的，当所述状态机初始状态为加状态时，所述状态机的第一输出端输出为2’b01(以2位二进制数表示的数值“1”)，第二输出端输出为低电平；当所述反馈信号的上升沿超前于所述输入信号的上升沿，状态转移为所述保存状态；否则，继续保持为所述加状态；
当所述状态机初始状态为保存状态时，所述状态机的第一输出端输出为2’b00(以2位二进制数表示的数值“0”)，第二输出端输出为高电平；当所述保存电路的第一输出端为高电平时，状态转移为等待状态；否则，继续保持为保存状态；
所述状态机处于其他情况时，所述状态机的第一输出端输出为2’b00(以2位二进制数表示的数值“0”)，第二输出端输出为低电平；状态转移均为等待状态。
进一步的，当加减计数器的第一输入端输入为2’b00时，进行加零操作，即不进行任何操作；当加减计数器的第一输入端输入为2’b01时，进行加1操作；当加减计数器的第一输入端输入为2’b10时，进行减1操作。
当加减计数器的第二输入端输入为高电平时，加减计数器进行清零操作；进一步的，当保存电路的第一输入端输入为高电平时，所述保存电路的第二输出端即数字鉴相器的输出端输出加减计数器输出的数值；当所述保存电路第二输入端输入为全零时，所述保存电路的第一输出端输出为高电平。
进一步的，所述保存电路是根据状态机控制保存和输出数据，其输出范围是-64～63的整数，所述保存电路的输出以7位宽的二进制补码整数形式输出的。
进一步的，当所述输入信号超前与所述的反馈信号时，鉴相器的输出为正；否则，所述鉴相器的输出为负。
进一步的，所述状态机采用等待状态、加状态、减状态、保持状态四种状态构成，保存电路采用寄存器为主体、状态机控制构成和加减计数器电路采用有符号位的七位二进制码的计数器构成。
本发明的优点及有益效果如下：
1.采用了新型控制系统。通过设置有等待状态、加状态、减状态和保存状态四个状态的有限状态机，利用状态机来控制四个状态的相互转换，使得在面对不同的情况中拥有不同的处理方法。在输入信号超前于反馈信号时，状态机置于加状态，控制计数器进行加计数；在输入信号滞后于反馈信号时，状态机置于减状态，控制计数器进行减计数；其他情况基本处于等待状态。
2.数字鉴相器的工作速度快。面对输入信号与反馈信号的上升沿不同相位的情况，采取不同处理措施。与传统的结构相比，避免了重复加计数或是重复减计数这样的不必要的操作，达到更快的输出相位误差的功能。鉴相器达到稳定的时间为8.75ns。
3.电路功耗降低。考虑到与传统的结构相比，避免了重复加计数或是重复减计数这样的不必要的操作。因而处于工作状态的晶体管的数量减小，故而整个电路的功耗显著降低。
附图说明
图1是本发明提供优选实施例为本发明提供的数字鉴相器的结构框图；
图2为本发明提供的同步电路RTL图；
图3为本发明提供的同步电路波形图；
图4为本发明提供的状态转移图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
请参阅图1，本发明实施提供的数字鉴相器，包括第一同步电路、第二同步电路、状态机、加减计数器和保存电路，所述第一同步电路、第二同步电路和保存电路连接到所述状态机的输入端，所述的加减计数器和保存电路连接所述状态机的输出端，所述加减计数器连接所述保存电路。
具体来说，所述同步电路是由一对D触发器实现(如图2所示)，可以由FPGA的时钟提供时钟信号。其工作原理是假设亚稳态只持续一个FPGA时钟周期。如图3所示，当输入信号输入到同步电路中时，其中间信号是处于不稳定状态，即亚稳态。因为存在亚稳态，所以需要同步电路来保持信号的问题。
具体来说，所述状态机是由四个状态组成，分别为等待状态、加状态、减状态和保存状态。所述状态机的初始状态为等待状态，当所述状态机有所述输入信号和所述反馈信号输入时，面对不同的情况进行状态的转移。
具体来说，所述状态机初始状态为等待状态时，所述状态机的第一输出端输出为2’b00，第二输出端输出为低电平；当所述输入信号的上升沿和所述反馈信号的上升沿处于一个FPGA周期内时，转移状态为所述保存状态；当所述输入信号的上升沿超前于所述反馈信号的上升沿时，转移状态为所述加状态；当所述输入信号的上升沿滞后于所述反馈信号的上升沿时，转移状态为所述减状态。
所述状态机初始状态为加状态时，所述状态机的第一输出端输出为2’b01，第二输出端输出为低电平；当所述反馈信号的上升沿超前于所述输入信号的上升沿，状态转移为所述保存状态；否则，继续保持为所述加状态。
所述状态机初始状态为减状态时，所述状态机的第一输出端输出为2’b10，第二输出端输出为低电平；当所述反馈信号的上升沿滞后于所述输入信号的上升沿，状态转移为所述保存状态；否则，继续保持为所述减状态。
所述状态机初始状态为保存状态时，所述状态机的第一输出端输出为2’b00，第二输出端输出为高电平；当所述保存电路的第一输出端为高电平时，状态转移为等待状态；否则，继续保持为保存状态。
所述状态机处于其他情况时，所述状态机的第一输出端输出为2’b00，第二输出端输出为低电平；状态转移均为等待状态。
所述加减计数器的第一输入端连接所述状态机的第一输出端，根据第一输入端输入的不同数据完成不同的操作。当第一输入端输入为2’b00时，进行加零操作，即不进行任何操作；当第一输入端输入为2’b01时，进行加1操作；当第一输入端输入为2’b10时，进行减1操作。
所述加减计数器的第二输入端连接所述状态机的第二输出端，当第二输入端输入为高电平时，加减计数器进行清零操作。
所述保存电路的第一输入端连接所述状态机的第二输出端，所述保存电路的第二输入端连接所述加减计数器的输出端；当第一输入端输入为高电平时，所述保存电路的第二输出端(即本发明数字鉴相器的输出端)输出加减计数器输出的数值；当所述保存电路第二输入端输入为全零时，所述保存电路的第一输出端输出为高电平。
综上所述，本发明提供的数字鉴相器，通过设有四个状态的状态机来控制加减计数器和保存电路进行对输入信号和反馈信号的相位差量化，面对输入信号超前于反馈信号、输入信号滞后于反馈信号和输入信号接近反馈信号的三种情况，实施不同的操作，从而提高了信号的量化速度以及减少了功耗。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。
Claims (6)
1.一种基于有限状态机的数字鉴相器，其特征在于，包括：第一同步电路、第二同步电路、状态机、保存电路和加减计数器电路，其中，
所述第一同步电路的输入端连接输入信号，第一同步电路的输出端连接所述状态机的第一输入端，用于将所述第一同步电路的输入端输入的输入信号进行同步处理，避免出现亚稳态的情况，输出所述输入信号的同步信号；
所述第二同步电路的输入端连接反馈信号，所述第二同步电路的输出端连接所述状态机的第二输入端，用于将所述第二同步电路的输入端输入的反馈信号进行同步处理，避免出现亚稳态的情况，输出所述反馈信号的同步信号；其中，所述的反馈信号为与所述输入信号相鉴定相位误差的信号；
所述状态机的第一输出端连接所述加减计数器的第一输入端，用于控制等待状态、加状态、减状态和保存状态的转移；
所述状态机的第二输出端连接所述保存电路的第一输入端及连接所述加减计数器的第二输入端，用于控制所述加减计数器的清零操作和所述保存电路对数值的保存；
所述加减计数器电路的输出端连接所述保存电路的第二输入端，用于传输保存所述加减计数器中的数值；
所述保存电路的第一输出端连接所述状态机的第三输入端，用于设置所述状态机在特定情况中处于等待状态；
所述状态机是由四个状态组成，分别为等待状态、加状态、减状态和保存状态，所述状态机的初始状态为等待状态，当所述状态机有所述输入信号和所述反馈信号输入时，面对不同的情况进行状态的转移；
当所述状态机初始状态为等待状态时，所述状态机的第一输出端输出为2’b00，其中00是以2位二进制数表示的数值“0”，第二输出端输出为低电平；当输入信号的上升沿和反馈信号的上升沿处于一个FPGA周期内时，转移状态为保存状态；当所述输入信号的上升沿超前于所述反馈信号的上升沿时，转移状态为加状态；当所述输入信号的上升沿滞后于所述反馈信号的上升沿时，转移状态为减状态；
当所述状态机初始状态为加状态时，所述状态机的第一输出端输出为2’b01，其中1是以2位二进制数表示的数值“1”，第二输出端输出为低电平；当所述反馈信号的上升沿超前于所述输入信号的上升沿，状态转移为所述保存状态；否则，继续保持为所述加状态；
当所述状态机初始状态为保存状态时，所述状态机的第一输出端输出为2’b00，其中00是以2位二进制数表示的数值“0”，第二输出端输出为高电平；当所述保存电路的第一输出端为高电平时，状态转移为等待状态；否则，继续保持为保存状态；
所述状态机处于其他情况时，所述状态机的第一输出端输出为2’b00，其中以00是2位二进制数表示的数值“0”，第二输出端输出为低电平；状态转移均为等待状态；
当加减计数器的第一输入端输入为2’b00时，进行加零操作，即不进行任何操作；当加减计数器的第一输入端输入为2’b01时，进行加1操作；当加减计数器的第一输入端输入为2’b10时，进行减1操作；当加减计数器的第二输入端输入为高电平时，加减计数器进行清零操作。
2.根据权利要求1所述的一种基于有限状态机的数字鉴相器，其特征在于，所述第一同步电路和第二同步电路均由两个D触发器串联组成，由FPGA的时钟提供时钟信号。
3.根据权利要求1所述的一种基于有限状态机的数字鉴相器，其特征在于，
当保存电路的第一输入端输入为高电平时，所述保存电路的第二输出端即数字鉴相器的输出端输出加减计数器输出的数值；当所述保存电路第二输入端输入为全零时，所述保存电路的第一输出端输出为高电平。
4.根据权利要求3所述的一种基于有限状态机的数字鉴相器，其特征在于，所述保存电路是根据状态机控制保存和输出数据，其输出范围是-64~63的整数，所述保存电路的输出以7位宽的二进制补码整数形式输出的。
5.根据权利要求3所述的一种基于有限状态机的数字鉴相器，其特征在于，当所述输入信号超前与所述的反馈信号时，鉴相器的输出为正；否则，所述鉴相器的输出为负。
6.根据权利要求1-5任一项所述的一种基于有限状态机的数字鉴相器，其特征在于，所述状态机采用等待状态、加状态、减状态、保持状态四种状态构成，保存电路采用寄存器为主体、状态机控制构成和加减计数器电路采用有符号位的七位二进制码的计数器构成。
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