TWI727843B - 電子裝置之接收端及時脈回復操作之相位閥值的設定方法 - Google Patents

電子裝置之接收端及時脈回復操作之相位閥值的設定方法 Download PDF

Info

Publication number
TWI727843B
TWI727843B TW109122065A TW109122065A TWI727843B TW I727843 B TWI727843 B TW I727843B TW 109122065 A TW109122065 A TW 109122065A TW 109122065 A TW109122065 A TW 109122065A TW I727843 B TWI727843 B TW I727843B
Authority
TW
Taiwan
Prior art keywords
phase
value
threshold
input signal
calculation circuit
Prior art date
Application number
TW109122065A
Other languages
English (en)
Other versions
TW202203614A (zh
Inventor
陳彥貴
呂欣祐
黃亮維
黃惠敏
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW109122065A priority Critical patent/TWI727843B/zh
Application granted granted Critical
Publication of TWI727843B publication Critical patent/TWI727843B/zh
Priority to US17/355,224 priority patent/US11184010B1/en
Publication of TW202203614A publication Critical patent/TW202203614A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本發明揭露了電子裝置之接收端及時脈回復操作之相位閥值的設定方法。電子裝置之接收端包含類比前端電路、相位偵測器，以及計算電路。類比前端電路接收輸入訊號並且根據相位控制訊號調整輸入訊號的相位。相位偵測器偵測輸入訊號的相位以產生目前相位值及相位差累計值、根據相位差累計值計算目標相位值，並根據目標相位值及目前相位值產生第一相位驅動值。計算電路根據第一相位驅動值及相位閥值產生相位控制訊號。於計算電路產生相位控制訊號之後，相位偵測器產生第二相位驅動值，計算電路根據第一相位驅動值及第二相位驅動值更新相位閥值。

Description

電子裝置之接收端及時脈回復操作之相位閥值的設定方法
本發明是關於時脈回復技術（Timing Recovery），尤其是關於時脈回復操作之相位閥值的設定方法，及實作該方法之電子裝置的接收端。
在訊號發送及接收的過程中，傳送端與接收端可能會受外在環境影響或者抖動效果（jitter effect）的效應導致傳送端與接收端的收發時間不同步。此不同步有可能些微到只有幾個相位的差距，或大到傳送接收端兩者的頻率相異。接收端會使用時脈回復電路來克服這種頻率或相位的差異，而適合的相位閥值對系統的穩定性是個關鍵。因為過於頻繁的相位切換不利於系統的收斂，例如回音消除器（Echo Canceller）、前饋等化器（Feed Forward Equalizer）、回授等化器（Feedback Equalizer）等各式等化器在不夠穩定的狀態下（即頻繁的相位切換）容易產生的錯誤，而導致系統的效能降低或是失常。
因此需要一種電路及方法來根據當下的實際操作環境提供合適的相位閥值。
鑑於先前技術之不足，本發明之一目的在於提供一種時脈回復操作之相位閥值的設定方法，及實作該方法之電子裝置的接收端。
本發明揭露一種電子裝置之接收端，包含一類比前端電路、一相位偵測器，以及一計算電路。類比前端電路用來接收一輸入訊號並且根據一相位控制訊號調整該輸入訊號之一相位。相位偵測器耦接該類比前端電路，用來偵測該輸入訊號之該相位以產生一目前相位值及一相位差累計值、根據該相位差累計值計算一目標相位值，並根據該目標相位值及該目前相位值產生一第一相位驅動值。計算電路耦接該相位偵測器及該類比前端電路，用來根據該第一相位驅動值及一相位閥值產生該相位控制訊號。於該計算電路產生該相位控制訊號之後，該相位偵測器產生一第二相位驅動值，該計算電路根據該第一相位驅動值及該第二相位驅動值更新該相位閥值。
本發明另揭露一種電子裝置之接收端，包含一類比前端電路、一相位偵測器，以及一計算電路。類比前端電路用來接收一輸入訊號並且根據一相位控制訊號調整該輸入訊號之一相位。相位偵測器耦接該類比前端電路，用來偵測該輸入訊號之該相位以產生一目前相位值及一相位差累計值、根據該相位差累計值計算一目標相位值，並根據該目標相位值及該目前相位值產生一第一相位驅動值。計算電路耦接該相位偵測器及該類比前端電路，用來根據該第一相位驅動值及一相位閥值產生該相位控制訊號。於該計算電路產生該相位控制訊號之後，該相位偵測器產生一第二相位驅動值，該計算電路根據該相位閥值及該第二相位驅動值更新該相位閥值。
本發明另揭露一種設定時脈回復操作之相位閥值的方法，包含以下步驟：(A)接收一輸入訊號；(B)偵測該輸入訊號之一相位以產生一目前相位值及一相位差累計值；(C)根據該相位差累計值計算一目標相位值；(D)根據該目標相位值及該目前相位值產生一第一相位驅動值；(E)根據該第一相位驅動值及一相位閥值產生一相位控制訊號；(F)根據該相位控制訊號調整該輸入訊號之該相位；(G)重複步驟(A)至步驟(C)以更新該目標相位值及該目前相位值；(H)根據更新後的該目標相位值及更新後的該目前相位值產生一第二相位驅動值；以及(I)根據該第一相位驅動值及該第二相位驅動值之絕對差值，或是根據該相位閥值及該第二相位驅動值之絕對差值更新該相位閥值。
本發明的相位閥值調整機制可以根據當下相位區間來決定新的相位閥值。相較於傳統技術，本發明可以避免接收端無法及時調整相位而導致與傳送端相位不同步，以及避免頻繁的相位調整所造成的暫態誤差或是訊號雜訊比下降。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含時脈回復操作之相位閥值的設定方法，及實作該方法之電子裝置的接收端。由於本發明之電子裝置的接收端所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之相位閥值的設定方法可藉由本發明之電子裝置的接收端或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。
圖1係本發明電子裝置之接收端之一實施例的功能方塊圖。接收端100包含類比前端電路（analog front end, AFE）110、類比數位轉換器120（analog-to-digital converter, ADC）、相位偵測器（phase detector, PD）130、計算電路140、及記憶體150。類比前端電路110受相位控制訊號的控制調整輸入訊號的相位。類比前端電路110將一個週期劃分為複數個相位間隔，以作為調整相位的依據。實作上，由於電路本身的限制，複數個相位間隔並不相等。圖2為一個週期內的相位間隔的示意圖，如圖2所示，接近0度的相位間隔較窄，而接近359度的相位間隔較寬。圖2只是不均勻的相位間隔的一個例子，本發明不限於應用於此例，亦可應用於其他種不均勻的相位間隔。
在一些實施例中，相位控制訊號控制類比前端電路110將輸入訊號的相位調大（即增加其相位）或是將輸入訊號的相位調小（即減少其相位）。舉例來說，高電壓準位的相位控制訊號控制類比前端電路110將輸入訊號的相位由
Figure 02_image001
調整至
Figure 02_image003
，而低電壓準位的相位控制訊號控制類比前端電路110將輸入訊號的相位由
Figure 02_image001
調整至
Figure 02_image005
。在一些實施例中，計算電路140以每次增加或減少一個相位間隔的方式控制類比前端電路110調整輸入訊號的相位。
以下的說明請同時參閱圖1至圖3。圖3為本發明之設定時脈回復操作之相位閥值的一實施例的流程圖。類比前端電路110接收輸入訊號並且根據相位控制訊號調整輸入訊號的相位（步驟S310），然後ADC 120將輸入訊號由類比域轉換至數位域。相位偵測器130於每個輸入訊號的週期偵測輸入訊號的相位以產生目前相位值及相位差累計值（步驟S315），並根據相位差累計值計算目標相位值（步驟S320）。在當前的操作環境下，如果類比前端電路110將輸入訊號的相位調整至該目標相位值，則接收端100將操作在較佳的狀態（例如較好的訊號雜訊比（signal-to-noise ratio, SNR））。換言之，目標相位值代表在當前的操作環境下輸入訊號的理想相位。計算目前相位值、相位差累計值及目標相位值為本技術領域具有通常知識者所熟知之技術，故不再贅述（請參考文獻：Wolaver, Dan H. (1991), Phase-Locked Loop Circuit Design, Prentice Hall, ISBN 0-13-662743-9）。相位偵測器130更在設定的時間長度（例如Y個數位域的單位時間（例如一個系統時脈的週期），Y為正整數）內根據目標相位值及目前相位值產生累積的相位驅動值（步驟S325，將於以下詳細說明）。計算電路140可以在收到相位驅動值後將相位驅動值儲存至記憶體150。
計算電路140從相位偵測器130收到相位驅動值之後，判斷是否需更新相位閥值（例如判斷旗標FLG是否等於1，旗標FLG可儲存於記憶體150中）（步驟S330）。如果步驟S330的結果為是（例如旗標FLG=1），則計算電路140判斷相位驅動值的累積個數是否大於目標值（步驟S335）。當相位驅動值的累積個數大於目標值（步驟S335的結果為是），計算電路140計算相位驅動值的平均（步驟S340）。步驟S335及步驟S340的目的在於避免相位驅動值的瞬間極值造成相位閥值頻繁地更新，有利於提高圖3之流程的穩定性及準確度。
然而，在一些實施例中，計算電路140不計算相位驅動值的平均值（即忽略步驟S335及步驟S340），而是在確定需更新相位閥值後（步驟S330的結果為是）執行步驟S345。在不計算相位驅動值的平均值的實施例中，計算電路140在步驟S345中根據當前的一個相位驅動值與調整相位前的相位驅動值更新相位閥值，或是根據當前的一個相位驅動值與目前的相位閥值更新相位閥值。步驟S345將於以下詳述。
當相位驅動值的累積個數大於目標值（步驟S335的結果為是），計算電路140計算該些相位驅動值的平均值（步驟S340），然後根據平均值及調整相位前的相位驅動值更新相位閥值，或是根據平均值及目前的相位閥值更新相位閥值（步驟S345，將於以下詳述）。更新完相位閥值之後，計算電路140將旗標FLG設為0，以指示相位閥值不需要更新（步驟S350）。
當步驟S330的結果為否，或是步驟S335的結果為否，則計算電路140判斷相位驅動值是否大於相位閥值（步驟S355）。如果步驟S355的結果為否，則流程回到步驟S310，類比前端電路110繼續接收輸入訊號。換言之，當相位驅動值不大於相位閥值時，計算電路140不執行步驟S360（亦即不產生相位控制訊號）。
如果步驟S355的結果為是，則計算電路140產生相位控制訊號（步驟S360），並且將旗標FLG設為1，以指示相位閥值待更新（步驟S370）。步驟S360及S370將於以下配合圖4詳細說明。
圖4顯示相位偵測器130於每個週期產生一個累積的相位驅動值B：相位驅動值B1於時間T至2T之間產生（T為輸入訊號的週期）、相位驅動值B2於時間2T至3T之間產生、相位驅動值B3於時間3T至4T之間產生，以此類推。假設相位驅動值B3大於相位閥值（步驟S355的結果為是），則計算電路140產生相位控制訊號以控制類比前端電路110調整輸入訊號的相位（步驟S360），並且將旗標FLG設為1（步驟S370）。以圖4為例，假設步驟S335的目標值為3並且相位驅動值B4、B5及B6皆不大於相位閥值，則計算電路140在步驟S340中計算相位驅動值B4、B5及B6的平均值，然後計算電路140在步驟S345中根據平均的相位驅動值（即B4、B5及B6的平均值）及調整相位前的相位驅動值（即B3）更新相位閥值，或是根據平均的相位驅動值及目前的相位閥值更新相位閥值。
以下將藉由圖5A及圖5B所顯示之相位變化，詳細說明圖3之步驟以及相位偵測器130與計算電路140的操作細節。圖5A及圖5B顯示目標相位值PT、目前相位值PC、相位閥值
Figure 02_image007
，及相位驅動值B的關係。在圖5A及圖5B的例子中，類比前端電路110原本操作於相位間隔較寬的區間（如圖5A所示，目前相位值PC對應於相位
Figure 02_image001
，位在相位間隔（
Figure 02_image009
）較寬的區間），經過一段時間後，由於環境（例如電壓或溫度）的變化，類比前端電路110變成操作於相位間隔較窄的區間（如圖5B所示，目前相位值PC'對應於相位
Figure 02_image011
，位在相位間隔（
Figure 02_image013
）較窄的區間）（其中
Figure 02_image015
）。
相位驅動值為目標相位值與目前相位值的差值（即
Figure 02_image017
、
Figure 02_image019
、
Figure 02_image021
）。相位驅動值B（或B'、B''）的絕對值愈小，代表接收端100操作在相對穩定的狀態。相位驅動值B（或B'、B''）的絕對值愈大，代表接收端100操作在相對不穩定的狀態（即類比前端電路110可能即將或必須立即調整輸入訊號的相位）。
假設在圖5A及圖5B中，舊的（即尚未更新前的）相位閥值
Figure 02_image007
的大小被設為對應於一個相位間隔（即
Figure 02_image007
對應於
Figure 02_image023
）。由於在圖5A的例子中相位驅動值B的大小小於相位閥值
Figure 02_image007
，所以圖3的步驟S355的結果為否。
在圖5B中，當目標相位值PT與目前相位值PC'的差值（即相位驅動值B'）的絕對值大於舊的相位閥值
Figure 02_image007
時（即
Figure 02_image025
，步驟S355的判斷結果為是），計算電路140產生相位控制訊號（步驟S360）並且將旗標FLG設為1（步驟S370）。此時由於相位驅動值B'為正值（因為目標相位值PT大於目前相位值PC'），所以類比前端電路110在下一個步驟S310根據相位控制訊號將輸入訊號的目前相位值由PC'（對應於相位
Figure 02_image011
）切換至PC''（對應於相位
Figure 02_image027
）。
即使類比前端電路110已調整輸入訊號的相位，但是因為接收端100的操作環境在短時間內通常不會有巨大的變化，所以連續兩次的步驟S320所產生的兩個目標相位值PT會非常相近。換言之，如圖5B所示，在目前相位值由目前相位值PC'變化到目前相位值PC''之後的一小段時間（視操作環境而定）內，目標相位值PT的變化量為0或是極小。
接下來，相位偵測器130在步驟S325中產生相位驅動值B''。計算電路140根據相位驅動值B''（或複數個相位驅動值B''的平均值）及相位驅動值B'更新相位閥值
Figure 02_image007
，或是根據相位驅動值B''（或複數個相位驅動值B''的平均值）及舊的相位閥值
Figure 02_image007
更新相位閥值
Figure 02_image007
（步驟S345）。更明確地說，在一些實施例中，新的（更新後的）
Figure 02_image029
（
Figure 02_image031
為數個
Figure 02_image033
的平均值，
Figure 02_image035
為有理數，代表倍率）。在其他的實施例中，當目標相位值PT非常接近相位閥值
Figure 02_image007
時（即當
Figure 02_image037
），
Figure 02_image039
。在不計算相位驅動值B的平均值的實施例中（即略過步驟S335及S340），
Figure 02_image041
。在一些實施例中，
Figure 02_image043
，即新的
Figure 02_image045
（或
Figure 02_image047
）。以圖5B為例，當
Figure 02_image043
時，
Figure 02_image049
大約位於目前相位值PC''的位置。
如圖5B所示，
Figure 02_image051
可反應相位
Figure 02_image053
與相位
Figure 02_image055
的距離（即當下的相位間隔，亦即當下的差異非線性（differential nonlinearity, DNL））。也就是說，新的
Figure 02_image049
是根據當下的相位間隔來決定，所以新的
Figure 02_image049
與當下的相位間隔成比例。
圖6A及圖6B顯示相位變化的另一個例子。在此例中，類比前端電路110由操作於相位間隔較窄的區間（如圖6A所示），變為操作於相位間隔較寬的區間（如圖6B所示）。在圖6的例子中，由於相位驅動值B'與圖5的例子同樣為正值（因為目標相位值PT大於目前相位值PC'），所以類比前端電路110根據相位控制訊號將輸入訊號的目前相位值由PC'（對應於相位
Figure 02_image011
）切換至PC''（對應於相位
Figure 02_image027
）（步驟S310）。在圖6B中，由於目標相位值PT小於目前相位值PC''，所以相位驅動值B''為負數（
Figure 02_image057
）。類似於圖5B，因為
Figure 02_image051
（=
Figure 02_image059
）反應圖6B的相位間隔（即相位
Figure 02_image053
與相位
Figure 02_image055
的距離），所以新的
Figure 02_image029
同樣是根據當下的相位間隔（與
Figure 02_image061
）來決定。
上述的相位閥值調整機制可以根據類比前端電路110當下所操作的相位區間（大的相位間隔或是小的相位間隔）來決定新的相位閥值。因此，當類比前端電路110之目前相位值PC由大的相位間隔移動小的相位間隔時（如圖5所示），計算電路140減小相位閥值
Figure 02_image007
，以避免系統無法及時調整相位而導致與傳送端不同步。另一方面，當類比前端電路110之目前相位值PC由小的相位間隔移動大的相位間隔時（如圖6所示），計算電路140增加相位閥值
Figure 02_image007
，以避免頻繁的相位調整對系統所造成的暫態誤差（error）或是訊號雜訊比下降。
本技術領域具有通常知識者可以根據圖3之流程以邏輯電路、數位訊號處理器（digital signal processor, DSP）、有限狀態機，或是等效的電路來實作計算電路140。接收端100可應用於有線的環境或是無線的環境。
由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:接收端
110:類比前端電路
120:類比數位轉換器
130:相位偵測器
140:計算電路
150:記憶體
B1~B8,B,B',B'':相位驅動值
PT:目標相位值
PC, PC', PC'':目前相位值
Figure 02_image007
:相位閥值
S310~S370:步驟
圖1係本發明電子裝置之接收端之一實施例的功能方塊圖； 圖2為一個週期內的相位間隔的示意圖； 圖3為本發明之設定時脈回復操作之相位閥值的一實施例的流程圖； 圖4顯示相位偵測器130於每個週期產生一個累積的相位驅動值B； 圖5A及圖5B顯示相位變化的一個例子；以及 圖6A及圖6B顯示相位變化的另一個例子。
S310~S370:步驟

Claims (9)

  1. 一種電子裝置之接收端，包含：一類比前端電路，用來接收一輸入訊號並且根據一相位控制訊號調整該輸入訊號之一相位；一相位偵測器，耦接該類比前端電路，用來偵測該輸入訊號之該相位以產生一目前相位值及一相位差累計值、根據該相位差累計值計算一目標相位值，並根據該目標相位值及該目前相位值產生一第一相位驅動值；以及一計算電路，耦接該相位偵測器及該類比前端電路，用來根據該第一相位驅動值及一相位閥值產生該相位控制訊號；其中，於該計算電路產生該相位控制訊號之後，該相位偵測器產生一第二相位驅動值，該計算電路根據該第一相位驅動值及該第二相位驅動值更新該相位閥值。
  2. 如請求項1之電子裝置之接收端，其中該計算電路計算該第一相位驅動值與該第二相位驅動值之一絕對差值，並將該絕對差值乘上一倍率作為該相位閥值。
  3. 如請求項2之電子裝置之接收端，其中該倍率為1。
  4. 一種電子裝置之接收端，包含：一類比前端電路，用來接收一輸入訊號並且根據一相位控制訊號調整該輸入訊號之一相位； 一相位偵測器，耦接該類比前端電路，用來偵測該輸入訊號之該相位以產生一目前相位值及一相位差累計值、根據該相位差累計值計算一目標相位值，並根據該目標相位值及該目前相位值產生一第一相位驅動值；以及一計算電路，耦接該相位偵測器及該類比前端電路，用來根據該第一相位驅動值及一相位閥值產生該相位控制訊號；其中，於該計算電路產生該相位控制訊號之後，該相位偵測器產生一第二相位驅動值，該計算電路根據該相位閥值及該第二相位驅動值更新該相位閥值。
  5. 如請求項4之電子裝置之接收端，其中該計算電路計算該相位閥值與該第二相位驅動值之一絕對差值，並將該絕對差值乘上一倍率作為該相位閥值。
  6. 如請求項5之電子裝置之接收端，其中該倍率為1。
  7. 一種設定時脈回復操作之相位閥值的方法，包含：(A)接收一輸入訊號；(B)偵測該輸入訊號之一相位以產生一目前相位值及一相位差累計值；(C)根據該相位差累計值計算一目標相位值；(D)根據該目標相位值及該目前相位值產生一第一相位驅動值；(E)根據該第一相位驅動值及一相位閥值產生一相位控制訊號；(F)根據該相位控制訊號調整該輸入訊號之該相位； (G)重複步驟(A)至步驟(C)以更新該目標相位值及該目前相位值；(H)根據更新後的該目標相位值及更新後的該目前相位值產生一第二相位驅動值；以及(I)根據該第一相位驅動值及該第二相位驅動值之絕對差值，或是根據該相位閥值及該第二相位驅動值之絕對差值更新該相位閥值。
  8. 如請求項7之方法，其中步驟(I)係將該絕對差值乘上一倍率作為該相位閥值。
  9. 如請求項7之方法，其中步驟(I)係以該絕對差值作為該相位閥值。
TW109122065A 2020-06-30 2020-06-30 電子裝置之接收端及時脈回復操作之相位閥值的設定方法 TWI727843B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109122065A TWI727843B (zh) 2020-06-30 2020-06-30 電子裝置之接收端及時脈回復操作之相位閥值的設定方法
US17/355,224 US11184010B1 (en) 2020-06-30 2021-06-23 Receiving end of electronic device and method of setting phase threshold of timing recovery operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109122065A TWI727843B (zh) 2020-06-30 2020-06-30 電子裝置之接收端及時脈回復操作之相位閥值的設定方法

Publications (2)

Publication Number Publication Date
TWI727843B true TWI727843B (zh) 2021-05-11
TW202203614A TW202203614A (zh) 2022-01-16

Family

ID=77036682

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109122065A TWI727843B (zh) 2020-06-30 2020-06-30 電子裝置之接收端及時脈回復操作之相位閥值的設定方法

Country Status (2)

Country Link
US (1) US11184010B1 (zh)
TW (1) TWI727843B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102594339A (zh) * 2004-05-18 2012-07-18 阿尔特拉公司 动态相位校准方法和装置
TW201614959A (en) * 2014-10-15 2016-04-16 Global Unichip Corp Clock and data recovery circuit and method
US9793903B1 (en) * 2016-04-25 2017-10-17 Global Unichip Corporation Device and method for recovering clock and data
TWI631826B (zh) * 2017-03-22 2018-08-01 晨星半導體股份有限公司 頻寬調整方法與相關的頻寬調整單元及相位回復模組

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8289086B2 (en) * 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
US8045608B2 (en) * 2008-07-30 2011-10-25 Agere Systems Inc. Adaptive equalization employing pattern recognition
US8373472B2 (en) * 2011-06-20 2013-02-12 Intel Mobile Communications GmbH Digital PLL with automatic clock alignment
JP5783098B2 (ja) * 2012-03-19 2015-09-24 富士通株式会社 Ｐｌｌ回路、ｐｌｌ回路の制御方法、及びデジタル回路
US8774336B2 (en) * 2012-03-29 2014-07-08 Terasquare Co., Ltd. Low-power highly-accurate passive multiphase clock generation scheme by using polyphase filters
US8989332B2 (en) * 2012-04-26 2015-03-24 Skyworks Solutions, Inc. Systems and methods for controlling frequency synthesis
US8831082B2 (en) * 2013-02-07 2014-09-09 Rajendra Kumar Systems and methods for blind mode adaptive equalization with multiple algorithms
JP6171843B2 (ja) * 2013-10-25 2017-08-02 富士通株式会社 受信回路
FR3032072B1 (fr) * 2015-01-23 2018-05-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de synthese de frequence a boucle de retroaction
KR102418966B1 (ko) * 2016-01-11 2022-07-11 한국전자통신연구원 디지털 위상 고정 루프 및 그의 구동방법
JP6518836B2 (ja) * 2016-04-08 2019-05-22 株式会社日立製作所 電気信号伝送装置
CN106328061B (zh) * 2016-10-14 2019-03-12 深圳市华星光电技术有限公司 Oled像素混合补偿电路及混合补偿方法
US10171089B2 (en) * 2016-11-17 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. PVT-free calibration function using a doubler circuit for TDC resolution in ADPLL applications
US10181856B2 (en) * 2016-12-30 2019-01-15 Intel IP Corporation Digital phase locked loop frequency estimation
EP3422580A1 (en) * 2017-06-28 2019-01-02 Analog Devices, Inc. Apparatus and methods for clock synchronization and frequency translation
US10523411B2 (en) * 2018-03-29 2019-12-31 Intel Corporation Programmable clock data recovery (CDR) system including multiple phase error control paths
US10237051B2 (en) * 2018-05-14 2019-03-19 Intel Corporation Jitter sensing and adaptive control of parameters of clock and data recovery circuits
TWI703849B (zh) 2019-08-06 2020-09-01 瑞昱半導體股份有限公司 智能相位切換方法及智能相位切換系統

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102594339A (zh) * 2004-05-18 2012-07-18 阿尔特拉公司 动态相位校准方法和装置
TW201614959A (en) * 2014-10-15 2016-04-16 Global Unichip Corp Clock and data recovery circuit and method
US9793903B1 (en) * 2016-04-25 2017-10-17 Global Unichip Corporation Device and method for recovering clock and data
TWI631826B (zh) * 2017-03-22 2018-08-01 晨星半導體股份有限公司 頻寬調整方法與相關的頻寬調整單元及相位回復模組

Also Published As

Publication number Publication date
TW202203614A (zh) 2022-01-16
US11184010B1 (en) 2021-11-23

Similar Documents

Publication Publication Date Title
US8229020B2 (en) Integrated equalization and CDR adaptation engine with single error monitor circuit
JP2019009781A (ja) クロック同期および周波数変換のための装置および方法
WO2019015483A1 (en) FEC CONTROLLED LINK OPTIMIZATION
TWI326980B (en) Closed loop control system and method for dynamically changing the loop bandwidth thereof
JP5093216B2 (ja) 発振回路
US20130148702A1 (en) Method and apparatus for input signal offset compensation
WO2013078957A1 (zh) 时间同步方法及装置
WO2017184285A1 (en) Circuit for and method of compensating for mismatch in a time-interleaved analog-to-digital converter
US7756235B2 (en) Methods and apparatus for digital compensation of clock errors for a clock and data recovery circuit
TWI727843B (zh) 電子裝置之接收端及時脈回復操作之相位閥值的設定方法
US10523229B2 (en) Phase adjustment for interleaved analog to digital converters
US20220311449A1 (en) Semiconductor integrated circuit and receiver device
TWI495268B (zh) 連續逼近式類比至數位轉換器及其轉換時間校正方法
US20150263848A1 (en) Cdr relock with corrective integral register seeding
CN113890532A (zh) 电子装置的接收端及定时恢复操作的相位阈值的设定方法
JP2011130093A (ja) 受信回路
JP2011188042A (ja) デジタル信号処理回路、デジタル信号処理方法、及び、プログラム
US20220158874A1 (en) Method of configuring decision feedback equalizer and related decision feedback equalizer thereof
US11476861B2 (en) Error correction method and time-interleaved analog-to-digital converter
KR101196449B1 (ko) 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로
US11283588B1 (en) Frequency bias correction for clock-data recovery in a serial data channel
JP2015171002A (ja) 電気・電子機器、回路、及び通信システム
US11855652B2 (en) Calibrating a multiplexer of an integrated circuit
TW202125986A (zh) 應用於高速有線網路的資料傳輸裝置及方法
JP5565069B2 (ja) 適応等化回路及び受信回路