JP3214490B2 - パケット交換ネットワーク - Google Patents
パケット交換ネットワークInfo
- Publication number
- JP3214490B2 JP3214490B2 JP14904199A JP14904199A JP3214490B2 JP 3214490 B2 JP3214490 B2 JP 3214490B2 JP 14904199 A JP14904199 A JP 14904199A JP 14904199 A JP14904199 A JP 14904199A JP 3214490 B2 JP3214490 B2 JP 3214490B2
- Authority
- JP
- Japan
- Prior art keywords
- packet
- timing
- signal
- node
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
- H04L49/405—Physical details, e.g. power supply, mechanical construction or backplane of ATM switches
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/0001—Selecting arrangements for multiplex systems using optical switching
- H04Q11/0005—Switch and router aspects
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
- H04L2012/5674—Synchronisation, timing recovery or alignment
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/254—Centralised controller, i.e. arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3072—Packet splitting
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/0001—Selecting arrangements for multiplex systems using optical switching
- H04Q11/0005—Switch and router aspects
- H04Q2011/0037—Operation
- H04Q2011/0045—Synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はパケット交換ネット
ワークに関し、特に電気スイッチまたは光スイッチを用
いてパケット毎に複数の通信回線間の交換を行うパケッ
ト交換ネットワークにおいてパケットの境界にガードタ
イムを設けるパケット交換ネットワークに関する。
ワークに関し、特に電気スイッチまたは光スイッチを用
いてパケット毎に複数の通信回線間の交換を行うパケッ
ト交換ネットワークにおいてパケットの境界にガードタ
イムを設けるパケット交換ネットワークに関する。
【０００２】
【従来の技術】通信ネットワーク内のデータの交換方式
として、パケット交換方式が広く用いられている。パケ
ット交換方式を用いた通信ネットワーク、すなわちパケ
ット通信ネットワークでは、送信ノードがデータを固定
長または可変長のパケットに分解し、データの宛先アド
レス等を含むヘッダを付加して送信している。
として、パケット交換方式が広く用いられている。パケ
ット交換方式を用いた通信ネットワーク、すなわちパケ
ット通信ネットワークでは、送信ノードがデータを固定
長または可変長のパケットに分解し、データの宛先アド
レス等を含むヘッダを付加して送信している。
【０００３】ネットワーク中のパケット交換機はヘッダ
内の宛先アドレス等を参照してパケット毎に信号の交換
を行い、受信ノードは受信したパケットから元のデータ
を組立てている。
内の宛先アドレス等を参照してパケット毎に信号の交換
を行い、受信ノードは受信したパケットから元のデータ
を組立てている。
【０００４】パケット交換ネットワークの例としては、
非同期転送モード（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）を用いたＡＴＭネット
ワークが挙げられる。ＡＴＭネットワークでは、セルと
呼ばれる５３バイトの固定長パケットによってデータが
伝送されている。
非同期転送モード（ＡＴＭ：Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）を用いたＡＴＭネット
ワークが挙げられる。ＡＴＭネットワークでは、セルと
呼ばれる５３バイトの固定長パケットによってデータが
伝送されている。
【０００５】従来のほとんどのパケット交換機には、電
気回路のフリップフロップを含むディジタルスイッチが
用いられている。したがって、パケット交換機の入力ポ
ートにおいて、パケットをパケット交換機のクロックに
同期させるビット同期が必要である。逆に、ディジタル
スイッチではビット同期がとれかつスイッチング時間が
ビット時間に対して十分に短ければパケットのビットが
消失することはない。
気回路のフリップフロップを含むディジタルスイッチが
用いられている。したがって、パケット交換機の入力ポ
ートにおいて、パケットをパケット交換機のクロックに
同期させるビット同期が必要である。逆に、ディジタル
スイッチではビット同期がとれかつスイッチング時間が
ビット時間に対して十分に短ければパケットのビットが
消失することはない。
【０００６】パケット交換機ではビット同期をとった上
でさらにパケット同期をとる必要がある。パケット同期
とはパケットの境界を認識することである。１つのパケ
ットの途中でスイッチが切換えられるとパケットが壊れ
てしまうので、スイッチの切換えはパケットの境界で行
われなければならない。
でさらにパケット同期をとる必要がある。パケット同期
とはパケットの境界を認識することである。１つのパケ
ットの途中でスイッチが切換えられるとパケットが壊れ
てしまうので、スイッチの切換えはパケットの境界で行
われなければならない。
【０００７】図４１は電気のディジタルスイッチを用い
た従来のパケット交換ネットワークの例を示している。
このパケット交換ネットワークは送信ノード１−０〜１
−３と、パケット交換機３００と、受信ノード２−０〜
２−３とから構成され、送信ノード１−０〜１−３とパ
ケット交換機３００と受信ノード２−０〜２−３とには
夫々周期がパケットのビット長に等しいシステムクロッ
ク１１１と、周期がパケット長に等しいパケットクロッ
ク１１２とが分配されている。
た従来のパケット交換ネットワークの例を示している。
このパケット交換ネットワークは送信ノード１−０〜１
−３と、パケット交換機３００と、受信ノード２−０〜
２−３とから構成され、送信ノード１−０〜１−３とパ
ケット交換機３００と受信ノード２−０〜２−３とには
夫々周期がパケットのビット長に等しいシステムクロッ
ク１１１と、周期がパケット長に等しいパケットクロッ
ク１１２とが分配されている。
【０００８】送信ノード１−０〜１−３はパケットにパ
ケット同期パターンを付加して送信する。このパケット
はパケット交換機３００に入力され、エラスティックメ
モリからなるビット同期回路３０１−０〜３０１−３で
システムクロック１１１にビット同期される。
ケット同期パターンを付加して送信する。このパケット
はパケット交換機３００に入力され、エラスティックメ
モリからなるビット同期回路３０１−０〜３０１−３で
システムクロック１１１にビット同期される。
【０００９】ビット同期されたパケットはパケット同期
回路３０２に入力される。パケット同期回路３０２の中
のパケット同期パターン検出回路３０３−０〜３０３−
３はパケット同期パターンを検出すると、同期パターン
検出信号を制御回路３０５に送る。制御回路３０５は各
パケット同期パターン検出回路３０３−０〜３０３−３
から送られてきた同期パターン検出信号のタイミングを
パケットクロック１１２の立上りと比較して時間差を求
める。
回路３０２に入力される。パケット同期回路３０２の中
のパケット同期パターン検出回路３０３−０〜３０３−
３はパケット同期パターンを検出すると、同期パターン
検出信号を制御回路３０５に送る。制御回路３０５は各
パケット同期パターン検出回路３０３−０〜３０３−３
から送られてきた同期パターン検出信号のタイミングを
パケットクロック１１２の立上りと比較して時間差を求
める。
【００１０】各ポートのＦＩＦＯメモリ３０４−０〜３
０４−３は制御回路３０５で得られた時間差情報を受取
り、パケットに適当な遅延を与えることによって時間差
を吸収する。パケット同期回路３０２から出力された時
点では全てのポートのパケットの先頭がパケットクロッ
ク１１２に同期しているので、ディジタルスイッチであ
るスイッチ３０６はパケットクロック１１２の立上りで
切換えを行う。以上のように、スイッチの切換えはパケ
ットの境界で行われ、ビットの消失は起こらない。
０４−３は制御回路３０５で得られた時間差情報を受取
り、パケットに適当な遅延を与えることによって時間差
を吸収する。パケット同期回路３０２から出力された時
点では全てのポートのパケットの先頭がパケットクロッ
ク１１２に同期しているので、ディジタルスイッチであ
るスイッチ３０６はパケットクロック１１２の立上りで
切換えを行う。以上のように、スイッチの切換えはパケ
ットの境界で行われ、ビットの消失は起こらない。
【００１１】しかしながら、電気のディジタルスイッチ
は現状の半導体技術では高々数１００ＭＨｚのクロック
周波数でしか動作しないという欠点を有する。最近では
光伝送技術を用いることによってノード間で１０Ｇビッ
ト／秒程度の伝送を行うことも可能であるが、電気のデ
ィジタルスイッチによって１０Ｇビット／秒の直列信号
をそのまま切換えることができない。
は現状の半導体技術では高々数１００ＭＨｚのクロック
周波数でしか動作しないという欠点を有する。最近では
光伝送技術を用いることによってノード間で１０Ｇビッ
ト／秒程度の伝送を行うことも可能であるが、電気のデ
ィジタルスイッチによって１０Ｇビット／秒の直列信号
をそのまま切換えることができない。
【００１２】ポート当たりのビットレートを増やすため
には、信号の並列度を上げるしかない。例えば、スイッ
チが１００ＭＨｚのクロック周波数でしか動作しないと
すると、ポート当たりのビットレートを１０Ｇビット／
秒にするためには１００本の１００Ｍビット／秒の信号
で１ポートを構成することになる。
には、信号の並列度を上げるしかない。例えば、スイッ
チが１００ＭＨｚのクロック周波数でしか動作しないと
すると、ポート当たりのビットレートを１０Ｇビット／
秒にするためには１００本の１００Ｍビット／秒の信号
で１ポートを構成することになる。
【００１３】つまり、送信ノードから直列信号として送
られてきた信号をスイッチの前段で直列／並列変換し、
スイッチでは並列信号の交換を行い、スイッチの後段で
今度は並列／直列変換して受信ノードへ送ることにな
る。そのため、ハードウェアの大型化や高コスト化が避
けられない。
られてきた信号をスイッチの前段で直列／並列変換し、
スイッチでは並列信号の交換を行い、スイッチの後段で
今度は並列／直列変換して受信ノードへ送ることにな
る。そのため、ハードウェアの大型化や高コスト化が避
けられない。
【００１４】そこで近年、光スイッチを用いた光パケッ
ト交換方式が注目されている。光パケット交換方式を用
いると、１０Ｇビット／秒の直列の光信号として伝送さ
れてきたパケットをそのまま交換することができるの
で、ハードウェアの小型化や低コスト化が可能になる。
ト交換方式が注目されている。光パケット交換方式を用
いると、１０Ｇビット／秒の直列の光信号として伝送さ
れてきたパケットをそのまま交換することができるの
で、ハードウェアの小型化や低コスト化が可能になる。
【００１５】しかしながら、光パケット交換機では次に
示す理由によって電気のディジタルスイッチを用いたパ
ケット交換機で用いているビット同期方式、パケット同
期方式をそのまま適用することができない。
示す理由によって電気のディジタルスイッチを用いたパ
ケット交換機で用いているビット同期方式、パケット同
期方式をそのまま適用することができない。
【００１６】第１に、現状では実用的な光フリップフロ
ップが存在しない。そのため、入力されたパケットをパ
ケット交換機のクロックで打ち直してビット同期をとる
ことができない。図３６の従来例で用いているパケット
同期方式はビット同期がとれていることが前提になるの
で、パケット同期もとれない。
ップが存在しない。そのため、入力されたパケットをパ
ケット交換機のクロックで打ち直してビット同期をとる
ことができない。図３６の従来例で用いているパケット
同期方式はビット同期がとれていることが前提になるの
で、パケット同期もとれない。
【００１７】第２に、一般に光スイッチには光信号をモ
ニタする機能がない。したがって、パケット同期パター
ンを検出することもできない。光信号の一部を分岐して
受信することによって、光信号のモニタを行うこともで
きるが、そのためには光受信器が必要で、コストが高く
なる。
ニタする機能がない。したがって、パケット同期パター
ンを検出することもできない。光信号の一部を分岐して
受信することによって、光信号のモニタを行うこともで
きるが、そのためには光受信器が必要で、コストが高く
なる。
【００１８】第３に、交換する信号のビットレートが高
くなると、相対的にスイッチング時間が信号のビット時
間に対して無視できなくなり、ビットの消失が起きる。
例えば、スイッチング時間が１ｎ秒だとすると、１０Ｇ
ビット／秒の信号の１０ビットがスイッチの切換えによ
って失われることになる。
くなると、相対的にスイッチング時間が信号のビット時
間に対して無視できなくなり、ビットの消失が起きる。
例えば、スイッチング時間が１ｎ秒だとすると、１０Ｇ
ビット／秒の信号の１０ビットがスイッチの切換えによ
って失われることになる。
【００１９】以上の３つの問題は光パケット交換方式に
限らず、電気のアナログスイッチを用いて高速の直列信
号を切換えるような場合にも生じ得る。これらの問題を
解決するために、パケットの境界にガードタイムを設け
る方法が提案されている。例えば、特開昭６０−１３７
１９８号公報に記載のパケット通信ネットワークでは、
パケット（上記公報中ではタイムスロット）がガードタ
イムと、同期用付加信号（プリアンブル）と、データ信
号とから構成され、受信ノードにおいてパケット毎に同
期用付加信号によって受信信号に対する同期をとってい
る。
限らず、電気のアナログスイッチを用いて高速の直列信
号を切換えるような場合にも生じ得る。これらの問題を
解決するために、パケットの境界にガードタイムを設け
る方法が提案されている。例えば、特開昭６０−１３７
１９８号公報に記載のパケット通信ネットワークでは、
パケット（上記公報中ではタイムスロット）がガードタ
イムと、同期用付加信号（プリアンブル）と、データ信
号とから構成され、受信ノードにおいてパケット毎に同
期用付加信号によって受信信号に対する同期をとってい
る。
【００２０】パケット交換機においてビット同期やパケ
ット同期を行わなくても、ガードタイムの長さを十分に
とっておけば、スイッチの切換えはパケットの間のガー
ドタイム内で行われ、パケットのビットが消失すること
はない。
ット同期を行わなくても、ガードタイムの長さを十分に
とっておけば、スイッチの切換えはパケットの間のガー
ドタイム内で行われ、パケットのビットが消失すること
はない。
【００２１】また、特開平６−１２５３５６号公報に
は、パケット通信ネットワークに用いる同期回路につい
て記載されている。この同期回路ではパケット通信ネッ
トワークの送信側にガードタイム設定手段と、ビット同
期用パターン発生手段と、パケット同期（上記公報中で
はフレーム同期）用パターン発生手段とを備え、受信側
にビット同期手段と、パケット同期手段と、カウンタと
を備えている。
は、パケット通信ネットワークに用いる同期回路につい
て記載されている。この同期回路ではパケット通信ネッ
トワークの送信側にガードタイム設定手段と、ビット同
期用パターン発生手段と、パケット同期（上記公報中で
はフレーム同期）用パターン発生手段とを備え、受信側
にビット同期手段と、パケット同期手段と、カウンタと
を備えている。
【００２２】送信側ではガードタイムとビット同期用パ
ターンとパケット同期用パターンとを付加したパケット
を送信する。受信側では、先ずビット同期手段がビット
同期動作を開始し、パケットのビット同期パターンによ
ってビット同期が確立されると、その旨をパケット同期
手段に通知する。
ターンとパケット同期用パターンとを付加したパケット
を送信する。受信側では、先ずビット同期手段がビット
同期動作を開始し、パケットのビット同期パターンによ
ってビット同期が確立されると、その旨をパケット同期
手段に通知する。
【００２３】これを受けてパケット同期手段はパケット
同期動作を開始し、パケットのパケット同期パターンに
よってパケット同期が確立されると、その旨をカウンタ
に通知する。カウンタはクロックを計数し、その値がパ
ケットのデータのビット数に等しくなると、その旨をビ
ット同期回路に通知する。これを受けてビット同期回路
は次のパケットのビット同期を開始する。
同期動作を開始し、パケットのパケット同期パターンに
よってパケット同期が確立されると、その旨をカウンタ
に通知する。カウンタはクロックを計数し、その値がパ
ケットのデータのビット数に等しくなると、その旨をビ
ット同期回路に通知する。これを受けてビット同期回路
は次のパケットのビット同期を開始する。
【００２４】このような動作を行うことによって、パケ
ット同期回路が動作を開始する時点では必ずビット同期
が確立されているので、確実にパケット同期パターンを
検出することができる。また、スイッチの切換えによっ
てガードタイム中に不定なパターンが生じても、これを
パケット同期パターンと誤って判断することがない。
ット同期回路が動作を開始する時点では必ずビット同期
が確立されているので、確実にパケット同期パターンを
検出することができる。また、スイッチの切換えによっ
てガードタイム中に不定なパターンが生じても、これを
パケット同期パターンと誤って判断することがない。
【００２５】また、特開平９−３０７５６２号公報に記
載の光ネットワーク装置ではパケットの境界にガードタ
イムを設けるとともに、送信ノードから光スイッチまで
の光ファイバの線長及び光スイッチから受信ノードまで
の光ファイバの線長を調節し、ネットワーク全体が同期
動作するようにしている。これによって、受信ノードで
パケット同期パターンを検出してパケット同期をとる必
要がないので、パケット同期パターンが不要になり、パ
ケット転送のレイテンシを短縮することができる。
載の光ネットワーク装置ではパケットの境界にガードタ
イムを設けるとともに、送信ノードから光スイッチまで
の光ファイバの線長及び光スイッチから受信ノードまで
の光ファイバの線長を調節し、ネットワーク全体が同期
動作するようにしている。これによって、受信ノードで
パケット同期パターンを検出してパケット同期をとる必
要がないので、パケット同期パターンが不要になり、パ
ケット転送のレイテンシを短縮することができる。
【００２６】
【発明が解決しようとする課題】上述した従来のパケッ
ト交換ネットワークでは、ガードタイムの長さが十分に
長くなければ、パケットがスイッチに入力されるタイミ
ングのずれを吸収することができない。ガードタイムは
ネットワークにとってパケットを送ることができない無
駄な時間に過ぎないので、ガードタイムが長くなるほど
ネットワークの伝送効率が低下することとなる。
ト交換ネットワークでは、ガードタイムの長さが十分に
長くなければ、パケットがスイッチに入力されるタイミ
ングのずれを吸収することができない。ガードタイムは
ネットワークにとってパケットを送ることができない無
駄な時間に過ぎないので、ガードタイムが長くなるほど
ネットワークの伝送効率が低下することとなる。
【００２７】逆にいうと、ガードタイムの長さを最低限
に抑え、ネットワークの伝送効率を高くするためには、
送信ノードからパケット交換機までの伝送路長を厳密に
調節する必要がある。特に、特開平９−３０７５６２号
公報に記載の光ネットワーク装置ではパケット同期をと
るために、パケット交換機から受信ノードまでの伝送路
長をも厳密に調節する必要がある。
に抑え、ネットワークの伝送効率を高くするためには、
送信ノードからパケット交換機までの伝送路長を厳密に
調節する必要がある。特に、特開平９−３０７５６２号
公報に記載の光ネットワーク装置ではパケット同期をと
るために、パケット交換機から受信ノードまでの伝送路
長をも厳密に調節する必要がある。
【００２８】そこで、本発明の目的は上記の問題点を解
消し、伝送路長を厳密に調節することなく、ガードタイ
ムの長さを最低限に抑え、ネットワークの伝送効率を高
くすることができるパケット交換ネットワークを提供す
ることにある。
消し、伝送路長を厳密に調節することなく、ガードタイ
ムの長さを最低限に抑え、ネットワークの伝送効率を高
くすることができるパケット交換ネットワークを提供す
ることにある。
【００２９】
【課題を解決するための手段】本発明によるパケット交
換ネットワークは、パケットを送信する複数の送信ノー
ドと、前記送信ノードから送信されたパケットの交換を
行うパケット交換機と、前記パケット交換機で交換され
たパケットを受信する複数の受信ノードとを含み、前記
パケット間の境界に前記パケット毎に複数の通信回線間
の交換を行うためのガードタイムを設けたパケット交換
ネットワークであって、前記パケット交換機の交換タイ
ミングを検出しかつその検出した交換タイミングを交換
タイミング信号として出力する交換タイミング検出手段
と、前記交換タイミングを記憶するタイミング記憶手段
とを前記複数の受信ノード各々に備えている。
換ネットワークは、パケットを送信する複数の送信ノー
ドと、前記送信ノードから送信されたパケットの交換を
行うパケット交換機と、前記パケット交換機で交換され
たパケットを受信する複数の受信ノードとを含み、前記
パケット間の境界に前記パケット毎に複数の通信回線間
の交換を行うためのガードタイムを設けたパケット交換
ネットワークであって、前記パケット交換機の交換タイ
ミングを検出しかつその検出した交換タイミングを交換
タイミング信号として出力する交換タイミング検出手段
と、前記交換タイミングを記憶するタイミング記憶手段
とを前記複数の受信ノード各々に備えている。
【００３０】本発明によるパケット交換ネットワーク
は、パケットを送信する複数の送信ノードと、前記送信
ノードから送信されたパケットの交換を行うパケット交
換機と、前記パケット交換機で交換されたパケットを受
信する複数の受信ノードとを含み、前記パケット間の境
界に前記パケット毎に複数の通信回線間の交換を行うた
めのガードタイムを設けたパケット交換ネットワークで
あって、前記パケットを遅延しかつその遅延量を可変と
する可変遅延手段を前記複数の送信ノード各々に備え、
前記パケット交換機の交換タイミングを検出しかつその
検出した交換タイミングを交換タイミング信号として出
力する交換タイミング検出手段と、前記パケットの先頭
受信タイミングを検出しかつその検出した先頭受信タイ
ミングを先頭受信タイミング信号として出力する先頭検
出手段と、前記交換タイミング信号及び前記先頭受信タ
イミング信号から前記交換タイミングと前記先頭受信タ
イミングとの時間差を求める手段とを前記複数の受信ノ
ード各々のうちの少なくとも一つに具備し、 前記交換タ
イミングと前記先頭受信タイミングとの時間差を基に前
記可変遅延手段の遅延量を可変するようにしている。
は、パケットを送信する複数の送信ノードと、前記送信
ノードから送信されたパケットの交換を行うパケット交
換機と、前記パケット交換機で交換されたパケットを受
信する複数の受信ノードとを含み、前記パケット間の境
界に前記パケット毎に複数の通信回線間の交換を行うた
めのガードタイムを設けたパケット交換ネットワークで
あって、前記パケットを遅延しかつその遅延量を可変と
する可変遅延手段を前記複数の送信ノード各々に備え、
前記パケット交換機の交換タイミングを検出しかつその
検出した交換タイミングを交換タイミング信号として出
力する交換タイミング検出手段と、前記パケットの先頭
受信タイミングを検出しかつその検出した先頭受信タイ
ミングを先頭受信タイミング信号として出力する先頭検
出手段と、前記交換タイミング信号及び前記先頭受信タ
イミング信号から前記交換タイミングと前記先頭受信タ
イミングとの時間差を求める手段とを前記複数の受信ノ
ード各々のうちの少なくとも一つに具備し、 前記交換タ
イミングと前記先頭受信タイミングとの時間差を基に前
記可変遅延手段の遅延量を可変するようにしている。
【００３１】すなわち、本発明の第１のパケット交換ネ
ットワークは、パケットを送信する複数の送信ノード
と、送信ノードから送信されたパケットの交換を行うパ
ケット交換機と、パケット交換機で交換されたパケット
を受信する複数の受信ノードとを含み、パケット間の境
界にパケット毎に複数の通信回線間の交換を行うための
ガードタイムを設けたパケット交換ネットワークにおい
て、受信ノードが、パケット交換機の交換タイミングを
検出しかつその検出した交換タイミングを交換タイミン
グ信号として出力する交換タイミング検出手段と、交換
タイミングを記憶するタイミング記憶手段とを有してい
る。
ットワークは、パケットを送信する複数の送信ノード
と、送信ノードから送信されたパケットの交換を行うパ
ケット交換機と、パケット交換機で交換されたパケット
を受信する複数の受信ノードとを含み、パケット間の境
界にパケット毎に複数の通信回線間の交換を行うための
ガードタイムを設けたパケット交換ネットワークにおい
て、受信ノードが、パケット交換機の交換タイミングを
検出しかつその検出した交換タイミングを交換タイミン
グ信号として出力する交換タイミング検出手段と、交換
タイミングを記憶するタイミング記憶手段とを有してい
る。
【００３２】本発明の第２のパケット交換ネットワーク
は、第１の送信ノードがビット同期パターンと等しい第
１の信号パターンを送信し、第２の送信ノードがビット
同期パターンとは異なる第２の信号パターンを送信する
際に、ある出力ポートの出力信号を第１及び第２の送信
ノードから出力される信号から第２及び第１の送信ノー
ドから出力される信号に交換し、受信ノードが第１の信
号パターンから第２の信号パターンへの変化点及び第２
の信号パターンから第１の信号パターンへの変化点のい
ずれかを検出することで交換タイミングを検出するよう
にしている。
は、第１の送信ノードがビット同期パターンと等しい第
１の信号パターンを送信し、第２の送信ノードがビット
同期パターンとは異なる第２の信号パターンを送信する
際に、ある出力ポートの出力信号を第１及び第２の送信
ノードから出力される信号から第２及び第１の送信ノー
ドから出力される信号に交換し、受信ノードが第１の信
号パターンから第２の信号パターンへの変化点及び第２
の信号パターンから第１の信号パターンへの変化点のい
ずれかを検出することで交換タイミングを検出するよう
にしている。
【００３３】本発明の第３のパケット交換ネットワーク
は、交換タイミング信号が、クロックの何周期目である
かを示す情報と、そのクロック周期における並列信号内
の位置を示す情報とからなっている。
は、交換タイミング信号が、クロックの何周期目である
かを示す情報と、そのクロック周期における並列信号内
の位置を示す情報とからなっている。
【００３４】これらによって、パケット交換機から受信
ノードまでの経路長の調節を行わなくても、受信ノード
はパケット交換機の交換タイミングと同期して動作する
ことが可能となる。その結果、送信ノードからパケット
交換機までの経路長だけを厳密に調節しておけば、ネッ
トワーク全体を同期動作させることができるので、例え
ばパケットにパケット同期パターンを付加しなくてもパ
ケット同期をとることが可能になり、パケット伝送のレ
イテンシが削減される。
ノードまでの経路長の調節を行わなくても、受信ノード
はパケット交換機の交換タイミングと同期して動作する
ことが可能となる。その結果、送信ノードからパケット
交換機までの経路長だけを厳密に調節しておけば、ネッ
トワーク全体を同期動作させることができるので、例え
ばパケットにパケット同期パターンを付加しなくてもパ
ケット同期をとることが可能になり、パケット伝送のレ
イテンシが削減される。
【００３５】本発明の第４のパケット交換ネットワーク
は、パケットを送信する複数の送信ノードと、送信ノー
ドから送信されたパケットの交換を行うパケット交換機
と、パケット交換機で交換されたパケットを受信する複
数の受信ノードとを含み、パケット間の境界にパケット
毎に複数の通信回線間の交換を行うためのガードタイム
を設けたパケット交換ネットワークにおいて、送信ノー
ドが、パケットを遅延しかつその遅延量を可変とする可
変遅延手段を有している。
は、パケットを送信する複数の送信ノードと、送信ノー
ドから送信されたパケットの交換を行うパケット交換機
と、パケット交換機で交換されたパケットを受信する複
数の受信ノードとを含み、パケット間の境界にパケット
毎に複数の通信回線間の交換を行うためのガードタイム
を設けたパケット交換ネットワークにおいて、送信ノー
ドが、パケットを遅延しかつその遅延量を可変とする可
変遅延手段を有している。
【００３６】これによって、送信ノードからパケット交
換機までの遅延調節を容易に行えるので、送信ノードか
らパケット交換機までの経路長を厳密に調節しなくて
も、送信ノードはパケット交換機の交換タイミングと同
期して動作することが可能となる。その結果、パケット
交換機の交換のためにパケット間に設けるガードタイム
の長さを最小限に抑えることが可能となる。この場合、
パケット交換機から受信ノードまでの経路長だけを厳密
に調節しておけば、ネットワーク全体を同期動作させる
ことが可能となるので、パケットにパケット同期パター
ンを付加しなくてもパケット同期をとることが可能にな
り、パケット伝送のレイテンシが削減される。
換機までの遅延調節を容易に行えるので、送信ノードか
らパケット交換機までの経路長を厳密に調節しなくて
も、送信ノードはパケット交換機の交換タイミングと同
期して動作することが可能となる。その結果、パケット
交換機の交換のためにパケット間に設けるガードタイム
の長さを最小限に抑えることが可能となる。この場合、
パケット交換機から受信ノードまでの経路長だけを厳密
に調節しておけば、ネットワーク全体を同期動作させる
ことが可能となるので、パケットにパケット同期パター
ンを付加しなくてもパケット同期をとることが可能にな
り、パケット伝送のレイテンシが削減される。
【００３７】本発明の第５のパケット交換ネットワーク
は、パケット交換機の交換タイミングを検出しかつ該交
換タイミングを交換タイミング信号として出力する交換
タイミング検出手段と、パケットの先頭受信タイミング
を検出しかつ該先頭受信タイミングを先頭受信タイミン
グ信号として出力する先頭検出手段と、該交換タイミン
グ信号と該先頭受信タイミング信号とから該交換タイミ
ングと該先頭受信タイミングとの時間差を求める制御手
段とを受信ノードに備え、該時間差を送信ノードの可変
遅延手段がパケットに与える遅延の長さに帰還するよう
にしている。
は、パケット交換機の交換タイミングを検出しかつ該交
換タイミングを交換タイミング信号として出力する交換
タイミング検出手段と、パケットの先頭受信タイミング
を検出しかつ該先頭受信タイミングを先頭受信タイミン
グ信号として出力する先頭検出手段と、該交換タイミン
グ信号と該先頭受信タイミング信号とから該交換タイミ
ングと該先頭受信タイミングとの時間差を求める制御手
段とを受信ノードに備え、該時間差を送信ノードの可変
遅延手段がパケットに与える遅延の長さに帰還するよう
にしている。
【００３８】これによって、上述した送信ノードからパ
ケット交換機までの遅延調節を自動的に行うことが可能
になる。送信ノードからパケット交換機までの経路長調
節及びパケット交換機から受信ノードまでの経路長調節
の何れも行わなくても、全ての送信ノード及び受信ノー
ドをパケット交換機の交換タイミングと同期して動作さ
せることが可能となる。
ケット交換機までの遅延調節を自動的に行うことが可能
になる。送信ノードからパケット交換機までの経路長調
節及びパケット交換機から受信ノードまでの経路長調節
の何れも行わなくても、全ての送信ノード及び受信ノー
ドをパケット交換機の交換タイミングと同期して動作さ
せることが可能となる。
【００３９】本発明の第６のパケット交換ネットワーク
は、第１の送信ノードがビット同期パターンと等しい第
１の信号パターンを送信し、第２の送信ノードがビット
同期パターンとは異なる第２の信号パターンを送信する
パケット交換機において、ある出力ポートの出力信号を
第１の送信ノードから出力された信号から第２の送信ノ
ードから出力された信号へ、または第２の送信ノードか
ら出力された信号から第１の送信ノードから出力された
信号へ交換し、受信ノードは出力信号を受信し、第１の
信号パターンから第２の信号パターンへの変化点、また
は第２の信号パターンから第１の信号パターンへの変化
点を検出することによって、交換タイミングを検出して
いる。
は、第１の送信ノードがビット同期パターンと等しい第
１の信号パターンを送信し、第２の送信ノードがビット
同期パターンとは異なる第２の信号パターンを送信する
パケット交換機において、ある出力ポートの出力信号を
第１の送信ノードから出力された信号から第２の送信ノ
ードから出力された信号へ、または第２の送信ノードか
ら出力された信号から第１の送信ノードから出力された
信号へ交換し、受信ノードは出力信号を受信し、第１の
信号パターンから第２の信号パターンへの変化点、また
は第２の信号パターンから第１の信号パターンへの変化
点を検出することによって、交換タイミングを検出して
いる。
【００４０】本発明の第６のパケット交換ネットワーク
は、本発明の第１のパケット交換ネットワークまたは本
発明の第５のパケット交換ネットワークにおける交換タ
イミング検出手段を提供するものである。この方法はロ
ジック回路のみで実現されるので、低コストである。ま
た、アナログ的な波形に依存しないので、雑音に強くか
つ高精度である。
は、本発明の第１のパケット交換ネットワークまたは本
発明の第５のパケット交換ネットワークにおける交換タ
イミング検出手段を提供するものである。この方法はロ
ジック回路のみで実現されるので、低コストである。ま
た、アナログ的な波形に依存しないので、雑音に強くか
つ高精度である。
【００４１】本発明の第７のパケット交換ネットワーク
は、交換タイミング信号が、クロックの何周期目である
かを示す情報と、そのクロック周期における並列信号内
の位置を示す情報とからなっている。
は、交換タイミング信号が、クロックの何周期目である
かを示す情報と、そのクロック周期における並列信号内
の位置を示す情報とからなっている。
【００４２】これによって、交換タイミング検出手段を
並列回路で構成することが可能となる。また、動作クロ
ック周波数を低くすることが可能となるので、安価な半
導体プロセスで実現することが可能となり、低コストに
なるとともに、交換タイミング信号の分解能を十分に小
さくしながら広い範囲の交換タイミングを表すことが可
能となる。
並列回路で構成することが可能となる。また、動作クロ
ック周波数を低くすることが可能となるので、安価な半
導体プロセスで実現することが可能となり、低コストに
なるとともに、交換タイミング信号の分解能を十分に小
さくしながら広い範囲の交換タイミングを表すことが可
能となる。
【００４３】本発明の第８のパケット交換ネットワーク
は、送信ノードがパケットにパケット同期パターンを付
加して送信し、受信ノードが該パケット同期パターンを
検出してパケットの先頭受信タイミングを検出してい
る。
は、送信ノードがパケットにパケット同期パターンを付
加して送信し、受信ノードが該パケット同期パターンを
検出してパケットの先頭受信タイミングを検出してい
る。
【００４４】本発明の第８のパケット交換ネットワーク
は、本発明の第５のパケット交換ネットワークにおける
先頭検出手段を提供するものである。この方法はロジッ
ク回路のみで実現されるので、低コストとなる。また、
アナログ的な波形に依存しないので、雑音に強くかつ高
精度である。
は、本発明の第５のパケット交換ネットワークにおける
先頭検出手段を提供するものである。この方法はロジッ
ク回路のみで実現されるので、低コストとなる。また、
アナログ的な波形に依存しないので、雑音に強くかつ高
精度である。
【００４５】本発明の第９のパケット交換ネットワーク
は、先頭受信タイミング信号が、クロックの何周期目で
あるかを示す情報と、そのクロック周期における並列信
号内の位置を示す情報とからなっている。
は、先頭受信タイミング信号が、クロックの何周期目で
あるかを示す情報と、そのクロック周期における並列信
号内の位置を示す情報とからなっている。
【００４６】これによって、先頭検出手段を並列回路で
構成することが可能となる。動作クロック周波数を低く
することが可能となるので、安価な半導体プロセスで実
現され、低コストとなる。また、先頭受信タイミング信
号の分解能を十分に小さくしながら広い範囲の先頭受信
タイミングを表すことが可能となる。
構成することが可能となる。動作クロック周波数を低く
することが可能となるので、安価な半導体プロセスで実
現され、低コストとなる。また、先頭受信タイミング信
号の分解能を十分に小さくしながら広い範囲の先頭受信
タイミングを表すことが可能となる。
【００４７】本発明の第１０のパケット交換ネットワー
クは、可変遅延手段が複数のフリップフロップまたはレ
ジスタを多段に接続したシフトレジスタと、複数のフリ
ップフロップまたはレジスタの出力の中から１つを選択
して出力するセレクタとからなっている。
クは、可変遅延手段が複数のフリップフロップまたはレ
ジスタを多段に接続したシフトレジスタと、複数のフリ
ップフロップまたはレジスタの出力の中から１つを選択
して出力するセレクタとからなっている。
【００４８】本発明の第１０のパケット交換ネットワー
クは、本発明の第４のパケット交換ネットワークにおけ
る可変遅延手段を提供するものである。この方法はロジ
ック回路のみで実現されるので、低コストとなる。ま
た、遅延量を正確にクロック周期の整数倍に設定するこ
とが可能となり、高精度である。
クは、本発明の第４のパケット交換ネットワークにおけ
る可変遅延手段を提供するものである。この方法はロジ
ック回路のみで実現されるので、低コストとなる。ま
た、遅延量を正確にクロック周期の整数倍に設定するこ
とが可能となり、高精度である。
【００４９】本発明の第１１のパケット交換ネットワー
クは、可変遅延手段が並列信号のビット順を巡回して出
力するビットローテータからなる本発明の第２のパケッ
ト交換ネットワークである。
クは、可変遅延手段が並列信号のビット順を巡回して出
力するビットローテータからなる本発明の第２のパケッ
ト交換ネットワークである。
【００５０】本発明の第１１のパケット交換ネットワー
クは、本発明の第４のパケット交換ネットワークにおけ
る可変遅延手段を提供するものである。この方法は並列
ロジック回路のみで実現され、動作クロック周波数を低
くすることが可能となるので、非常に低コストとなる。
しかも、遅延の可変ステップを十分に小さくすることが
可能となるので、高精度な遅延調節が可能である。
クは、本発明の第４のパケット交換ネットワークにおけ
る可変遅延手段を提供するものである。この方法は並列
ロジック回路のみで実現され、動作クロック周波数を低
くすることが可能となるので、非常に低コストとなる。
しかも、遅延の可変ステップを十分に小さくすることが
可能となるので、高精度な遅延調節が可能である。
【００５１】本発明の第１２のパケット交換ネットワー
クは、送信ノードがパケットにパケット同期パターンを
付加して送信し、受信ノードが該パケット同期パターン
を検出することによってフレーム同期あるいはパケット
同期を実現し、かつ受信ノードにおいて最初にパケット
同期パターンが検出されたタイミングを中心とするある
一定時間の範囲をウィンドウとし、次のパケット以降で
はウィンドウ内でのみパケット同期パターンの検出を行
っている。
クは、送信ノードがパケットにパケット同期パターンを
付加して送信し、受信ノードが該パケット同期パターン
を検出することによってフレーム同期あるいはパケット
同期を実現し、かつ受信ノードにおいて最初にパケット
同期パターンが検出されたタイミングを中心とするある
一定時間の範囲をウィンドウとし、次のパケット以降で
はウィンドウ内でのみパケット同期パターンの検出を行
っている。
【００５２】これによって、フレーム同期あるいはパケ
ット同期の前方保護や後方保護を実現することが可能と
なる。後方保護を行うことによって同期パターン以外の
パターンに誤同期する可能性を減らすことが可能とな
り、前方保護を行うことによって同期パターンにビット
誤りが生じることによる同期外れを防ぐことが可能とな
る。
ット同期の前方保護や後方保護を実現することが可能と
なる。後方保護を行うことによって同期パターン以外の
パターンに誤同期する可能性を減らすことが可能とな
り、前方保護を行うことによって同期パターンにビット
誤りが生じることによる同期外れを防ぐことが可能とな
る。
【００５３】本発明の第１３のパケット交換ネットワー
クは、第１の送信ノードからパケット交換機の第１の入
力ポートと第１のスイッチ素子とをへて第１の受信ノー
ドに至る第１の伝送経路上で求められた交換タイミング
と先頭受信タイミングとの差を第１の時間差とし、第１
の送信ノードからパケット交換機の第１の入力ポートと
第２のスイッチ素子とをへて第２の受信ノードに至る第
２の伝送経路上で求められた交換タイミングと先頭受信
タイミングとの差を第２の時間差とし、第１の時間差と
第２の時間差との差を、第１の入力ポートから第１のス
イッチ素子までの遅延または第１の入力ポートから第２
のスイッチ素子までの遅延の何れかに帰還している。こ
れによって、パケット交換機内のスキューを自動的に吸
収することが可能となる。
クは、第１の送信ノードからパケット交換機の第１の入
力ポートと第１のスイッチ素子とをへて第１の受信ノー
ドに至る第１の伝送経路上で求められた交換タイミング
と先頭受信タイミングとの差を第１の時間差とし、第１
の送信ノードからパケット交換機の第１の入力ポートと
第２のスイッチ素子とをへて第２の受信ノードに至る第
２の伝送経路上で求められた交換タイミングと先頭受信
タイミングとの差を第２の時間差とし、第１の時間差と
第２の時間差との差を、第１の入力ポートから第１のス
イッチ素子までの遅延または第１の入力ポートから第２
のスイッチ素子までの遅延の何れかに帰還している。こ
れによって、パケット交換機内のスキューを自動的に吸
収することが可能となる。
【００５４】本発明の第１４のパケット交換ネットワー
クは、起動時に、交換タイミングを検出してこれを記憶
する交換タイミング検出動作と、先頭受信タイミングを
検出してこれと交換タイミングとの時間差を求めかつ当
該時間差を可変遅延手段の遅延量に帰還する遅延調整動
作とを行うようにしている。これによって、例えば各送
信ノードからパケット交換機までの経路長が異なる場合
でも、この経路長差による遅延差をネットワーク起動時
に自動的に吸収し、全ての送信ノードとパケット交換機
とを同期して動作させることが可能となる。
クは、起動時に、交換タイミングを検出してこれを記憶
する交換タイミング検出動作と、先頭受信タイミングを
検出してこれと交換タイミングとの時間差を求めかつ当
該時間差を可変遅延手段の遅延量に帰還する遅延調整動
作とを行うようにしている。これによって、例えば各送
信ノードからパケット交換機までの経路長が異なる場合
でも、この経路長差による遅延差をネットワーク起動時
に自動的に吸収し、全ての送信ノードとパケット交換機
とを同期して動作させることが可能となる。
【００５５】本発明の第１５のパケット交換ネットワー
クは、稼働中にも、先頭受信タイミングの検出を行い、
これと交換タイミングとの時間差を求めるようにしてい
る。これによって、交換タイミングがガードタイムから
外れそうになった場合に、例えばアラームを出して再起
動する等の動作が可能となる。
クは、稼働中にも、先頭受信タイミングの検出を行い、
これと交換タイミングとの時間差を求めるようにしてい
る。これによって、交換タイミングがガードタイムから
外れそうになった場合に、例えばアラームを出して再起
動する等の動作が可能となる。
【００５６】本発明の第１６のパケット交換ネットワー
クは、稼働中にも、時間差を可変遅延手段の遅延量に帰
還する遅延調整動作を行うようにしている。これによっ
て、交換タイミングがガードタイムから外れるのを防ぐ
ことが可能となる。
クは、稼働中にも、時間差を可変遅延手段の遅延量に帰
還する遅延調整動作を行うようにしている。これによっ
て、交換タイミングがガードタイムから外れるのを防ぐ
ことが可能となる。
【００５７】本発明の第１７のパケット交換ネットワー
クは、稼働中に、送信ノードでは送信アドレスをパケッ
ト内に書込み、受信ノードでは送信アドレスを読み取っ
てこれに基づいて特定の送信ノードから送信されたパケ
ットの先頭受信タイミングを検出するようにしている。
これによって、稼働中に誤差信号の監視が可能となるの
で、交換タイミングがガードタイムから外れるのを防ぐ
ことが可能となる。
クは、稼働中に、送信ノードでは送信アドレスをパケッ
ト内に書込み、受信ノードでは送信アドレスを読み取っ
てこれに基づいて特定の送信ノードから送信されたパケ
ットの先頭受信タイミングを検出するようにしている。
これによって、稼働中に誤差信号の監視が可能となるの
で、交換タイミングがガードタイムから外れるのを防ぐ
ことが可能となる。
【００５８】本発明の第１８のパケット交換ネットワー
クは、稼働中に、受信ノードでは現在受信しているパケ
ットがどの送信ノードから送信されたものであるかを示
す信号をパケット交換機の制御回路から受取り、当該信
号に基づいて特定の送信ノードから送信されたパケット
の先頭受信タイミングを検出するようにしている。これ
によって、稼働中に誤差信号の監視が可能となり、交換
タイミングがガードタイムから外れるのを防ぐことが可
能となる。
クは、稼働中に、受信ノードでは現在受信しているパケ
ットがどの送信ノードから送信されたものであるかを示
す信号をパケット交換機の制御回路から受取り、当該信
号に基づいて特定の送信ノードから送信されたパケット
の先頭受信タイミングを検出するようにしている。これ
によって、稼働中に誤差信号の監視が可能となり、交換
タイミングがガードタイムから外れるのを防ぐことが可
能となる。
【００５９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の第１の実施例に
よるパケット交換ネットワークの構成を示すブロック図
である。図において、本発明の第１の実施例によるパケ
ット交換ネットワークは４×４のパケット交換ネットワ
ークであり、送信ノード１−０〜１−３と、受信ノード
２−０〜２−３と、パケット交換機３と、クロック発生
回路４と、ＣＰＵ５とから構成されている。
面を参照して説明する。図１は本発明の第１の実施例に
よるパケット交換ネットワークの構成を示すブロック図
である。図において、本発明の第１の実施例によるパケ
ット交換ネットワークは４×４のパケット交換ネットワ
ークであり、送信ノード１−０〜１−３と、受信ノード
２−０〜２−３と、パケット交換機３と、クロック発生
回路４と、ＣＰＵ５とから構成されている。
【００６０】ここで、送信ノード１−０〜１−３及び受
信ノード２−０〜２−３にはクロック発生回路４からシ
ステムクロック１１１が等長配線によって分配されてい
る。したがって、全ての送信ノード１−０〜１−３と受
信ノード２−０〜２−３とにおいてシステムクロック１
１１は同相である。
信ノード２−０〜２−３にはクロック発生回路４からシ
ステムクロック１１１が等長配線によって分配されてい
る。したがって、全ての送信ノード１−０〜１−３と受
信ノード２−０〜２−３とにおいてシステムクロック１
１１は同相である。
【００６１】また、送信ノード１−０〜１−３とパケッ
ト交換機３とにはシステムクロック１１１の１０倍の周
期を持つパケットクロック１１２が等長配線によって分
配されている。全ての受信ノード２−０〜２−３は制御
バス１１０を用いてＣＰＵ５と通信を行うことができ
る。尚、パケット交換機３は光スイッチ３０と、制御回
路３１とから構成されている。
ト交換機３とにはシステムクロック１１１の１０倍の周
期を持つパケットクロック１１２が等長配線によって分
配されている。全ての受信ノード２−０〜２−３は制御
バス１１０を用いてＣＰＵ５と通信を行うことができ
る。尚、パケット交換機３は光スイッチ３０と、制御回
路３１とから構成されている。
【００６２】図２は図１の送信ノード１の構成を示すブ
ロック図であり、図３は図１の送信ノード１のビット同
期パターン付加回路から出力される信号を示すタイミン
グチャートである。送信ノード１にはパケットのペイロ
ードｃとして１６バイトのデータがシステムクロック１
１１に同期して入力される。データのバス幅が１６ビッ
トなので、ペイロードｃの長さは８システムクロック周
期になる。
ロック図であり、図３は図１の送信ノード１のビット同
期パターン付加回路から出力される信号を示すタイミン
グチャートである。送信ノード１にはパケットのペイロ
ードｃとして１６バイトのデータがシステムクロック１
１１に同期して入力される。データのバス幅が１６ビッ
トなので、ペイロードｃの長さは８システムクロック周
期になる。
【００６３】図２において、送信ノード１はガードタイ
ム付加回路１０と、ビット同期パターン付加回路１１
と、並列／直列変換回路１２と、光送信器１３と、逓倍
回路１４とから構成されている。
ム付加回路１０と、ビット同期パターン付加回路１１
と、並列／直列変換回路１２と、光送信器１３と、逓倍
回路１４とから構成されている。
【００６４】ガードタイム付加回路１０は入力されたペ
イロードｃを一旦蓄え、パケットクロック１１２の立上
りにペイロードｃの先頭を合わせて出力する。パケット
クロック１１２が１０システムクロック周期の長さであ
るのに対し、ペイロードｃは８システムクロック周期な
ので、ペイロードの後に残った２システムクロック周期
の部分には３２ビットの“１”を挿入する。
イロードｃを一旦蓄え、パケットクロック１１２の立上
りにペイロードｃの先頭を合わせて出力する。パケット
クロック１１２が１０システムクロック周期の長さであ
るのに対し、ペイロードｃは８システムクロック周期な
ので、ペイロードの後に残った２システムクロック周期
の部分には３２ビットの“１”を挿入する。
【００６５】ビット同期パターン付加回路１１はガード
タイム付加回路１０から入力されたペイロードｃを１シ
ステムクロック遅延し、データの先頭に“０１０１０１
０１０１０１０１０１”という１６ビットのビット同期
パターンｂを付加する。その結果、ペイロードｃの後に
“１”の１６ビット連続がガードタイムａとして残る。
ビット同期パターン付加回路１１から出力された信号は
並列／直列変換回路１２によって１６ビット幅の並列信
号から直列信号に変換される。
タイム付加回路１０から入力されたペイロードｃを１シ
ステムクロック遅延し、データの先頭に“０１０１０１
０１０１０１０１０１”という１６ビットのビット同期
パターンｂを付加する。その結果、ペイロードｃの後に
“１”の１６ビット連続がガードタイムａとして残る。
ビット同期パターン付加回路１１から出力された信号は
並列／直列変換回路１２によって１６ビット幅の並列信
号から直列信号に変換される。
【００６６】逓倍回路１４はシステムクロック１１１を
１６逓倍してシリアルクロック１１３を生成する。並列
／直列変換回路１２から出力される直列信号はシリアル
クロック１１３に同期している。光送信器１３は並列／
直列変換回路１２から入力された電気の直列信号を光信
号に変換して送信する。尚、図１の送信ノード１−０〜
１−３は図２に示す送信ノード１の構成と同様の構成と
なっており、送信ノード１と同様に動作する。
１６逓倍してシリアルクロック１１３を生成する。並列
／直列変換回路１２から出力される直列信号はシリアル
クロック１１３に同期している。光送信器１３は並列／
直列変換回路１２から入力された電気の直列信号を光信
号に変換して送信する。尚、図１の送信ノード１−０〜
１−３は図２に示す送信ノード１の構成と同様の構成と
なっており、送信ノード１と同様に動作する。
【００６７】送信ノード１−０〜１−３とパケット交換
機３とを結ぶ光ファイバ１００−０〜１００−３の長さ
は送信ノード１−０〜１−３のビット同期パターン付加
回路１１から出力されたパケットがパケット交換機３の
光スイッチ３０に入力されるまでのレイテンシが「１パ
ケットクロック周期−８シリアルクロック周期」に等し
くなるように厳密に調節されている。また、パケット交
換機３の制御回路３１はパケットクロック１１２に同期
して光スイッチ３０の切換えを行う。
機３とを結ぶ光ファイバ１００−０〜１００−３の長さ
は送信ノード１−０〜１−３のビット同期パターン付加
回路１１から出力されたパケットがパケット交換機３の
光スイッチ３０に入力されるまでのレイテンシが「１パ
ケットクロック周期−８シリアルクロック周期」に等し
くなるように厳密に調節されている。また、パケット交
換機３の制御回路３１はパケットクロック１１２に同期
して光スイッチ３０の切換えを行う。
【００６８】したがって、パケットクロックの立上りに
おいて送信ノード１−０〜１−３からパケットが送信さ
れると、次の立上りと同時にそのパケットがパケット交
換機３を通過し、光スイッチ３０の切換えはそのパケッ
トの直前のガードタイムａのちょうど中間で行われる。
おいて送信ノード１−０〜１−３からパケットが送信さ
れると、次の立上りと同時にそのパケットがパケット交
換機３を通過し、光スイッチ３０の切換えはそのパケッ
トの直前のガードタイムａのちょうど中間で行われる。
【００６９】図４は図１の光スイッチ３０の構成を示す
ブロック図である。図において、入力ポート３２−０〜
３２−３から入力された光信号は光分波器３３−０〜３
３−３によって分波され、夫々４個の光ゲートスイッチ
３４−０〜３４−３，３４−４〜３４−７，３４−８〜
３４−１１，３４−１２〜３４−１５に入力される。
ブロック図である。図において、入力ポート３２−０〜
３２−３から入力された光信号は光分波器３３−０〜３
３−３によって分波され、夫々４個の光ゲートスイッチ
３４−０〜３４−３，３４−４〜３４−７，３４−８〜
３４−１１，３４−１２〜３４−１５に入力される。
【００７０】光スイッチ３０の切換えは光ゲートスイッ
チ３４−０〜３４−１５のオンオフによって行われる。
光ゲートスイッチ３４−０〜３４−１５は半導体光増幅
器であり、電流を流すとオン状態になって光信号を透過
し、電流を流さないとオフ状態になって光信号を遮断す
る。夫々４個１組の光ゲートスイッチ３４−０〜３４−
３，３４−４〜３４−７，３４−８〜３４−１１，３４
−１２〜３４−１５の各々の組は４個の光合波器３５−
０〜３５−３に接続されている。
チ３４−０〜３４−１５のオンオフによって行われる。
光ゲートスイッチ３４−０〜３４−１５は半導体光増幅
器であり、電流を流すとオン状態になって光信号を透過
し、電流を流さないとオフ状態になって光信号を遮断す
る。夫々４個１組の光ゲートスイッチ３４−０〜３４−
３，３４−４〜３４−７，３４−８〜３４−１１，３４
−１２〜３４−１５の各々の組は４個の光合波器３５−
０〜３５−３に接続されている。
【００７１】したがって、４個１組の光ゲートスイッチ
３４−０〜３４−３，３４−４〜３４−７，３４−８〜
３４−１１，３４−１２〜３４−１５の中の１個をオン
にすると、透過した光信号が光合波器３５−０〜３５−
３を経て出力ポート３６−０〜３６−３から出力され
る。
３４−０〜３４−３，３４−４〜３４−７，３４−８〜
３４−１１，３４−１２〜３４−１５の中の１個をオン
にすると、透過した光信号が光合波器３５−０〜３５−
３を経て出力ポート３６−０〜３６−３から出力され
る。
【００７２】光スイッチ３０は４×４のクロスバスイッ
チとして機能する。例えば、光ゲートスイッチ３４−４
をオンにすることによって、入力ポート３２−０から入
力された光信号を出力ポート３６−１から出力すること
ができる。尚、パケット交換機３と受信ノード２−０〜
２−３とを結ぶ光ファイバ１０１−０〜１０１−３の長
さは厳密には調節されていない。
チとして機能する。例えば、光ゲートスイッチ３４−４
をオンにすることによって、入力ポート３２−０から入
力された光信号を出力ポート３６−１から出力すること
ができる。尚、パケット交換機３と受信ノード２−０〜
２−３とを結ぶ光ファイバ１０１−０〜１０１−３の長
さは厳密には調節されていない。
【００７３】図５は図１の受信ノード２の構成を示すブ
ロック図である。図において、受信ノード２は光受信器
２０と、ビット同期回路２１と、直列／並列変換回路２
２と、逓倍回路２４と、分周回路２５と、交換タイミン
グ検出回路２６と、タイミング記憶回路２７と、バスイ
ンタフェース２８とから構成されている。
ロック図である。図において、受信ノード２は光受信器
２０と、ビット同期回路２１と、直列／並列変換回路２
２と、逓倍回路２４と、分周回路２５と、交換タイミン
グ検出回路２６と、タイミング記憶回路２７と、バスイ
ンタフェース２８とから構成されている。
【００７４】光受信器２０に入力された光信号は電気の
直列信号２００に変換される。この直列信号２００は２
分岐され、そのうち一方はビット同期回路２１に入力さ
れ、他方は交換タイミング検出回路２６に入力される。
直列信号２００に変換される。この直列信号２００は２
分岐され、そのうち一方はビット同期回路２１に入力さ
れ、他方は交換タイミング検出回路２６に入力される。
【００７５】ビット同期回路２１は多相クロック型のビ
ット同期回路であり、入力された直列信号２００をシリ
アルクロック１１２に同期させて出力する。ここで、シ
リアルクロック１１２は、クロック発生回路４から分配
されたシステムクロック１１１を逓倍回路２４によって
１６逓倍したものである。ここで、多相クロック型のビ
ット同期回路については特開平７−１９３５６２号公報
等に開示されており、ビット同期回路２１はこれら開示
された技術で容易に実現可能である。
ット同期回路であり、入力された直列信号２００をシリ
アルクロック１１２に同期させて出力する。ここで、シ
リアルクロック１１２は、クロック発生回路４から分配
されたシステムクロック１１１を逓倍回路２４によって
１６逓倍したものである。ここで、多相クロック型のビ
ット同期回路については特開平７−１９３５６２号公報
等に開示されており、ビット同期回路２１はこれら開示
された技術で容易に実現可能である。
【００７６】交換タイミング検出回路２６は交換タイミ
ング信号２０４をタイミング記憶回路２７に対して出力
する。タイミング記憶回路２７は交換タイミングを記憶
し、また交換タイミングを基に分周回路２５のリセット
信号２０６とパケットクロック１２２とを出力する。こ
こで、パケットクロック１２２の周波数はパケットクロ
ック１１２の周波数と等しいが、パケットクロック１２
２の位相はパケットクロック１１２の位相とは必ずしも
一致しない。
ング信号２０４をタイミング記憶回路２７に対して出力
する。タイミング記憶回路２７は交換タイミングを記憶
し、また交換タイミングを基に分周回路２５のリセット
信号２０６とパケットクロック１２２とを出力する。こ
こで、パケットクロック１２２の周波数はパケットクロ
ック１１２の周波数と等しいが、パケットクロック１２
２の位相はパケットクロック１１２の位相とは必ずしも
一致しない。
【００７７】分周回路２５はシリアルクロック１１３を
１６分周してシステムクロック１２１を出力する。シス
テムクロック１２１の立上りのタイミングは分周回路２
５がリセットされるタイミングによって決定される。し
たがって、システムクロック１２１の周波数はシステム
クロック１１１の周波数と等しいが、システムクロック
１２１の位相はシステムクロック１１１の位相とは必ず
しも一致しない。
１６分周してシステムクロック１２１を出力する。シス
テムクロック１２１の立上りのタイミングは分周回路２
５がリセットされるタイミングによって決定される。し
たがって、システムクロック１２１の周波数はシステム
クロック１１１の周波数と等しいが、システムクロック
１２１の位相はシステムクロック１１１の位相とは必ず
しも一致しない。
【００７８】直列／並列変換回路２２はビット同期回路
２１からシリアルクロック１１３に同期して入力された
直列信号２０７を１６ビット幅の並列信号２０８に変換
して出力する。この並列信号２０８はシステムクロック
１２１に同期して出力される。
２１からシリアルクロック１１３に同期して入力された
直列信号２０７を１６ビット幅の並列信号２０８に変換
して出力する。この並列信号２０８はシステムクロック
１２１に同期して出力される。
【００７９】したがって、直列／並列変換を開始する先
頭ビットの位置はシステムクロック１２１の立上りのタ
イミングによって決定される。バスインタフェース２８
は制御バス１１０を介してＣＰＵ５からイネーブル信号
２０２を受取り、これを交換タイミング検出回路２６に
対して出力する。尚、図１の受信ノード２−０〜２−３
は図５に示す受信ノード２の構成と同様の構成となって
おり、受信ノード２と同様に動作する。
頭ビットの位置はシステムクロック１２１の立上りのタ
イミングによって決定される。バスインタフェース２８
は制御バス１１０を介してＣＰＵ５からイネーブル信号
２０２を受取り、これを交換タイミング検出回路２６に
対して出力する。尚、図１の受信ノード２−０〜２−３
は図５に示す受信ノード２の構成と同様の構成となって
おり、受信ノード２と同様に動作する。
【００８０】図６は図５の交換タイミング検出回路２６
及びタイミング記憶回路２７の構成を示すブロック図で
ある。交換タイミング検出回路２６はフリップフロップ
（Ｆ／Ｆ）５０と、オア（ＯＲ）回路５１と、シフトレ
ジスタ（ＳＲ）５２とからなり、タイミング記憶回路２
７はカウンタ５３と、リセット発生回路５４と、パケッ
トクロック発生回路５５とからなる。
及びタイミング記憶回路２７の構成を示すブロック図で
ある。交換タイミング検出回路２６はフリップフロップ
（Ｆ／Ｆ）５０と、オア（ＯＲ）回路５１と、シフトレ
ジスタ（ＳＲ）５２とからなり、タイミング記憶回路２
７はカウンタ５３と、リセット発生回路５４と、パケッ
トクロック発生回路５５とからなる。
【００８１】図７は図６の交換タイミング検出回路２６
及びタイミング記憶回路２７の動作を示すタイミングチ
ャートである。この図７を参照して交換タイミング検出
回路２６及びタイミング記憶回路２７の動作について説
明する。
及びタイミング記憶回路２７の動作を示すタイミングチ
ャートである。この図７を参照して交換タイミング検出
回路２６及びタイミング記憶回路２７の動作について説
明する。
【００８２】光受信器２０から入力された直列信号２０
０はガードタイムａ中は基本的に“１”になるが、光ス
イッチ１０の切換えが行われた期間のみ“０”になる。
この信号はフリップフロップ５０においてシリアルクロ
ックで打ち抜かれ、直列信号２０１としてオア回路５１
に入力される。オア回路５１は直列信号２０１とイネー
ブル信号２０２との論理和信号２０３を出力する。
０はガードタイムａ中は基本的に“１”になるが、光ス
イッチ１０の切換えが行われた期間のみ“０”になる。
この信号はフリップフロップ５０においてシリアルクロ
ックで打ち抜かれ、直列信号２０１としてオア回路５１
に入力される。オア回路５１は直列信号２０１とイネー
ブル信号２０２との論理和信号２０３を出力する。
【００８３】論理和信号２０３はシフトレジスタ５２に
よって予め定められた時間だけ遅延され、交換タイミン
グ信号２０４として出力される。交換タイミング信号２
０４が“０”の時にカウンタ５３がリセットされる。こ
こで、シフトレジスタ５２の段数はカウンタ５３がビッ
ト同期パターンの先頭でリセットされるように、予め定
められている。
よって予め定められた時間だけ遅延され、交換タイミン
グ信号２０４として出力される。交換タイミング信号２
０４が“０”の時にカウンタ５３がリセットされる。こ
こで、シフトレジスタ５２の段数はカウンタ５３がビッ
ト同期パターンの先頭でリセットされるように、予め定
められている。
【００８４】カウンタ５３の値２０５はシリアルクロッ
クにより「１５９」までカウントアップした後に「０」
に戻る。すなわち、カウンタ値２０５は１パケットクロ
ック周期の間、カウントアップを続けた後に「０」に戻
る。イネーブル信号２０２が“１”である限り、カウン
タ値２０５はリセットされず、ビット同期パターンの先
頭で「０」になり、カウントアップして次のビット同期
パターンの先頭で再び「０」に戻るという動作を繰返
す。カウンタ値２０５はリセット発生回路５４とパケッ
トクロック発生回路５５とに入力される。
クにより「１５９」までカウントアップした後に「０」
に戻る。すなわち、カウンタ値２０５は１パケットクロ
ック周期の間、カウントアップを続けた後に「０」に戻
る。イネーブル信号２０２が“１”である限り、カウン
タ値２０５はリセットされず、ビット同期パターンの先
頭で「０」になり、カウントアップして次のビット同期
パターンの先頭で再び「０」に戻るという動作を繰返
す。カウンタ値２０５はリセット発生回路５４とパケッ
トクロック発生回路５５とに入力される。
【００８５】リセット発生回路５４はカウンタ値２０５
が「１５９」の時に“１”を、それ以外の時に“０”を
リセット信号２０６として出力する。リセット信号２０
６が“１”の時に分周回路２５がリセットされるので、
カウンタ値２０５が「０」になる時にシステムクロック
１２１が立上がる。
が「１５９」の時に“１”を、それ以外の時に“０”を
リセット信号２０６として出力する。リセット信号２０
６が“１”の時に分周回路２５がリセットされるので、
カウンタ値２０５が「０」になる時にシステムクロック
１２１が立上がる。
【００８６】したがって、カウンタ値２０５が「０」に
なる時、すなわちビット同期パターンの先頭が直列／並
列変換回路２２による直列／並列変換の先頭ビットとな
り、フレーム同期が実現される。尚、本実施例では受信
ノード２において直列／並列変換された後の並列信号の
ビット順が、送信ノード１において並列／直列変換され
る前の並列信号のビット順に等しくなるようにすること
をフレーム同期と呼ぶ。パケット同期にはフレーム同期
が前提となる。
なる時、すなわちビット同期パターンの先頭が直列／並
列変換回路２２による直列／並列変換の先頭ビットとな
り、フレーム同期が実現される。尚、本実施例では受信
ノード２において直列／並列変換された後の並列信号の
ビット順が、送信ノード１において並列／直列変換され
る前の並列信号のビット順に等しくなるようにすること
をフレーム同期と呼ぶ。パケット同期にはフレーム同期
が前提となる。
【００８７】また、パケットクロック発生回路５５はカ
ウンタ値が「１６」以上「９６」未満の時に“１”を、
それ以外の時に“０”をパケットクロック１２２として
出力する。したがって、パケットクロック１２２の立上
りは並列信号２０８のビット同期パターン、すなわちパ
ケットの先頭に一致しており、パケット同期が実現され
ることになる。
ウンタ値が「１６」以上「９６」未満の時に“１”を、
それ以外の時に“０”をパケットクロック１２２として
出力する。したがって、パケットクロック１２２の立上
りは並列信号２０８のビット同期パターン、すなわちパ
ケットの先頭に一致しており、パケット同期が実現され
ることになる。
【００８８】以上のようにして、カウンタ５３は光スイ
ッチ３０の切換えタイミングに基づく交換タイミング信
号２０４でリセットされ、イネーブル信号２０２が
“１”である限り、そのタイミングを保持するので、そ
の作用はパケット交換機３の交換タイミングを記憶した
ことに等しい。
ッチ３０の切換えタイミングに基づく交換タイミング信
号２０４でリセットされ、イネーブル信号２０２が
“１”である限り、そのタイミングを保持するので、そ
の作用はパケット交換機３の交換タイミングを記憶した
ことに等しい。
【００８９】本実施例では送信ノード１−０〜１−３か
らパケット交換機３までの光ファイバ１００−０〜１０
０−３の長さが厳密に調節されていることによって、パ
ケットがパケット交換機３を通過するタイミングと、パ
ケット交換機３の交換タイミングとの関係が規定されて
いる。
らパケット交換機３までの光ファイバ１００−０〜１０
０−３の長さが厳密に調節されていることによって、パ
ケットがパケット交換機３を通過するタイミングと、パ
ケット交換機３の交換タイミングとの関係が規定されて
いる。
【００９０】また、受信ノード２では交換タイミング検
出回路２６によって交換タイミングを検出し、これをタ
イミング記憶回路２７で記憶することができる。以上の
特徴によって、受信ノード２は交換タイミングからパケ
ットの先頭位置を知ることができ、パケット同期が可能
になる。
出回路２６によって交換タイミングを検出し、これをタ
イミング記憶回路２７で記憶することができる。以上の
特徴によって、受信ノード２は交換タイミングからパケ
ットの先頭位置を知ることができ、パケット同期が可能
になる。
【００９１】パケット同期のために、パケットにパケッ
ト同期パターンを付加する必要がないので、パケット同
期のレイテンシが短縮される。つまり、特開平９−３０
７５６２号公報に記載の光ネットワーク装置において、
パケット交換機３から受信ノード２までの光ファイバ１
０１の長さを調節することによって得ていたのと同様の
効果を、光ファイバ１０１の長さを調節すること無しに
得ることができる。
ト同期パターンを付加する必要がないので、パケット同
期のレイテンシが短縮される。つまり、特開平９−３０
７５６２号公報に記載の光ネットワーク装置において、
パケット交換機３から受信ノード２までの光ファイバ１
０１の長さを調節することによって得ていたのと同様の
効果を、光ファイバ１０１の長さを調節すること無しに
得ることができる。
【００９２】図８は本発明の第２の実施例によるパケッ
ト交換ネットワークの構成を示すブロック図である。図
において、本発明の第２の実施例によるパケット交換ネ
ットワークは４×４のパケット交換ネットワークであ
り、送信ノード１−０〜１−３と、受信ノード２−０〜
２−３と、パケット交換機３と、クロック発生回路４
と、ＣＰＵ５とから構成されている。
ト交換ネットワークの構成を示すブロック図である。図
において、本発明の第２の実施例によるパケット交換ネ
ットワークは４×４のパケット交換ネットワークであ
り、送信ノード１−０〜１−３と、受信ノード２−０〜
２−３と、パケット交換機３と、クロック発生回路４
と、ＣＰＵ５とから構成されている。
【００９３】ここで、送信ノード１−０〜１−３及び受
信ノード２−０〜２−３にはクロック発生回路４からシ
ステムクロック１１１が等長配線によって分配されてい
る。また、送信ノード１−０〜１−３とパケット交換機
３と受信ノード２−０〜２−３とにはシステムクロック
１１１の１０倍の周期を持つパケットクロック１１２が
等長配線によって分配されている。したがって、全ての
送信ノード１−０〜１−３及び受信ノード２−０〜２−
３において、システムクロック１１１及びパケットクロ
ック１１２は同相である。
信ノード２−０〜２−３にはクロック発生回路４からシ
ステムクロック１１１が等長配線によって分配されてい
る。また、送信ノード１−０〜１−３とパケット交換機
３と受信ノード２−０〜２−３とにはシステムクロック
１１１の１０倍の周期を持つパケットクロック１１２が
等長配線によって分配されている。したがって、全ての
送信ノード１−０〜１−３及び受信ノード２−０〜２−
３において、システムクロック１１１及びパケットクロ
ック１１２は同相である。
【００９４】ＣＰＵ５と送信ノード１−０〜１−３と受
信ノード２−０〜２−３とパケット交換機３の制御回路
３１とは制御バス１１０で結ばれている。ＣＰＵ５は送
信ノード１−０〜１−３に遅延制御信号２１０を与え、
受信ノード２−０〜２−３から同期検出信号２１１を受
取る。
信ノード２−０〜２−３とパケット交換機３の制御回路
３１とは制御バス１１０で結ばれている。ＣＰＵ５は送
信ノード１−０〜１−３に遅延制御信号２１０を与え、
受信ノード２−０〜２−３から同期検出信号２１１を受
取る。
【００９５】図９は図８の送信ノード１の構成を示すブ
ロック図である。図において、本発明の第２の実施例に
よる送信ノード１は可変遅延回路１５を加えた以外は本
発明の第１の実施例による送信ノード１と同様の構成と
なっており、同一構成要素には同一符号を付してある。
また、同一構成要素の動作は本発明の第１の実施例によ
る送信ノード１と同様である。
ロック図である。図において、本発明の第２の実施例に
よる送信ノード１は可変遅延回路１５を加えた以外は本
発明の第１の実施例による送信ノード１と同様の構成と
なっており、同一構成要素には同一符号を付してある。
また、同一構成要素の動作は本発明の第１の実施例によ
る送信ノード１と同様である。
【００９６】可変遅延回路１５は遅延量が可変なディレ
イラインであり、並列／直列変換回路１２から出力され
た直列信号に遅延を与える。遅延の値は４ビット幅の遅
延制御信号２１０によって０〜１５シリアルクロック周
期の範囲で１シリアルクロック周期刻みで指定すること
ができる。
イラインであり、並列／直列変換回路１２から出力され
た直列信号に遅延を与える。遅延の値は４ビット幅の遅
延制御信号２１０によって０〜１５シリアルクロック周
期の範囲で１シリアルクロック周期刻みで指定すること
ができる。
【００９７】送信ノード１とパケット交換機３とを結ぶ
光ファイバ１００の長さは送信ノード１の可変遅延回路
１５の遅延が「０」の時、ビット同期パターン付加回路
１１から出力されたパケットがパケット交換機３の光ス
イッチ３０に入力するまでのレイテンシが「１パケット
クロック周期−２３シリアルクロック周期」から「１パ
ケットクロック周期−８シリアルクロック周期」の範囲
に入るように大まかに調節されている。また、パケット
交換機３の構成及び動作は本発明の第１の実施例による
パケット交換機３の構成及び動作と同様である。
光ファイバ１００の長さは送信ノード１の可変遅延回路
１５の遅延が「０」の時、ビット同期パターン付加回路
１１から出力されたパケットがパケット交換機３の光ス
イッチ３０に入力するまでのレイテンシが「１パケット
クロック周期−２３シリアルクロック周期」から「１パ
ケットクロック周期−８シリアルクロック周期」の範囲
に入るように大まかに調節されている。また、パケット
交換機３の構成及び動作は本発明の第１の実施例による
パケット交換機３の構成及び動作と同様である。
【００９８】図１０は図８の受信ノード２の構成を示す
ブロック図である。図において、受信ノード２は光受信
器２０と、ビット同期回路２１と、直列／並列変換回路
２２と、逓倍回路２４と、バスインタフェース２８と、
同期検出回路２９とから構成されている。
ブロック図である。図において、受信ノード２は光受信
器２０と、ビット同期回路２１と、直列／並列変換回路
２２と、逓倍回路２４と、バスインタフェース２８と、
同期検出回路２９とから構成されている。
【００９９】光受信器２０に入力された光信号は電気の
直列信号２００に変換され、ビット同期回路２１に入力
される。ビット同期回路２１は多相クロック型のビット
同期回路であり、入力された直列信号２００をシリアル
クロック１１３に同期させて出力する。ここで、シリア
ルクロック１１３はクロック発生回路４から分配された
システムクロック１１１を逓倍回路２４によって１６逓
倍したものである。ビット同期回路２１から出力された
直列信号２０７は直列／並列変換回路２２によって直列
／並列変換され、並列信号２０８として出力される。
直列信号２００に変換され、ビット同期回路２１に入力
される。ビット同期回路２１は多相クロック型のビット
同期回路であり、入力された直列信号２００をシリアル
クロック１１３に同期させて出力する。ここで、シリア
ルクロック１１３はクロック発生回路４から分配された
システムクロック１１１を逓倍回路２４によって１６逓
倍したものである。ビット同期回路２１から出力された
直列信号２０７は直列／並列変換回路２２によって直列
／並列変換され、並列信号２０８として出力される。
【０１００】同期検出回路２９はフレーム同期、パケッ
ト同期がとれているかどうかを監視する回路であり、パ
ケット同期がとれていれば同期検出信号２１１を“１”
とし、それ以外の場合に“０”とする。同期検出回路２
９はパケットクロック１１２の立上りの２システムクロ
ック周期後の並列信号２０８を参照し、この１６ビット
が“１１１１００００１１００１０１０”というパケッ
ト同期パターンであれば、フレーム同期及びパケット同
期がとれていると判定する。
ト同期がとれているかどうかを監視する回路であり、パ
ケット同期がとれていれば同期検出信号２１１を“１”
とし、それ以外の場合に“０”とする。同期検出回路２
９はパケットクロック１１２の立上りの２システムクロ
ック周期後の並列信号２０８を参照し、この１６ビット
が“１１１１００００１１００１０１０”というパケッ
ト同期パターンであれば、フレーム同期及びパケット同
期がとれていると判定する。
【０１０１】パケット交換機３と受信ノード２とを結ぶ
光ファイバ１０１の長さはパケット交換機３の光スイッ
チ３０から受信ノード２の出力までのレイテンシが「１
パケットクロック周期＋８シリアルクロック周期」にな
るように厳密に調節されている。
光ファイバ１０１の長さはパケット交換機３の光スイッ
チ３０から受信ノード２の出力までのレイテンシが「１
パケットクロック周期＋８シリアルクロック周期」にな
るように厳密に調節されている。
【０１０２】したがって、パケット交換機３の交換がガ
ードタイムａのちょうど中間で行われるようにパケット
の入力タイミングを調節すると、そのパケットは受信ノ
ード２において自ずからフレーム同期がとれることにな
り、かつパケットクロック１１２の立上りの直後にビッ
ト同期パターンｂの先頭が並列信号２０８として出力さ
れることになる。つまり、パケット交換機３の交換がガ
ードタイムａのちょうど中間で行われるようにパケット
の入力タイミングを調節すると、自ずからフレーム同
期、パケット同期がとれることになる。
ードタイムａのちょうど中間で行われるようにパケット
の入力タイミングを調節すると、そのパケットは受信ノ
ード２において自ずからフレーム同期がとれることにな
り、かつパケットクロック１１２の立上りの直後にビッ
ト同期パターンｂの先頭が並列信号２０８として出力さ
れることになる。つまり、パケット交換機３の交換がガ
ードタイムａのちょうど中間で行われるようにパケット
の入力タイミングを調節すると、自ずからフレーム同
期、パケット同期がとれることになる。
【０１０３】本発明の第２の実施例は遅延調節モードと
パケット伝送モードとの２つの動作モードを持つ。初期
状態では遅延調整モードで動作し、この時にパケット交
換機３へのパケットの入力タイミングの調節が行われ
る。入力タイミングの調節が終わると、ネットワークは
パケット伝送モードになり、通常のパケット伝送を行
う。以下では、遅延調節モードの動作について詳述す
る。
パケット伝送モードとの２つの動作モードを持つ。初期
状態では遅延調整モードで動作し、この時にパケット交
換機３へのパケットの入力タイミングの調節が行われ
る。入力タイミングの調節が終わると、ネットワークは
パケット伝送モードになり、通常のパケット伝送を行
う。以下では、遅延調節モードの動作について詳述す
る。
【０１０４】初期状態において、ＣＰＵ５は全ての送信
ノード１−０〜１−３に与える遅延制御信号２１０を
“００００”に設定する。また、ＣＰＵ５はパケット交
換機３の制御回路３１に命令を与え、送信ノード１−０
と受信ノード２−０とを、送信ノード１−１と受信ノー
ド２−１とを、送信ノード１−２と受信ノード２−２と
を、送信ノード１−３と受信ノード２−３とを夫々固定
的に接続する。送信ノード１−０〜１−３はペイロード
の最初の２バイトをパケット同期パターン、残りの１４
バイトを“１１１１１１１１００００００００”という
１６ビットのアイドルパターンの７連続とした同期パケ
ットを送信する。
ノード１−０〜１−３に与える遅延制御信号２１０を
“００００”に設定する。また、ＣＰＵ５はパケット交
換機３の制御回路３１に命令を与え、送信ノード１−０
と受信ノード２−０とを、送信ノード１−１と受信ノー
ド２−１とを、送信ノード１−２と受信ノード２−２と
を、送信ノード１−３と受信ノード２−３とを夫々固定
的に接続する。送信ノード１−０〜１−３はペイロード
の最初の２バイトをパケット同期パターン、残りの１４
バイトを“１１１１１１１１００００００００”という
１６ビットのアイドルパターンの７連続とした同期パケ
ットを送信する。
【０１０５】ＣＰＵ５は制御バス１１０を介して受信ノ
ード２から同期検出信号２１１を受取る。ここで、受信
ノード２−０の同期検出信号２１１が“０”であれば、
ＣＰＵ５は送信ノード２−０の遅延制御信号２１０をイ
ンクリメントし、遅延を１シリアルクロック周期増加す
る。送信ノード１−０は再び同期パケットを送信し、受
信ノード２−０の同期検出信号２１１が“１”になるま
で上記の動作を繰返す。
ード２から同期検出信号２１１を受取る。ここで、受信
ノード２−０の同期検出信号２１１が“０”であれば、
ＣＰＵ５は送信ノード２−０の遅延制御信号２１０をイ
ンクリメントし、遅延を１シリアルクロック周期増加す
る。送信ノード１−０は再び同期パケットを送信し、受
信ノード２−０の同期検出信号２１１が“１”になるま
で上記の動作を繰返す。
【０１０６】上記と同様の動作を送信ノード１−１と受
信ノード２−１との間、送信ノード１−２と受信ノード
２−２との間、送信ノード１−３と受信ノード２−３と
の間でも夫々行い、全ての受信ノード２−０〜２−３の
同期検出信号２１１が“１”になったら遅延調節モード
を終了する。
信ノード２−１との間、送信ノード１−２と受信ノード
２−２との間、送信ノード１−３と受信ノード２−３と
の間でも夫々行い、全ての受信ノード２−０〜２−３の
同期検出信号２１１が“１”になったら遅延調節モード
を終了する。
【０１０７】本発明の第２の実施例では光ファイバ１０
０の長さが、先に述べたように大まかに調節されている
ので、上記のような初期動作を行うことによって、パケ
ット交換機３の交換がガードタイムａのちょうど中間で
行われるようにパケットの入力タイミングを調節するこ
とができる。したがって、ガードタイムａの長さを最小
限に抑えることができ、パケット伝送のレイテンシが削
減される。
０の長さが、先に述べたように大まかに調節されている
ので、上記のような初期動作を行うことによって、パケ
ット交換機３の交換がガードタイムａのちょうど中間で
行われるようにパケットの入力タイミングを調節するこ
とができる。したがって、ガードタイムａの長さを最小
限に抑えることができ、パケット伝送のレイテンシが削
減される。
【０１０８】また、パケット交換機３から受信ノード２
までの光ファイバ１０１の長さが厳密に調節されている
ので、結果的にフレーム同期、パケット同期も実現され
る。パケット同期のために、パケットにパケット同期パ
ターンを付加する必要がないので、パケット伝送のレイ
テンシはさらに短縮される。つまり、特開平９−３０７
５６２号公報に記載の光ネットワーク装置において、送
信ノードからパケット交換機までの光ファイバ１００の
長さを厳密に調節することによって得ていたのと同様の
効果を、光ファイバ１００の長さを大まかに調節するだ
けで得ることができる。
までの光ファイバ１０１の長さが厳密に調節されている
ので、結果的にフレーム同期、パケット同期も実現され
る。パケット同期のために、パケットにパケット同期パ
ターンを付加する必要がないので、パケット伝送のレイ
テンシはさらに短縮される。つまり、特開平９−３０７
５６２号公報に記載の光ネットワーク装置において、送
信ノードからパケット交換機までの光ファイバ１００の
長さを厳密に調節することによって得ていたのと同様の
効果を、光ファイバ１００の長さを大まかに調節するだ
けで得ることができる。
【０１０９】図１１は本発明の第３の実施例によるパケ
ット交換ネットワークの構成を示すブロック図である。
図において、本発明の第３の実施例によるパケット交換
ネットワークは４×４のパケット交換ネットワークであ
り、送信ノード１−０〜１−３と、受信ノード２−０〜
２−３と、パケット交換機３と、クロック発生回路４
と、ＣＰＵ５とから構成されている。
ット交換ネットワークの構成を示すブロック図である。
図において、本発明の第３の実施例によるパケット交換
ネットワークは４×４のパケット交換ネットワークであ
り、送信ノード１−０〜１−３と、受信ノード２−０〜
２−３と、パケット交換機３と、クロック発生回路４
と、ＣＰＵ５とから構成されている。
【０１１０】ここで、送信ノード１−０〜１−３及び受
信ノード２−０〜２−３にはクロック発生回路４からシ
ステムクロック１１１が等長配線によって分配されてい
る。また、送信ノード１−０〜１−３及びパケット交換
機３にはシステムクロック１１１の１１倍の周期を持つ
パケットクロック１１２が等長配線によって分配されて
いる。ＣＰＵ５と送信ノード１−０〜１−３と受信ノー
ド２−０〜２−３とパケット交換機３の制御回路３１と
は制御バス１１０で結ばれている。
信ノード２−０〜２−３にはクロック発生回路４からシ
ステムクロック１１１が等長配線によって分配されてい
る。また、送信ノード１−０〜１−３及びパケット交換
機３にはシステムクロック１１１の１１倍の周期を持つ
パケットクロック１１２が等長配線によって分配されて
いる。ＣＰＵ５と送信ノード１−０〜１−３と受信ノー
ド２−０〜２−３とパケット交換機３の制御回路３１と
は制御バス１１０で結ばれている。
【０１１１】図１２は図１１の送信ノード１の構成を示
すブロック図である。本発明の第３の実施例による送信
ノード１はパケット同期パターン付加回路１７を備え、
可変遅延回路１５がシフトレジスタとセレクタとからな
る以外は本発明の第２の実施例による送信ノード１と同
様であり、同一構成要素には同一符号を付してある。
すブロック図である。本発明の第３の実施例による送信
ノード１はパケット同期パターン付加回路１７を備え、
可変遅延回路１５がシフトレジスタとセレクタとからな
る以外は本発明の第２の実施例による送信ノード１と同
様であり、同一構成要素には同一符号を付してある。
【０１１２】ここで、ビット同期パターン付加回路１１
はバスインタフェース１６から与えられる２ビット幅の
モード信号２１７の値によって異なる動作をする。ま
た、本発明の第２の実施例による可変遅延回路１５は遅
延量が可変なディレイラインであったが、本発明の第３
の実施例による可変遅延回路１５はシフトレジスタとセ
レクタとからなる。
はバスインタフェース１６から与えられる２ビット幅の
モード信号２１７の値によって異なる動作をする。ま
た、本発明の第２の実施例による可変遅延回路１５は遅
延量が可変なディレイラインであったが、本発明の第３
の実施例による可変遅延回路１５はシフトレジスタとセ
レクタとからなる。
【０１１３】図１３は本発明の第３の実施例による送信
ノード１内のビット同期パターン付加回路１１から出力
される信号を示すタイミングチャートであり、図１４は
図１２の可変遅延回路１５の構成を示すブロック図であ
る。
ノード１内のビット同期パターン付加回路１１から出力
される信号を示すタイミングチャートであり、図１４は
図１２の可変遅延回路１５の構成を示すブロック図であ
る。
【０１１４】図１４において、可変遅延回路１５は１５
個のフリップフロップ（Ｆ／Ｆ）６１−１〜６１−１５
からなるシフトレジスタ６０と、４ビット幅の遅延制御
信号２１０によって制御される１６対１のセレクタ６２
とから構成されている。
個のフリップフロップ（Ｆ／Ｆ）６１−１〜６１−１５
からなるシフトレジスタ６０と、４ビット幅の遅延制御
信号２１０によって制御される１６対１のセレクタ６２
とから構成されている。
【０１１５】遅延制御信号２１０の値が“００００”の
時には信号入力がそのまま信号出力となり、“０００
１”の時には１段目のフリップフロップ６１−１を通過
したことによって１シリアルクロック周期遅延された信
号が信号出力となる。以下同様にして、“１１１１”の
時には１５段目のフリップフロップ６１−１５を通過し
て１５シリアルクロック周期遅延された信号が信号出力
となる。
時には信号入力がそのまま信号出力となり、“０００
１”の時には１段目のフリップフロップ６１−１を通過
したことによって１シリアルクロック周期遅延された信
号が信号出力となる。以下同様にして、“１１１１”の
時には１５段目のフリップフロップ６１−１５を通過し
て１５シリアルクロック周期遅延された信号が信号出力
となる。
【０１１６】このようにして、本発明の第３の実施例に
よる可変遅延回路１５は本発明の第２の実施例による可
変遅延回路１５と同じ機能を実現する。本発明の第２の
実施例で用いた遅延量が可変なディレイラインはクロッ
クに同期して動作しないので遅延に誤差が生じやすい
が、本発明の第３の実施例のようにシフトレジスタ６０
とセレクタ６２とからなる可変遅延回路１５はクロック
に同期して動作するので、正確にクロック周期の整数倍
の遅延を作ることができる。また、クロック周波数を変
更してもハードウェアの修正の必要がないという長所も
有する。
よる可変遅延回路１５は本発明の第２の実施例による可
変遅延回路１５と同じ機能を実現する。本発明の第２の
実施例で用いた遅延量が可変なディレイラインはクロッ
クに同期して動作しないので遅延に誤差が生じやすい
が、本発明の第３の実施例のようにシフトレジスタ６０
とセレクタ６２とからなる可変遅延回路１５はクロック
に同期して動作するので、正確にクロック周期の整数倍
の遅延を作ることができる。また、クロック周波数を変
更してもハードウェアの修正の必要がないという長所も
有する。
【０１１７】送信ノード１とパケット交換機３とを結ぶ
光ファイバ１００の長さは送信ノード１の可変遅延回路
１５の遅延が「０」の時、ビット同期パターン付加回路
１１から出力されたパケットがパケット交換機３の光ス
イッチ３０に入力するまでのレイテンシが「１パケット
クロック周期−２３シリアルクロック周期」から「１パ
ケットクロック周期−８シリアルクロック周期」の範囲
に入るように大まかに調節されている。また、パケット
交換機３の構成及び動作は本発明の第１の実施例による
パケット交換機３の構成及び動作と同様である。
光ファイバ１００の長さは送信ノード１の可変遅延回路
１５の遅延が「０」の時、ビット同期パターン付加回路
１１から出力されたパケットがパケット交換機３の光ス
イッチ３０に入力するまでのレイテンシが「１パケット
クロック周期−２３シリアルクロック周期」から「１パ
ケットクロック周期−８シリアルクロック周期」の範囲
に入るように大まかに調節されている。また、パケット
交換機３の構成及び動作は本発明の第１の実施例による
パケット交換機３の構成及び動作と同様である。
【０１１８】図１５は図１２の受信ノード２の構成を示
すブロック図である。図において、受信ノード２は光受
信器２０と、ビット同期回路２１と、パケット同期回路
７０と、直列／並列変換回路２２と、逓倍回路２４と、
分周回路２５と、バスインタフェース２８とから構成さ
れている。
すブロック図である。図において、受信ノード２は光受
信器２０と、ビット同期回路２１と、パケット同期回路
７０と、直列／並列変換回路２２と、逓倍回路２４と、
分周回路２５と、バスインタフェース２８とから構成さ
れている。
【０１１９】図１６は図１５のパケット同期回路７０の
構成を示すブロック図であり、図１７（ａ）及び図１７
（ｂ）は本発明の第３の実施例における交換タイミング
検出モードにおけるパケット交換機３の接続状態を示す
図である。
構成を示すブロック図であり、図１７（ａ）及び図１７
（ｂ）は本発明の第３の実施例における交換タイミング
検出モードにおけるパケット交換機３の接続状態を示す
図である。
【０１２０】図１６において、パケット同期回路７０は
シフトレジスタ８０と、パケット同期パターン検出回路
８１と、交換タイミング検出回路２６と、制御回路８２
とから構成されている。
シフトレジスタ８０と、パケット同期パターン検出回路
８１と、交換タイミング検出回路２６と、制御回路８２
とから構成されている。
【０１２１】本発明の第３の実施例では交換タイミング
検出モードと、遅延調節モードと、パケット伝送モード
との３つの動作モードを持つ。夫々のモードにおける動
作を以下に説明する。
検出モードと、遅延調節モードと、パケット伝送モード
との３つの動作モードを持つ。夫々のモードにおける動
作を以下に説明する。
【０１２２】初期状態ではネットワークが交換タイミン
グ検出モードで動作する。この交換タイミング検出モー
ドにおいて、ＣＰＵ５は送信ノード１−０，１−２のモ
ード信号２１７を“００”に、送信ノード１−１，１−
３のモード信号２１７を“０１”に設定する。また、全
ての送信ノード１−０〜１−３の遅延制御信号２１０を
“００００”に設定し、受信ノード２−０〜２−３のイ
ネーブル信号２１６を“１”にする。
グ検出モードで動作する。この交換タイミング検出モー
ドにおいて、ＣＰＵ５は送信ノード１−０，１−２のモ
ード信号２１７を“００”に、送信ノード１−１，１−
３のモード信号２１７を“０１”に設定する。また、全
ての送信ノード１−０〜１−３の遅延制御信号２１０を
“００００”に設定し、受信ノード２−０〜２−３のイ
ネーブル信号２１６を“１”にする。
【０１２３】ＣＰＵ５はパケット交換機３の制御回路３
１にも命令を与え、図１７（ａ）に示すように、送信ノ
ード１−０と受信ノード２−０，２−１とを、送信ノー
ド１−２と受信ノード２−２，２−３とを夫々接続した
状態と、図１７（ｂ）に示すように、送信ノード１−１
と受信ノード２−０，２−１とを、送信ノード１−３と
受信ノード２−２，２−３とを夫々接続した状態とをパ
ケットクロック１１２の立上り毎に交互に繰返す。
１にも命令を与え、図１７（ａ）に示すように、送信ノ
ード１−０と受信ノード２−０，２−１とを、送信ノー
ド１−２と受信ノード２−２，２−３とを夫々接続した
状態と、図１７（ｂ）に示すように、送信ノード１−１
と受信ノード２−０，２−１とを、送信ノード１−３と
受信ノード２−２，２−３とを夫々接続した状態とをパ
ケットクロック１１２の立上り毎に交互に繰返す。
【０１２４】送信ノード１のビット同期パターン付加回
路１１はモード信号２１７が“００”の時にビット同期
パターン“０１０１０１０１０１０１０１０１”を、モ
ード信号２１７が“０１”の時にアイドルパターン“１
１１１１１１１００００００００”を出力し続ける。ビ
ット同期パターン付加回路１１から出力された並列信号
は並列／直列変換回路１２によって直列信号に変換さ
れ、可変遅延回路１５を経て光送信器１３で光信号に変
換されて送信される。
路１１はモード信号２１７が“００”の時にビット同期
パターン“０１０１０１０１０１０１０１０１”を、モ
ード信号２１７が“０１”の時にアイドルパターン“１
１１１１１１１００００００００”を出力し続ける。ビ
ット同期パターン付加回路１１から出力された並列信号
は並列／直列変換回路１２によって直列信号に変換さ
れ、可変遅延回路１５を経て光送信器１３で光信号に変
換されて送信される。
【０１２５】パケット交換機３が先に述べたような切換
え動作を繰返していることによって、受信ノード２はビ
ット同期パターンとアイドルパターンとを交互に受信す
ることになる。但し、両パターンは夫々異なる送信ノー
ド１から送信されたものなので、両パターンのビット位
相は必ずしも一致しない。
え動作を繰返していることによって、受信ノード２はビ
ット同期パターンとアイドルパターンとを交互に受信す
ることになる。但し、両パターンは夫々異なる送信ノー
ド１から送信されたものなので、両パターンのビット位
相は必ずしも一致しない。
【０１２６】受信ノード２において受信された光信号は
光受信器２０によって電気の直列信号２００に変換さ
れ、多相クロック型のビット同期回路２１に入力され
る。ビット同期回路２１はビット同期パターンを受信す
ると、これをシリアルクロック１１３に同期させ、一旦
ビット同期がとれるとその時点で受信ビット位相を固定
する。
光受信器２０によって電気の直列信号２００に変換さ
れ、多相クロック型のビット同期回路２１に入力され
る。ビット同期回路２１はビット同期パターンを受信す
ると、これをシリアルクロック１１３に同期させ、一旦
ビット同期がとれるとその時点で受信ビット位相を固定
する。
【０１２７】既に述べたように、受信ノード２が受信す
るビット同期パターンとアイドルパターンのビッド位相
とは必ずしも一致しないので、ビット同期パターンに対
してはビット同期がとれるが、アイドルパターンに対し
てはビット同期がとれるとは限らず、ビット誤りが生じ
る可能性がある。
るビット同期パターンとアイドルパターンのビッド位相
とは必ずしも一致しないので、ビット同期パターンに対
してはビット同期がとれるが、アイドルパターンに対し
てはビット同期がとれるとは限らず、ビット誤りが生じ
る可能性がある。
【０１２８】但し、アイドルパターンは“０”の８連続
と“１”の８連続の繰返しであるため、ビット同期がと
れていなかったとしても、そのことによってビット誤り
が生じる場所は同符号連続の最初のビットか最後のビッ
トに限られ、アイドルパターンが誤ってビット同期パタ
ーンとして受信されることはない。ビット同期回路２１
から出力された直列信号はパケット同期回路７０に入力
される。
と“１”の８連続の繰返しであるため、ビット同期がと
れていなかったとしても、そのことによってビット誤り
が生じる場所は同符号連続の最初のビットか最後のビッ
トに限られ、アイドルパターンが誤ってビット同期パタ
ーンとして受信されることはない。ビット同期回路２１
から出力された直列信号はパケット同期回路７０に入力
される。
【０１２９】図１８は本発明の第３の実施例における交
換タイミング検出モードでのパケット同期回路７０の動
作を示すタイミングチャートである。これら図１６及び
図１８を参照してパケット同期回路７０の動作について
説明する。
換タイミング検出モードでのパケット同期回路７０の動
作を示すタイミングチャートである。これら図１６及び
図１８を参照してパケット同期回路７０の動作について
説明する。
【０１３０】パケット同期回路７０に入力された直列信
号２０７は１６個のフリップフロップｑ０，ｑ１，・・
・，ｑ１５からなるシフトレジスタ８０に順に格納され
る。シフトレジスタ８０が出力する値ｑ０〜ｑ３、ｑ４
〜ｑ７、ｑ８〜ｑ１１、ｑ１２〜ｑ１５は夫々ビット同
期パターン検出回路８４−０〜８４−３に入力される。
号２０７は１６個のフリップフロップｑ０，ｑ１，・・
・，ｑ１５からなるシフトレジスタ８０に順に格納され
る。シフトレジスタ８０が出力する値ｑ０〜ｑ３、ｑ４
〜ｑ７、ｑ８〜ｑ１１、ｑ１２〜ｑ１５は夫々ビット同
期パターン検出回路８４−０〜８４−３に入力される。
【０１３１】同期パターン検出回路８４−０〜８４−３
は入力された信号が“０１０１”または“１０１０”の
時に“１”を出力し、それ以外の時に“０”を出力す
る。組合せ論理回路８５はビット同期パターン検出回路
８４−０〜８４−３から出力された値が夫々“０”，
“０”，“１”，“１”の時に信号２１８を“１”と
し、それ以外の時に“０”とする。フリップフロップ
（Ｆ／Ｆ）８６は信号２１８を１クロック周期保持し、
論理を反転させた信号２１９を出力する。アンド（ＡＮ
Ｄ）回路８７は信号２１８，２１９の論理積の演算結果
を交換タイミング信号２０４として出力する。
は入力された信号が“０１０１”または“１０１０”の
時に“１”を出力し、それ以外の時に“０”を出力す
る。組合せ論理回路８５はビット同期パターン検出回路
８４−０〜８４−３から出力された値が夫々“０”，
“０”，“１”，“１”の時に信号２１８を“１”と
し、それ以外の時に“０”とする。フリップフロップ
（Ｆ／Ｆ）８６は信号２１８を１クロック周期保持し、
論理を反転させた信号２１９を出力する。アンド（ＡＮ
Ｄ）回路８７は信号２１８，２１９の論理積の演算結果
を交換タイミング信号２０４として出力する。
【０１３２】直列信号２０７はビット同期パターンから
パケット交換機３の交換によってビットが消失した部
分、すなわち図１８中のＡの部分を経て、アイドルパタ
ーンへと変化する。先に述べたように、アイドルパター
ンにはビット誤りが生じている可能性があるが、ビット
誤りによってアイドルパターンがビット同期パターンに
変化することはない。
パケット交換機３の交換によってビットが消失した部
分、すなわち図１８中のＡの部分を経て、アイドルパタ
ーンへと変化する。先に述べたように、アイドルパター
ンにはビット誤りが生じている可能性があるが、ビット
誤りによってアイドルパターンがビット同期パターンに
変化することはない。
【０１３３】この時、上述したようなパケット同期回路
７０の作用によって交換タイミング信号２０４が１クロ
ック周期だけ“１”になる。つまり、パケット交換機３
の交換タイミングが交換タイミング信号２０４の“１”
の位置として検出されたことになる。
７０の作用によって交換タイミング信号２０４が１クロ
ック周期だけ“１”になる。つまり、パケット交換機３
の交換タイミングが交換タイミング信号２０４の“１”
の位置として検出されたことになる。
【０１３４】交換タイミング信号２０４が“１”になる
と、制御回路９２のカウンタ５３がリセットされる。カ
ウンタ５３の値２０５はシリアルクロックによって「１
７５」までカウントアップした後に「０」に戻る。すな
わち、カウンタ値２０５は１パケットクロック周期の
間、カウントアップを続けた後に「０」に戻る動作によ
ってパケット交換機３の交換タイミングを記憶したこと
になる。全ての受信ノード２−０〜２−３が交換タイミ
ングを記憶すると、ネットワークは遅延調節モードに移
る。
と、制御回路９２のカウンタ５３がリセットされる。カ
ウンタ５３の値２０５はシリアルクロックによって「１
７５」までカウントアップした後に「０」に戻る。すな
わち、カウンタ値２０５は１パケットクロック周期の
間、カウントアップを続けた後に「０」に戻る動作によ
ってパケット交換機３の交換タイミングを記憶したこと
になる。全ての受信ノード２−０〜２−３が交換タイミ
ングを記憶すると、ネットワークは遅延調節モードに移
る。
【０１３５】遅延調節モードにおいて、ＣＰＵ５は全て
の送信ノード１−０〜１−３のモード信号２１７を“１
０”に、遅延制御信号２１０を“００００”に設定す
る。また、全ての受信ノード２−０〜２−３のイネーブ
ル信号２１６を“０”にする。ＣＰＵ５はパケット交換
機３の制御回路３１にも命令を与え、送信ノード１−０
と受信ノード２−０とを、送信ノード１−１と受信ノー
ド２−１とを、送信ノード１−２と受信ノード２−２と
を、送信ノード１−３と受信ノード２−３とを夫々固定
的に接続する。
の送信ノード１−０〜１−３のモード信号２１７を“１
０”に、遅延制御信号２１０を“００００”に設定す
る。また、全ての受信ノード２−０〜２−３のイネーブ
ル信号２１６を“０”にする。ＣＰＵ５はパケット交換
機３の制御回路３１にも命令を与え、送信ノード１−０
と受信ノード２−０とを、送信ノード１−１と受信ノー
ド２−１とを、送信ノード１−２と受信ノード２−２と
を、送信ノード１−３と受信ノード２−３とを夫々固定
的に接続する。
【０１３６】ガードタイム付加回路１０は入力されたペ
イロードｃを一旦蓄え、パケットクロック１１２の立上
りにペイロードｃの先頭を合わせて出力する。遅延調節
モードではペイロードｃがアイドルパターンの連続にな
っている。
イロードｃを一旦蓄え、パケットクロック１１２の立上
りにペイロードｃの先頭を合わせて出力する。遅延調節
モードではペイロードｃがアイドルパターンの連続にな
っている。
【０１３７】パケットクロック１１２が１１システムク
ロック周期の長さであるのに対し、ペイロードｃは８シ
ステムクロック周期なので、ペイロードｃの後に残った
３システムクロック周期の部分にはビット同期パターン
を挿入する。パケット同期パターン付加回路１７はガー
ドタイム付加回路１０から入力されたペイロードｃを１
システムクロック遅延し、データの先頭に“１１１１０
０００１１００１０１０”という１６ビットのパケット
同期パターンｄを付加する。
ロック周期の長さであるのに対し、ペイロードｃは８シ
ステムクロック周期なので、ペイロードｃの後に残った
３システムクロック周期の部分にはビット同期パターン
を挿入する。パケット同期パターン付加回路１７はガー
ドタイム付加回路１０から入力されたペイロードｃを１
システムクロック遅延し、データの先頭に“１１１１０
０００１１００１０１０”という１６ビットのパケット
同期パターンｄを付加する。
【０１３８】モード信号２１７の値が“１０”の時、ビ
ット同期パターン付加回路１１はパケット同期パターン
付加回路１７から入力されたペイロードｃをさらに１シ
ステムクロック遅延し、データの先頭にビット同期パタ
ーンｂを付加する（図１３参照）。その結果、ペイロー
ドｃの後に１６ビットのビット同期パターンｂが残る。
この部分がガードタイムａとなる。ビット同期パターン
付加回路１１から出力された並列信号は並列／直列変換
回路１２によって直列信号に変換され、可変遅延回路１
５を経て光送信器１３で光信号に変換されて送信され
る。
ット同期パターン付加回路１１はパケット同期パターン
付加回路１７から入力されたペイロードｃをさらに１シ
ステムクロック遅延し、データの先頭にビット同期パタ
ーンｂを付加する（図１３参照）。その結果、ペイロー
ドｃの後に１６ビットのビット同期パターンｂが残る。
この部分がガードタイムａとなる。ビット同期パターン
付加回路１１から出力された並列信号は並列／直列変換
回路１２によって直列信号に変換され、可変遅延回路１
５を経て光送信器１３で光信号に変換されて送信され
る。
【０１３９】受信ノード２において受信された光信号は
光受信器２０で電気の直列信号に変換され、ビット同期
回路２１に入力される。遅延調節モードではパケット交
換機３の交換が行われないので、ビット同期回路２１に
おいて一旦ビット同期がとれれば、以後は常にビット同
期がとれた状態で信号が受信される。ビット同期回路２
１から出力された直列信号はパケット同期回路７０に入
力される。
光受信器２０で電気の直列信号に変換され、ビット同期
回路２１に入力される。遅延調節モードではパケット交
換機３の交換が行われないので、ビット同期回路２１に
おいて一旦ビット同期がとれれば、以後は常にビット同
期がとれた状態で信号が受信される。ビット同期回路２
１から出力された直列信号はパケット同期回路７０に入
力される。
【０１４０】図１９は本発明の第３の実施例における遅
延調節モードでの遅延調節前のパケット同期回路７０の
動作を示すタイミングチャートである。これら図１６お
よび図１９を参照して遅延調節モードにおけるパケット
同期回路７０の動作について説明する。
延調節モードでの遅延調節前のパケット同期回路７０の
動作を示すタイミングチャートである。これら図１６お
よび図１９を参照して遅延調節モードにおけるパケット
同期回路７０の動作について説明する。
【０１４１】遅延調節モードに入ると、ＣＰＵ５は全て
の受信ノード２−０〜２−３のトリガ信号２１５を１ク
ロック周期の間、“１”にする。トリガ信号２１５が
“１”になると、誤差検出回路８３は先頭受信タイミン
グ信号２１２が“１”になるのを待つ。
の受信ノード２−０〜２−３のトリガ信号２１５を１ク
ロック周期の間、“１”にする。トリガ信号２１５が
“１”になると、誤差検出回路８３は先頭受信タイミン
グ信号２１２が“１”になるのを待つ。
【０１４２】この時、カウンタ５３は交換タイミング検
出モードで記憶した交換タイミングを保持しており、パ
ケットクロック周期でカウントアップを繰返している。
したがって、図１８における交換タイミング、すなわち
図１８のＡの期間とカウンタ値２０５が「０」になるタ
イミングとの関係は遅延調節モードでも保たれている。
遅延調節モードでは交換は行われないが、交換が行われ
るとすると、図１９中のＡの期間において行われること
になる。つまり、この状態ではパケット交換機３の交換
はガードタイムａの中間では行われていない。
出モードで記憶した交換タイミングを保持しており、パ
ケットクロック周期でカウントアップを繰返している。
したがって、図１８における交換タイミング、すなわち
図１８のＡの期間とカウンタ値２０５が「０」になるタ
イミングとの関係は遅延調節モードでも保たれている。
遅延調節モードでは交換は行われないが、交換が行われ
るとすると、図１９中のＡの期間において行われること
になる。つまり、この状態ではパケット交換機３の交換
はガードタイムａの中間では行われていない。
【０１４３】パケット同期パターン検出回路８１はシフ
トレジスタ８０の内容をパケット同期パターンと比較
し、全てのビットが一致した時に先頭受信タイミング信
号２１２を“１”にする。先頭受信タイミング信号２１
２が“１”になると、次のシリアルクロック１１３の立
上りで誤差検出回路８３はカウンタ値２０５を読込み、
これを誤差信号２１３として出力すると同時に、ストロ
ーブ信号２１４を“１”にする。ストローブ信号２１４
が“１”の時にバスインタフェース２８は誤差信号２１
３を読込み、これをＣＰＵ５に送る。
トレジスタ８０の内容をパケット同期パターンと比較
し、全てのビットが一致した時に先頭受信タイミング信
号２１２を“１”にする。先頭受信タイミング信号２１
２が“１”になると、次のシリアルクロック１１３の立
上りで誤差検出回路８３はカウンタ値２０５を読込み、
これを誤差信号２１３として出力すると同時に、ストロ
ーブ信号２１４を“１”にする。ストローブ信号２１４
が“１”の時にバスインタフェース２８は誤差信号２１
３を読込み、これをＣＰＵ５に送る。
【０１４４】ＣＰＵ５は「遅延制御信号２１０」−「誤
差信号２１３」＋３５を計算し、この値を新たな遅延制
御信号２１０として送信ノード１の可変遅延回路１５に
与える。この時、受信ノード２−０〜２−３で得られた
誤差信号２１３から求められた遅延制御信号２１０は、
夫々送信ノード１−０〜１−３に与えられる。図１９の
例では誤差信号２１３の値が「３０」なので、遅延制御
信号２１０は「０」から「５」に変更される。
差信号２１３」＋３５を計算し、この値を新たな遅延制
御信号２１０として送信ノード１の可変遅延回路１５に
与える。この時、受信ノード２−０〜２−３で得られた
誤差信号２１３から求められた遅延制御信号２１０は、
夫々送信ノード１−０〜１−３に与えられる。図１９の
例では誤差信号２１３の値が「３０」なので、遅延制御
信号２１０は「０」から「５」に変更される。
【０１４５】図２０は本発明の第３の実施例における遅
延調節モードでの遅延調節後のパケット同期回路７０の
動作を示すタイミングチャートである。図２０において
は遅延制御信号２１０を変更した後のタイミングを示し
ている。
延調節モードでの遅延調節後のパケット同期回路７０の
動作を示すタイミングチャートである。図２０において
は遅延制御信号２１０を変更した後のタイミングを示し
ている。
【０１４６】送信ノード１の可変遅延回路１５の遅延量
が５シリアルクロック周期増加したので、パケット交換
機３の交換タイミング、すなわちＡの期間がガードタイ
ムａのちょうど中間になっている。尚、誤差検出回路８
３はトリガ信号２１５が“１”になった後、１回だけス
トローブ信号２１４を“１”にする。したがって、可変
遅延回路１５の遅延量は１回しか変更されない。全ての
送信ノード１−０〜１−３で遅延量の調節が終了した
ら、ネットワークはパケット伝送モードに入る。
が５シリアルクロック周期増加したので、パケット交換
機３の交換タイミング、すなわちＡの期間がガードタイ
ムａのちょうど中間になっている。尚、誤差検出回路８
３はトリガ信号２１５が“１”になった後、１回だけス
トローブ信号２１４を“１”にする。したがって、可変
遅延回路１５の遅延量は１回しか変更されない。全ての
送信ノード１−０〜１−３で遅延量の調節が終了した
ら、ネットワークはパケット伝送モードに入る。
【０１４７】パケット伝送モードにおいて、ＣＰＵ５は
全ての送信ノード１−０〜１−３のモード信号２１７を
“１０”に、受信ノード２のイネーブル信号２１６を
“０”にする。遅延制御信号２１０は遅延調節モード終
了時の値を保持する。送信ノード１−０〜１−３の動作
はペイロードｃがアイドルパターンではなく、パケット
によって伝送されるデータであることを除いて、遅延調
節モードの時に等しい。したがって、パケット交換機３
の交換タイミングは、図２０中のＡの期間となり、ガー
ドタイムａのちょうど中間で交換が行われることにな
る。
全ての送信ノード１−０〜１−３のモード信号２１７を
“１０”に、受信ノード２のイネーブル信号２１６を
“０”にする。遅延制御信号２１０は遅延調節モード終
了時の値を保持する。送信ノード１−０〜１−３の動作
はペイロードｃがアイドルパターンではなく、パケット
によって伝送されるデータであることを除いて、遅延調
節モードの時に等しい。したがって、パケット交換機３
の交換タイミングは、図２０中のＡの期間となり、ガー
ドタイムａのちょうど中間で交換が行われることにな
る。
【０１４８】受信ノード２−０〜２−３では遅延調節モ
ードと同様に、パケット同期パターン検出回路８１によ
ってパケット同期パターンの検出が行われ、先頭受信タ
イミング信号２１２が出力される。先頭受信タイミング
信号２１２が“１”になると分周回路２５がリセットさ
れ、これによってフレーム同期がとれる。
ードと同様に、パケット同期パターン検出回路８１によ
ってパケット同期パターンの検出が行われ、先頭受信タ
イミング信号２１２が出力される。先頭受信タイミング
信号２１２が“１”になると分周回路２５がリセットさ
れ、これによってフレーム同期がとれる。
【０１４９】また、カウンタ５３も遅延調節モードと同
様にカウントアップを続けており、カウンタ値２０５が
「０」になるタイミングとパケットの先頭が受信される
タイミングとは一定の間隔を保っている。したがって、
パケットクロック発生回路５５においてカウンタ値２０
５を基準にパケットクロック１２２を生成することによ
ってパケット同期も実現される。
様にカウントアップを続けており、カウンタ値２０５が
「０」になるタイミングとパケットの先頭が受信される
タイミングとは一定の間隔を保っている。したがって、
パケットクロック発生回路５５においてカウンタ値２０
５を基準にパケットクロック１２２を生成することによ
ってパケット同期も実現される。
【０１５０】本発明の第３の実施例では送信ノード１−
０〜１−３とパケット交換機３との間の光ファイバ１０
０−０〜１００−３の長さは大まかにしか調節されてい
ないが、交換タイミング検出モードと遅延調節モードと
を経ることによって、可変遅延回路１５の遅延量が自動
的に調節される。その結果、パケット交換機３の交換は
ガードタイムａのちょうど中間で行われ、ペイロードｃ
やビット同期パターンｂが光スイッチ３０の切換えによ
って消失することがない。
０〜１−３とパケット交換機３との間の光ファイバ１０
０−０〜１００−３の長さは大まかにしか調節されてい
ないが、交換タイミング検出モードと遅延調節モードと
を経ることによって、可変遅延回路１５の遅延量が自動
的に調節される。その結果、パケット交換機３の交換は
ガードタイムａのちょうど中間で行われ、ペイロードｃ
やビット同期パターンｂが光スイッチ３０の切換えによ
って消失することがない。
【０１５１】ビット同期、パケット同期はビット同期パ
ターン、パケット同期パターンを用いて行われるので、
パケット交換機３と受信ノード２との間の光ファイバ１
０１の長さを調節する必要もない。すなわち、本発明の
第３の実施例では光ファイバの長さを厳密に調節しなく
ても、パケット交換機３や受信ノード２−０〜２−３に
おけるビット同期、パケット同期を実現する方法を提供
する。また、パケット交換機３の交換タイミングがガー
ドタイムａのちょうど中間になるように送信ノード１−
０〜１−３の遅延を自動調節するので、必要以上に長い
ガードタイムａを設ける必要が無く、高い実効スループ
ットを得ることができる。
ターン、パケット同期パターンを用いて行われるので、
パケット交換機３と受信ノード２との間の光ファイバ１
０１の長さを調節する必要もない。すなわち、本発明の
第３の実施例では光ファイバの長さを厳密に調節しなく
ても、パケット交換機３や受信ノード２−０〜２−３に
おけるビット同期、パケット同期を実現する方法を提供
する。また、パケット交換機３の交換タイミングがガー
ドタイムａのちょうど中間になるように送信ノード１−
０〜１−３の遅延を自動調節するので、必要以上に長い
ガードタイムａを設ける必要が無く、高い実効スループ
ットを得ることができる。
【０１５２】本発明の第４の実施例によるパケット交換
ネットワークは４×４のパケット交換ネットワークであ
り、本実施例による送信ノード１−０〜１−３及び受信
ノード２−０〜２−３の構成が本発明の第３の実施例に
よる送信ノード１−０〜１−３及び受信ノード２−０〜
２−３の構成とは異なっている。
ネットワークは４×４のパケット交換ネットワークであ
り、本実施例による送信ノード１−０〜１−３及び受信
ノード２−０〜２−３の構成が本発明の第３の実施例に
よる送信ノード１−０〜１−３及び受信ノード２−０〜
２−３の構成とは異なっている。
【０１５３】また、送信ノード１−０〜１−３とパケッ
ト交換機３とを結ぶ光ファイバ１００−０〜１００−３
の長さは送信ノード１−０〜１−３の可変遅延回路１５
の遅延が「０」の時、ビット同期パターン付加回路１１
から出力されたパケットがパケット交換機３の光スイッ
チ３０に入力するまでのレイテンシが「１パケットクロ
ック周期−２６３シリアルクロック周期」から「１パケ
ットクロック周期−８シリアルクロック周期」の範囲に
入るように大まかに調節されている。本実施例における
他の部分の構成は本発明の第３の実施例と同様である。
ト交換機３とを結ぶ光ファイバ１００−０〜１００−３
の長さは送信ノード１−０〜１−３の可変遅延回路１５
の遅延が「０」の時、ビット同期パターン付加回路１１
から出力されたパケットがパケット交換機３の光スイッ
チ３０に入力するまでのレイテンシが「１パケットクロ
ック周期−２６３シリアルクロック周期」から「１パケ
ットクロック周期−８シリアルクロック周期」の範囲に
入るように大まかに調節されている。本実施例における
他の部分の構成は本発明の第３の実施例と同様である。
【０１５４】図２１は本発明の第４の実施例による送信
ノード１の構成を示すブロック図である。本発明の第４
の実施例による送信ノード１では並列／直列変換回路１
２の前段に可変遅延回路１５−０と可変遅延回路１５−
１とを設けている。遅延制御信号２１０は８ビット幅
で、上位４ビットが可変遅延回路１５−０に、下位４ビ
ットが可変遅延回路１５−１に接続されている。
ノード１の構成を示すブロック図である。本発明の第４
の実施例による送信ノード１では並列／直列変換回路１
２の前段に可変遅延回路１５−０と可変遅延回路１５−
１とを設けている。遅延制御信号２１０は８ビット幅
で、上位４ビットが可変遅延回路１５−０に、下位４ビ
ットが可変遅延回路１５−１に接続されている。
【０１５５】可変遅延回路１５−０と可変遅延回路１５
−１とは、夫々遅延の粗調機能と微調機能とを果たす。
それ以外の構成は本発明の第３の実施例による送信ノー
ド１と同様の構成となっている。
−１とは、夫々遅延の粗調機能と微調機能とを果たす。
それ以外の構成は本発明の第３の実施例による送信ノー
ド１と同様の構成となっている。
【０１５６】図２２は図２１の可変遅延回路１５−０の
構成を示すブロック図である。図において、可変遅延回
路１５−０は本発明の第３の実施例による可変遅延回路
１５のフリップフロップ６１−１〜６１−１５の代わり
にレジスタ６３−１〜６３−１５を用いたものであり、
遅延制御信号２１０の値が“００００”の時には信号入
力がそのまま信号出力となり、“１１１１”の時には１
５段のレジスタ６３−１５を通過して１５システムクロ
ック周期遅延された信号が信号出力となる。このように
して、可変遅延回路１５−０は１システムクロック周
期、すなわち１６シリアルクロック周期単位での遅延調
節を行う。
構成を示すブロック図である。図において、可変遅延回
路１５−０は本発明の第３の実施例による可変遅延回路
１５のフリップフロップ６１−１〜６１−１５の代わり
にレジスタ６３−１〜６３−１５を用いたものであり、
遅延制御信号２１０の値が“００００”の時には信号入
力がそのまま信号出力となり、“１１１１”の時には１
５段のレジスタ６３−１５を通過して１５システムクロ
ック周期遅延された信号が信号出力となる。このように
して、可変遅延回路１５−０は１システムクロック周
期、すなわち１６シリアルクロック周期単位での遅延調
節を行う。
【０１５７】図２３は図２１の可変遅延回路１５−１の
構成を示すブロック図である。図において、可変遅延回
路１５−１はビットローテータを可変遅延回路として用
いたものであり、レジスタ６４−０，６４−１とセレク
タ６２とからなる。
構成を示すブロック図である。図において、可変遅延回
路１５−１はビットローテータを可変遅延回路として用
いたものであり、レジスタ６４−０，６４−１とセレク
タ６２とからなる。
【０１５８】レジスタ６４−１に格納されているｄ０〜
ｄ１５の１６ビットと、レジスタ６４−０に格納されて
いるｄ１６〜ｄ３１の１６ビットとの合計３２ビットの
うち、どの１６ビットを出力するかをセレクタ６２によ
って選択する。遅延制御信号２１０が“００００”の時
にはｄ０〜ｄ１５が、“０００１”の時にはｄ１〜ｄ１
６が、“１１１１”の時にはｄ１５〜ｄ３０が出力され
る。
ｄ１５の１６ビットと、レジスタ６４−０に格納されて
いるｄ１６〜ｄ３１の１６ビットとの合計３２ビットの
うち、どの１６ビットを出力するかをセレクタ６２によ
って選択する。遅延制御信号２１０が“００００”の時
にはｄ０〜ｄ１５が、“０００１”の時にはｄ１〜ｄ１
６が、“１１１１”の時にはｄ１５〜ｄ３０が出力され
る。
【０１５９】このようにして、可変遅延回路１５−１は
１シリアルクロック周期単位での遅延調節を行うもので
あり、機能的には本発明の第３の実施例による可変遅延
回路１５と等価である。可変遅延回路１５−０，１５−
１の両方を用いることによって、遅延量を０〜２５５シ
リアルクロック周期の範囲で調節することができる。
１シリアルクロック周期単位での遅延調節を行うもので
あり、機能的には本発明の第３の実施例による可変遅延
回路１５と等価である。可変遅延回路１５−０，１５−
１の両方を用いることによって、遅延量を０〜２５５シ
リアルクロック周期の範囲で調節することができる。
【０１６０】図２４は本発明の第４の実施例による受信
ノード２の構成を示すブロック図である。図において、
本発明の第４の実施例による受信ノード２は直列／並列
変換回路２２の後段にパケット同期回路７０を配設して
いる。パケット同期回路７０から出力される誤差信号２
１３は８ビット幅であり、それ以外の構成は本発明の第
３の実施例による受信ノード２と同様である。
ノード２の構成を示すブロック図である。図において、
本発明の第４の実施例による受信ノード２は直列／並列
変換回路２２の後段にパケット同期回路７０を配設して
いる。パケット同期回路７０から出力される誤差信号２
１３は８ビット幅であり、それ以外の構成は本発明の第
３の実施例による受信ノード２と同様である。
【０１６１】図２５は図２４のパケット同期回路７０の
構成を示すブロック図である。図において、パケット同
期回路７０は変換タイミング検出回路２６と、先頭受信
タイミング検出回路５６と、セレクタ６２と、レジスタ
６４−０，６４−１と、パケット同期パターン検出回路
８１−０〜８１−１５と、制御回路８２と、ビット同期
パターン検出回路８４−０〜８４−１６とから構成され
ている。
構成を示すブロック図である。図において、パケット同
期回路７０は変換タイミング検出回路２６と、先頭受信
タイミング検出回路５６と、セレクタ６２と、レジスタ
６４−０，６４−１と、パケット同期パターン検出回路
８１−０〜８１−１５と、制御回路８２と、ビット同期
パターン検出回路８４−０〜８４−１６とから構成され
ている。
【０１６２】パケット同期回路７０はビットローテータ
を用いたフレーム同期、パケット同期機能と、交換タイ
ミング検出や先頭受信タイミング検出、及び交換タイミ
ングと先頭受信タイミングとの比較によって送信ノード
の遅延を調節するための誤差信号を求める機能とを併せ
持つ。レジスタ６４−０，６４−１及びセレクタ６２が
ビットローテータを構成しており、この部分の構成は図
２３に示す可変遅延回路１５−１と同様の構成となって
いる。
を用いたフレーム同期、パケット同期機能と、交換タイ
ミング検出や先頭受信タイミング検出、及び交換タイミ
ングと先頭受信タイミングとの比較によって送信ノード
の遅延を調節するための誤差信号を求める機能とを併せ
持つ。レジスタ６４−０，６４−１及びセレクタ６２が
ビットローテータを構成しており、この部分の構成は図
２３に示す可変遅延回路１５−１と同様の構成となって
いる。
【０１６３】パケット同期パターン検出回路８１−０〜
８１−１５は入力された１６ビット幅の並列信号をパケ
ット同期パターンと比較し、一致すればパケット同期パ
ターン検出信号２２０を“１”にし、一致しなければ
“０”にする。先頭受信タイミング検出回路５６は１６
個のパケット同期パターン検出回路８１−０〜８１−１
５から出力されるパケット同期パターン検出信号２２０
−０〜２２０−１５の値にしたがって先頭受信タイミン
グ信号２１２−０，２１２−１を出力する。
８１−１５は入力された１６ビット幅の並列信号をパケ
ット同期パターンと比較し、一致すればパケット同期パ
ターン検出信号２２０を“１”にし、一致しなければ
“０”にする。先頭受信タイミング検出回路５６は１６
個のパケット同期パターン検出回路８１−０〜８１−１
５から出力されるパケット同期パターン検出信号２２０
−０〜２２０−１５の値にしたがって先頭受信タイミン
グ信号２１２−０，２１２−１を出力する。
【０１６４】図２６は図２５の先頭受信タイミング検出
回路５６の動作を示す真理値表を示す図である。先頭受
信タイミング信号２１２−０はレジスタ６４−０，６４
−１に格納されている信号ｄ０〜ｄ３０の中にパケット
同期パターンが検出されると“１”となり、それ以外の
時に“０”となる。
回路５６の動作を示す真理値表を示す図である。先頭受
信タイミング信号２１２−０はレジスタ６４−０，６４
−１に格納されている信号ｄ０〜ｄ３０の中にパケット
同期パターンが検出されると“１”となり、それ以外の
時に“０”となる。
【０１６５】一方、４ビット幅の先頭受信タイミング信
号２１２−１はｄ０〜ｄ３０の中でパケット同期パター
ンが検出された位置を示し、パケット同期パターンが検
出された位置がｄ０〜ｄ１５の時に“００００”、ｄ１
〜ｄ１６の時に“０００１”となり、ｄ１５〜ｄ３０の
時に“１１１１”となる。したがって、先頭受信タイミ
ング信号２１２−０，２１２−１の両方を参照すること
によって、１パケットクロック周期の中でパケット同期
パターンが検出されたタイミングを１シリアルクロック
周期の分解能で特定することができる。
号２１２−１はｄ０〜ｄ３０の中でパケット同期パター
ンが検出された位置を示し、パケット同期パターンが検
出された位置がｄ０〜ｄ１５の時に“００００”、ｄ１
〜ｄ１６の時に“０００１”となり、ｄ１５〜ｄ３０の
時に“１１１１”となる。したがって、先頭受信タイミ
ング信号２１２−０，２１２−１の両方を参照すること
によって、１パケットクロック周期の中でパケット同期
パターンが検出されたタイミングを１シリアルクロック
周期の分解能で特定することができる。
【０１６６】先頭受信タイミング信号２１２−１はセレ
クタ６２の制御信号にもなっている。先頭受信タイミン
グ信号２１２−１が“００００”の時にはセレクタ６２
からｄ０〜ｄ１５が出力され、“０００１”の時にｄ１
〜ｄ１６が、“１１１１”の時にｄ１５〜ｄ３０が夫々
出力される。すなわち、レジスタ６４−０，６４−１と
セレクタ６２とから構成されるビットローテータはパケ
ット同期パターン検出回路８１によるパケット同期パタ
ーンの検出位置によって制御されており、その結果、セ
レクタ６２から出力された並列信号はフレーム同期がと
れている。
クタ６２の制御信号にもなっている。先頭受信タイミン
グ信号２１２−１が“００００”の時にはセレクタ６２
からｄ０〜ｄ１５が出力され、“０００１”の時にｄ１
〜ｄ１６が、“１１１１”の時にｄ１５〜ｄ３０が夫々
出力される。すなわち、レジスタ６４−０，６４−１と
セレクタ６２とから構成されるビットローテータはパケ
ット同期パターン検出回路８１によるパケット同期パタ
ーンの検出位置によって制御されており、その結果、セ
レクタ６２から出力された並列信号はフレーム同期がと
れている。
【０１６７】ビット同期パターン検出回路８４−０〜８
４−１６は入力された４ビット幅の並列信号が“０１０
１”または“１０１０”の時にはビット同期パターン検
出信号２２１を“１”とし、それ以外の時には“０”と
する。交換タイミング検出回路２６は１７個のビット同
期パターン検出回路８４−０〜８４−１６から出力され
るビット同期パターン検出信号２２１−０〜２２１−１
６とイネーブル信号２１６との値にしたがって交換タイ
ミング信号２０４−０，２０４−１を出力する。
４−１６は入力された４ビット幅の並列信号が“０１０
１”または“１０１０”の時にはビット同期パターン検
出信号２２１を“１”とし、それ以外の時には“０”と
する。交換タイミング検出回路２６は１７個のビット同
期パターン検出回路８４−０〜８４−１６から出力され
るビット同期パターン検出信号２２１−０〜２２１−１
６とイネーブル信号２１６との値にしたがって交換タイ
ミング信号２０４−０，２０４−１を出力する。
【０１６８】図２７は図２５の交換タイミング検出回路
２６の動作を示す真理値表を示す図である。図におい
て、交換タイミング信号２０４−０はイネーブル信号２
１６が“１”でかつレジスタ６４−０，６４−１に格納
されている信号ｄ０〜ｄ１９がビット同期パターンから
それ以外のパターンへの変化点を含んでいる場合に
“１”となり、それ以外の場合に“０”となる。
２６の動作を示す真理値表を示す図である。図におい
て、交換タイミング信号２０４−０はイネーブル信号２
１６が“１”でかつレジスタ６４−０，６４−１に格納
されている信号ｄ０〜ｄ１９がビット同期パターンから
それ以外のパターンへの変化点を含んでいる場合に
“１”となり、それ以外の場合に“０”となる。
【０１６９】一方、４ビット幅の交換タイミング信号２
０４−１はｄ１２〜ｄ３１の中での変化点の位置を示
し、変化点がｄ１５とｄ１６との間の時に“０００
０”、ｄ１６とｄ１７との間の時に“０００１”とな
り、ｄ３０とｄ３１との間の時に“１１１１”となる。
したがって、交換タイミング信号２０４−０，２０４−
１の両方を参照することによって、１パケットクロック
周期の中で信号がビット同期パターンからそれ以外のパ
ターンへと変化した変化点の位置を特定することができ
る。
０４−１はｄ１２〜ｄ３１の中での変化点の位置を示
し、変化点がｄ１５とｄ１６との間の時に“０００
０”、ｄ１６とｄ１７との間の時に“０００１”とな
り、ｄ３０とｄ３１との間の時に“１１１１”となる。
したがって、交換タイミング信号２０４−０，２０４−
１の両方を参照することによって、１パケットクロック
周期の中で信号がビット同期パターンからそれ以外のパ
ターンへと変化した変化点の位置を特定することができ
る。
【０１７０】本発明の第４の実施例でも交換タイミング
検出モードと遅延調節モードとパケット伝送モードとの
３つの動作モードを持ち、夫々のモードにおける動作は
基本的に本発明の第３の実施例と同様である。
検出モードと遅延調節モードとパケット伝送モードとの
３つの動作モードを持ち、夫々のモードにおける動作は
基本的に本発明の第３の実施例と同様である。
【０１７１】交換タイミング検出モードでは受信ノード
２が本発明の第３の実施例の場合と同様に、ビット同期
パターンとアイドルパターンとを交互に受信する。先に
述べたように、パケット同期回路７０のレジスタ６４−
０，６４−１に格納されている信号ｄ０〜ｄ１９がビッ
ト同期パターンからそれ以外のパターンへの変化点を含
んでいる時に交換タイミング信号２０４−０が“１”と
なり、交換タイミング信号２０４−１はｄ１２〜ｄ３１
の中での変化点の位置を示す。これらの信号は制御回路
８２に与えられる。
２が本発明の第３の実施例の場合と同様に、ビット同期
パターンとアイドルパターンとを交互に受信する。先に
述べたように、パケット同期回路７０のレジスタ６４−
０，６４−１に格納されている信号ｄ０〜ｄ１９がビッ
ト同期パターンからそれ以外のパターンへの変化点を含
んでいる時に交換タイミング信号２０４−０が“１”と
なり、交換タイミング信号２０４−１はｄ１２〜ｄ３１
の中での変化点の位置を示す。これらの信号は制御回路
８２に与えられる。
【０１７２】図２８は図２５の制御回路８２の構成を示
すブロック図である。図において、制御回路８２はカウ
ンタ５３と、パケットクロック発生回路５５と、誤差検
出回路８３と、減算回路８８と、レジスタ８９−０，８
９−１とから構成されている。
すブロック図である。図において、制御回路８２はカウ
ンタ５３と、パケットクロック発生回路５５と、誤差検
出回路８３と、減算回路８８と、レジスタ８９−０，８
９−１とから構成されている。
【０１７３】カウンタ５３は交換タイミング信号２０４
−０が“１”になるとリセットされ、システムクロック
１２１によって「１０」までカウントアップした後に
「０」に戻る。すなわち、１パケットクロック周期の動
作を繰返すことによって交換タイミングを記憶する。ま
た、交換タイミング信号２０４−１はレジスタ８９−０
に書込まれる。
−０が“１”になるとリセットされ、システムクロック
１２１によって「１０」までカウントアップした後に
「０」に戻る。すなわち、１パケットクロック周期の動
作を繰返すことによって交換タイミングを記憶する。ま
た、交換タイミング信号２０４−１はレジスタ８９−０
に書込まれる。
【０１７４】レジスタ８９−０には交換タイミング信号
２０４−０がイネーブル信号として与えられており、交
換タイミング信号２０４−１が更新された直後に１回だ
け交換タイミング信号２０４−１が書込まれる。すなわ
ち、本発明の第４の実施例ではカウンタ５３とレジスタ
８９−０とが交換タイミングを記憶する。
２０４−０がイネーブル信号として与えられており、交
換タイミング信号２０４−１が更新された直後に１回だ
け交換タイミング信号２０４−１が書込まれる。すなわ
ち、本発明の第４の実施例ではカウンタ５３とレジスタ
８９−０とが交換タイミングを記憶する。
【０１７５】遅延調節モードでは本発明の第３の実施例
と同様に、送信ノード１−０と受信ノード２−０とが、
送信ノード１−１と受信ノード２−１とが、送信ノード
１−２と受信ノード２−２とが、送信ノード１−３と受
信ノード２−３とが夫々固定的に接続され、送信ノード
１−０〜１−３はアイドルパターンをペイロートｃとし
たパケットを送信する。
と同様に、送信ノード１−０と受信ノード２−０とが、
送信ノード１−１と受信ノード２−１とが、送信ノード
１−２と受信ノード２−２とが、送信ノード１−３と受
信ノード２−３とが夫々固定的に接続され、送信ノード
１−０〜１−３はアイドルパターンをペイロートｃとし
たパケットを送信する。
【０１７６】受信ノード２−０〜２−３において受信さ
れたパケットは光受信器２０によって電気信号に変換さ
れ、ビット同期回路２１によってビット同期された後、
直列／並列変換回路２２によって並列信号２２３に変換
され、パケット同期回路７０に入力される。但し、この
時点でフレーム同期はとれていない。
れたパケットは光受信器２０によって電気信号に変換さ
れ、ビット同期回路２１によってビット同期された後、
直列／並列変換回路２２によって並列信号２２３に変換
され、パケット同期回路７０に入力される。但し、この
時点でフレーム同期はとれていない。
【０１７７】先に述べたように、パケット同期回路７０
のレジスタ６４−０，６４−１に格納されている信号ｄ
０〜ｄ３０がパケット同期パターンを含む時に先頭受信
タイミング信号２１２−０が“１”となり、先頭受信タ
イミング信号２１２−１はｄ０〜ｄ３０の中でのパケッ
ト同期パターンの位置を示す。これらの信号は制御回路
８２に入力される。
のレジスタ６４−０，６４−１に格納されている信号ｄ
０〜ｄ３０がパケット同期パターンを含む時に先頭受信
タイミング信号２１２−０が“１”となり、先頭受信タ
イミング信号２１２−１はｄ０〜ｄ３０の中でのパケッ
ト同期パターンの位置を示す。これらの信号は制御回路
８２に入力される。
【０１７８】先頭受信タイミング信号２１２−０は誤差
検出回路８３に与えられ、先頭受信タイミング信号２１
２−０が“１”になる時のカウンタ値２０５が誤差信号
２１３−０となる。すなわち、誤差信号２１３−０は１
６シリアルクロック周期単位での先頭受信タイミングと
交換タイミングとの誤差を示し、その値は０〜１０の範
囲内である。
検出回路８３に与えられ、先頭受信タイミング信号２１
２−０が“１”になる時のカウンタ値２０５が誤差信号
２１３−０となる。すなわち、誤差信号２１３−０は１
６シリアルクロック周期単位での先頭受信タイミングと
交換タイミングとの誤差を示し、その値は０〜１０の範
囲内である。
【０１７９】一方、先頭受信タイミング信号２１２−１
は先頭受信タイミング信号２１２−０をイネーブル信号
とするレジスタ８９−１に格納される。減算回路８８は
レジスタ８９−０，８９−１に格納された交換タイミン
グ信号２０４−１と先頭受信タイミング信号２１２−１
との減算を行い、誤差信号２１３−１を得る。誤差信号
２１３−１は１シリアルクロック周期単位での先頭受信
タイミングと交換タイミングとの誤差を示す。
は先頭受信タイミング信号２１２−０をイネーブル信号
とするレジスタ８９−１に格納される。減算回路８８は
レジスタ８９−０，８９−１に格納された交換タイミン
グ信号２０４−１と先頭受信タイミング信号２１２−１
との減算を行い、誤差信号２１３−１を得る。誤差信号
２１３−１は１シリアルクロック周期単位での先頭受信
タイミングと交換タイミングとの誤差を示す。
【０１８０】誤差信号２１３−０を上位４ビットとし、
誤差信号２１３−１を下位４ビットとすると、８ビット
で０〜１７５シリアルクロック周期、すなわち１パケッ
トクロック周期の範囲の誤差を１シリアルクロック周期
の分解能で示す誤差信号２１３が得られる。この誤差信
号２１３はストローブ信号２１４によってバスインタフ
ェース２８に書込まれ、ＣＰＵ５に送られる。ＣＰＵ５
は本発明の第３の実施例の場合と同様に、受信ノード２
−０から得られた誤差信号２１３を基に新たな遅延制御
信号２１０を計算し、これを送信ノード１−０に与え
る。
誤差信号２１３−１を下位４ビットとすると、８ビット
で０〜１７５シリアルクロック周期、すなわち１パケッ
トクロック周期の範囲の誤差を１シリアルクロック周期
の分解能で示す誤差信号２１３が得られる。この誤差信
号２１３はストローブ信号２１４によってバスインタフ
ェース２８に書込まれ、ＣＰＵ５に送られる。ＣＰＵ５
は本発明の第３の実施例の場合と同様に、受信ノード２
−０から得られた誤差信号２１３を基に新たな遅延制御
信号２１０を計算し、これを送信ノード１−０に与え
る。
【０１８１】受信ノード２−１と送信ノード１−１との
間、受信ノード２−２と送信ノード１−２との間、受信
ノード２−３と送信ノード１−３との間でも上記と同様
の処理が行われる。以上のようにして、全ての送信ノー
ド１−０〜１−３で遅延量の調節が終了すると、ネット
ワークはパケット伝送モードに入る。
間、受信ノード２−２と送信ノード１−２との間、受信
ノード２−３と送信ノード１−３との間でも上記と同様
の処理が行われる。以上のようにして、全ての送信ノー
ド１−０〜１−３で遅延量の調節が終了すると、ネット
ワークはパケット伝送モードに入る。
【０１８２】パケット伝送モードでは通常のパケット交
換が行われる。交換タイミング検出モードと遅延調節モ
ードとを経て送信ノード１の可変遅延回路１５の遅延量
が調節された結果、パケット交換機３の交換タイミング
はガードタイムａのちょうど中間に位置する。
換が行われる。交換タイミング検出モードと遅延調節モ
ードとを経て送信ノード１の可変遅延回路１５の遅延量
が調節された結果、パケット交換機３の交換タイミング
はガードタイムａのちょうど中間に位置する。
【０１８３】これは受信ノード２におけるパケット同期
回路７０において先に述べた方法によって実現される。
また、パケット同期はパケット同期回路７０のパケット
クロック発生回路５５がカウンタ値２０５を基にパケッ
トクロックを発生することによって実現される。
回路７０において先に述べた方法によって実現される。
また、パケット同期はパケット同期回路７０のパケット
クロック発生回路５５がカウンタ値２０５を基にパケッ
トクロックを発生することによって実現される。
【０１８４】本発明の第３の実施例による可変遅延回路
１５、パケット同期回路７０は何れもシリアルクロック
で動作するが、本発明の第４の実施例では可変遅延回路
１５が並列／直列変換回路１２の前に、パケット同期回
路７０が直列／並列変換回路２２の後に夫々位置し、い
ずれもシステムクロックで動作する。
１５、パケット同期回路７０は何れもシリアルクロック
で動作するが、本発明の第４の実施例では可変遅延回路
１５が並列／直列変換回路１２の前に、パケット同期回
路７０が直列／並列変換回路２２の後に夫々位置し、い
ずれもシステムクロックで動作する。
【０１８５】システムクロックの周波数はシリアルクロ
ックの周波数より低く、例えば本実施例においてシリア
ルクロックの周波数を３．２ＧＨｚとすると、システム
クロックの周波数は２００ＭＨｚになる。３．２ＧＨｚ
で動作する電気回路を実現するためには非常に高価な製
造プロセスが必要になるが、２００ＭＨｚ程度の電気回
路であれば、現時点でのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）プロセスで容易に実現され、低コストで実現
される。
ックの周波数より低く、例えば本実施例においてシリア
ルクロックの周波数を３．２ＧＨｚとすると、システム
クロックの周波数は２００ＭＨｚになる。３．２ＧＨｚ
で動作する電気回路を実現するためには非常に高価な製
造プロセスが必要になるが、２００ＭＨｚ程度の電気回
路であれば、現時点でのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）プロセスで容易に実現され、低コストで実現
される。
【０１８６】また、本発明の第４の実施例では可変遅延
回路１５、交換タイミング信号２０４、先頭受信タイミ
ング信号２１２、誤差信号２１３等が粗調と微調との組
合せで構成されている。そのため、遅延調節の分解能は
本発明の第３の実施例と同等の分解能を維持しながら、
調節可能な遅延の範囲が本発明の第３の実施例の１６倍
になっている。その結果、光ファイバ１００の長さを予
め調節する時に、本発明の第３の実施例の場合の１６倍
の誤差が許容される。光ファイバ１０１の長さに関して
は本発明の第３の実施例と同様で、調節の必要がない。
回路１５、交換タイミング信号２０４、先頭受信タイミ
ング信号２１２、誤差信号２１３等が粗調と微調との組
合せで構成されている。そのため、遅延調節の分解能は
本発明の第３の実施例と同等の分解能を維持しながら、
調節可能な遅延の範囲が本発明の第３の実施例の１６倍
になっている。その結果、光ファイバ１００の長さを予
め調節する時に、本発明の第３の実施例の場合の１６倍
の誤差が許容される。光ファイバ１０１の長さに関して
は本発明の第３の実施例と同様で、調節の必要がない。
【０１８７】本発明の第５の実施例は４×４のパケット
交換ネットワークであり、フレーム同期の際にいわゆる
ウィンドウ制御を行うことを特徴としている。本発明の
第５の実施例は基本的に本発明の第４の実施例と同じで
あり、受信ノード２のパケット同期回路７０内にウィン
ドウ制御を行う同期保護回路を備えている点だけが本発
明の第４の実施例とは異なる。
交換ネットワークであり、フレーム同期の際にいわゆる
ウィンドウ制御を行うことを特徴としている。本発明の
第５の実施例は基本的に本発明の第４の実施例と同じで
あり、受信ノード２のパケット同期回路７０内にウィン
ドウ制御を行う同期保護回路を備えている点だけが本発
明の第４の実施例とは異なる。
【０１８８】図２９は本発明の第５の実施例によるパケ
ット同期回路７０の構成を示すブロック図である。図に
おいて、パケット同期回路７０は同期保護回路６５を設
けた以外は図２５に示す本発明の第４の実施例によるパ
ケット同期回路７０と同様の構成となっており、同一構
成要素には同一符号を付してある。
ット同期回路７０の構成を示すブロック図である。図に
おいて、パケット同期回路７０は同期保護回路６５を設
けた以外は図２５に示す本発明の第４の実施例によるパ
ケット同期回路７０と同様の構成となっており、同一構
成要素には同一符号を付してある。
【０１８９】同期保護回路６５は上記のように、フレー
ム同期の際にいわゆるウィンドウ制御を行い、入力され
た先頭受信タイミング信号２１２−０，２１２−１から
セレクタ制御信号２２２を生成する。
ム同期の際にいわゆるウィンドウ制御を行い、入力され
た先頭受信タイミング信号２１２−０，２１２−１から
セレクタ制御信号２２２を生成する。
【０１９０】図３０は図２９の同期保護回路６５の構成
を示すブロック図であり、図３１は図２９の同期保護回
路６５の動作を示すタイミングチャートであり、図３２
は図２９の同期保護回路６５のステートマシンの動作を
示す状態遷移図である。
を示すブロック図であり、図３１は図２９の同期保護回
路６５の動作を示すタイミングチャートであり、図３２
は図２９の同期保護回路６５のステートマシンの動作を
示す状態遷移図である。
【０１９１】図２９において、同期保護回路６５はカウ
ンタ６６と、ステートマシン６７とから構成されてい
る。ステートマシン６７は図３２に示す状態遷移図にし
たがって動作する。
ンタ６６と、ステートマシン６７とから構成されてい
る。ステートマシン６７は図３２に示す状態遷移図にし
たがって動作する。
【０１９２】図３２において、Ｙはウィンドウ信号２２
５が“１”の期間中に先頭受信タイミング信号２１２−
０が“１”になったことを示し、Ｎはウィンドウ信号２
２５が“１”の期間中に先頭受信タイミング信号２１２
−０が“１”にならなかったことを示す。初期状態では
ステートマシン６７の状態は状態＃０である。
５が“１”の期間中に先頭受信タイミング信号２１２−
０が“１”になったことを示し、Ｎはウィンドウ信号２
２５が“１”の期間中に先頭受信タイミング信号２１２
−０が“１”にならなかったことを示す。初期状態では
ステートマシン６７の状態は状態＃０である。
【０１９３】リセットイネーブル信号２２４はステート
マシン６７が状態＃０の時に“１”、それ以外の時に
“０”になる。リセットイネーブル信号２２４が“１”
の時に先頭受信タイミング信号２１２−０が“１”にな
ると、カウンタ６６がリセットされる。カウンタ６６は
「１０」までカウントアップすると、「０」に戻る。
マシン６７が状態＃０の時に“１”、それ以外の時に
“０”になる。リセットイネーブル信号２２４が“１”
の時に先頭受信タイミング信号２１２−０が“１”にな
ると、カウンタ６６がリセットされる。カウンタ６６は
「１０」までカウントアップすると、「０」に戻る。
【０１９４】カウンタ６６の値が「１０」，「０」，
「１」の時、またはリセットイネーブル信号２２４が
“１”の時、ウィンドウ信号２２５が“１”になる。以
後、ウィンドウ信号２２５が“１”である期間をウィン
ドウと呼ぶ。
「１」の時、またはリセットイネーブル信号２２４が
“１”の時、ウィンドウ信号２２５が“１”になる。以
後、ウィンドウ信号２２５が“１”である期間をウィン
ドウと呼ぶ。
【０１９５】ステートマシン６７の状態が状態＃２以下
の時、ウィンドウ内で先頭受信タイミング信号２１２−
０が“１”になると、ステートマシン６７の状態が１増
え、ウィンドウ内で先頭受信タイミング信号２１２−０
が“１”にならないと、状態＃０に戻る。
の時、ウィンドウ内で先頭受信タイミング信号２１２−
０が“１”になると、ステートマシン６７の状態が１増
え、ウィンドウ内で先頭受信タイミング信号２１２−０
が“１”にならないと、状態＃０に戻る。
【０１９６】したがって、３回連続でウィンドウ内で先
頭受信タイミング信号２１２−０が“１”になると、ス
テートマシン６７の状態は状態＃３になる。ステートマ
シン６７が状態＃０、状態＃１、状態＃２の時にはパケ
ット同期が外れているとみなされ、セレクタ制御信号２
２２は変化しないが、状態＃３、状態＃４、状態＃５で
はパケット同期がとれているとみなされ、先頭受信タイ
ミング信号２１２−１がセレクタ制御信号２２２として
出力される。
頭受信タイミング信号２１２−０が“１”になると、ス
テートマシン６７の状態は状態＃３になる。ステートマ
シン６７が状態＃０、状態＃１、状態＃２の時にはパケ
ット同期が外れているとみなされ、セレクタ制御信号２
２２は変化しないが、状態＃３、状態＃４、状態＃５で
はパケット同期がとれているとみなされ、先頭受信タイ
ミング信号２１２−１がセレクタ制御信号２２２として
出力される。
【０１９７】状態＃３になってから、ウィンドウ内で先
頭受信タイミング信号２１２−０が“１”にならないＮ
の状態が３回連続すると、ステートマシン６７は状態＃
４、状態＃５を経て状態＃０に戻る。
頭受信タイミング信号２１２−０が“１”にならないＮ
の状態が３回連続すると、ステートマシン６７は状態＃
４、状態＃５を経て状態＃０に戻る。
【０１９８】以上のような同期保護回路６５の動作によ
って、本発明の第５の実施例ではパケット同期が外れた
状態から３回連続でウィンドウ内でパケット同期パター
ンが検出された場合に初めてパケット同期がとれたとみ
なす、いわゆる後方保護と、パケット同期が確立した状
態から３回連続でウィンドウ内でパケット同期パターン
が検出されなかった場合に初めて同期が外れたとみな
す、いわゆる前方保護とを実現している。
って、本発明の第５の実施例ではパケット同期が外れた
状態から３回連続でウィンドウ内でパケット同期パター
ンが検出された場合に初めてパケット同期がとれたとみ
なす、いわゆる後方保護と、パケット同期が確立した状
態から３回連続でウィンドウ内でパケット同期パターン
が検出されなかった場合に初めて同期が外れたとみな
す、いわゆる前方保護とを実現している。
【０１９９】本発明の第５の実施例では後方保護を行う
ことによって、パケット同期パターン以外の信号にビッ
ト誤りが生じてパケット同期パターンに変化してしまう
ことによる疑似同期引込みを防ぐことができ、前方保護
を行うことによって、パケット同期パターンにビット誤
りが生じることによる同期外れを防ぐことができる。
ことによって、パケット同期パターン以外の信号にビッ
ト誤りが生じてパケット同期パターンに変化してしまう
ことによる疑似同期引込みを防ぐことができ、前方保護
を行うことによって、パケット同期パターンにビット誤
りが生じることによる同期外れを防ぐことができる。
【０２００】高速の信号を光スイッチ等のアナログスイ
ッチで交換するパケット交換ネットワークでは、スイッ
チを切換える度に受信ノードで受信されるパケットのフ
レーム位相、パケット位相が変化する可能性があるの
で、パケット毎にフレーム同期、パケット同期をとる必
要がある。本発明の第５の実施例はこのようなパケット
交換ネットワークにおいて、ある長さのウィンドウを定
義し、このウィンドウの中で検出されたパケット同期パ
ターンのみを真のパケット同期パターンとみなすことに
よって前方保護及び後方保護を可能としている。
ッチで交換するパケット交換ネットワークでは、スイッ
チを切換える度に受信ノードで受信されるパケットのフ
レーム位相、パケット位相が変化する可能性があるの
で、パケット毎にフレーム同期、パケット同期をとる必
要がある。本発明の第５の実施例はこのようなパケット
交換ネットワークにおいて、ある長さのウィンドウを定
義し、このウィンドウの中で検出されたパケット同期パ
ターンのみを真のパケット同期パターンとみなすことに
よって前方保護及び後方保護を可能としている。
【０２０１】その際、ウィンドウの長さを短くする程、
前方保護、後方保護の精度が高くなる。本実施例では本
発明の第４の実施例で詳細に示した方法によって各送信
ノード１からパケット交換機３までのスキューを吸収す
るので、ウィンドウの長さを十分に短くすることができ
る。
前方保護、後方保護の精度が高くなる。本実施例では本
発明の第４の実施例で詳細に示した方法によって各送信
ノード１からパケット交換機３までのスキューを吸収す
るので、ウィンドウの長さを十分に短くすることができ
る。
【０２０２】本発明の第６の実施例は４×４のパケット
交換ネットワークである。パケット交換機の内部には遅
延のばらつき、すなわちスキューがないとすると、パケ
ット交換機内の全てのスイッチ素子の交換タイミングが
等しくなるので、送信ノードからパケット交換機までの
遅延をパケット交換機の交換タイミングに合わせるよう
に自動的に調節する方法を適用することによって、全て
の送信ノードからパケット交換機内の全てのスイッチ素
子までのスキューを吸収することができる。
交換ネットワークである。パケット交換機の内部には遅
延のばらつき、すなわちスキューがないとすると、パケ
ット交換機内の全てのスイッチ素子の交換タイミングが
等しくなるので、送信ノードからパケット交換機までの
遅延をパケット交換機の交換タイミングに合わせるよう
に自動的に調節する方法を適用することによって、全て
の送信ノードからパケット交換機内の全てのスイッチ素
子までのスキューを吸収することができる。
【０２０３】しかしながら、パケット交換機の内部にス
キューがある場合には、上記の方法を適用してもパケッ
ト交換機内のスキューを吸収することができない。本発
明の第６の実施例はこのようなパケット交換機内のスキ
ューを吸収する方法を提供する。
キューがある場合には、上記の方法を適用してもパケッ
ト交換機内のスキューを吸収することができない。本発
明の第６の実施例はこのようなパケット交換機内のスキ
ューを吸収する方法を提供する。
【０２０４】本発明の第６の実施例の構成は基本的に本
発明の第４の実施例と同じである。パケット交換機３の
光スイッチ３０の構成と、スキュー吸収のための制御方
法だけが本発明の第４の実施例とは異なる。
発明の第４の実施例と同じである。パケット交換機３の
光スイッチ３０の構成と、スキュー吸収のための制御方
法だけが本発明の第４の実施例とは異なる。
【０２０５】図３３は本発明の第６の実施例による光ス
イッチ３０の構成を示すブロック図である。図におい
て、本発明の第６の実施例による光スイッチ３０は光分
波器３３−０〜３３−３と光ゲートスイッチ３４−０〜
３４−１５との間の全ての光配線に光可変遅延器３７−
０〜３７−１５が挿入されている以外は図４に示す本発
明の第１の実施例による光スイッチ３０と同様の構成と
なっており、同一構成要素には同一符号を付してある。
ここで、光可変遅延器３７−０〜３７−１５は光ファイ
バに与える張力を変えることによって、経路長を可変に
したものである。
イッチ３０の構成を示すブロック図である。図におい
て、本発明の第６の実施例による光スイッチ３０は光分
波器３３−０〜３３−３と光ゲートスイッチ３４−０〜
３４−１５との間の全ての光配線に光可変遅延器３７−
０〜３７−１５が挿入されている以外は図４に示す本発
明の第１の実施例による光スイッチ３０と同様の構成と
なっており、同一構成要素には同一符号を付してある。
ここで、光可変遅延器３７−０〜３７−１５は光ファイ
バに与える張力を変えることによって、経路長を可変に
したものである。
【０２０６】本発明の第６の実施例において、ＣＰＵ５
はまず光スイッチ３０の全ての光可変遅延器３７−０〜
３７−１５の遅延量を可変範囲の中心に設定し、本発明
の第４の実施例で示したのと同様の方法によって第１回
目の交換タイミング検出モード、遅延調節モードの動作
を行う。
はまず光スイッチ３０の全ての光可変遅延器３７−０〜
３７−１５の遅延量を可変範囲の中心に設定し、本発明
の第４の実施例で示したのと同様の方法によって第１回
目の交換タイミング検出モード、遅延調節モードの動作
を行う。
【０２０７】次に、ＣＰＵ５はパケット交換機３による
送信ノード１と受信ノード２との接続の組合せを変え、
第２回目の交換タイミング検出モード、遅延調節モード
の動作を行う。この時、交換タイミング検出モードでは
送信ノード１−０と受信ノード２−１とを接続した状態
と、送信ノード１−１と受信ノード２−１とを接続した
状態とを交互に繰返し、遅延調節モードでは送信ノード
１−０と受信ノード２−１とを接続する。つまり、第１
回目の交換タイミング検出モード、遅延調節モードでは
受信ノード２−０を用いて送信ノード１−０の遅延調節
を行い、第２回目の交換タイミング検出モード、遅延調
節モードでは受信ノード２−１を用いて送信ノード１−
０の遅延調節を行う。
送信ノード１と受信ノード２との接続の組合せを変え、
第２回目の交換タイミング検出モード、遅延調節モード
の動作を行う。この時、交換タイミング検出モードでは
送信ノード１−０と受信ノード２−１とを接続した状態
と、送信ノード１−１と受信ノード２−１とを接続した
状態とを交互に繰返し、遅延調節モードでは送信ノード
１−０と受信ノード２−１とを接続する。つまり、第１
回目の交換タイミング検出モード、遅延調節モードでは
受信ノード２−０を用いて送信ノード１−０の遅延調節
を行い、第２回目の交換タイミング検出モード、遅延調
節モードでは受信ノード２−１を用いて送信ノード１−
０の遅延調節を行う。
【０２０８】第２回目の遅延調節で得られた遅延制御信
号２１０は送信ノード１−０に与えず、同等の遅延調節
を光可変遅延器３７−１で行う。次に、ＣＰＵ５は受信
ノード２−２を用いて送信ノード１−０の第３回目の遅
延調節を行う。この結果、得られた遅延制御信号２１０
も送信ノード１−０に与えず、同等の遅延調節を光可変
遅延器３７−２で行う。
号２１０は送信ノード１−０に与えず、同等の遅延調節
を光可変遅延器３７−１で行う。次に、ＣＰＵ５は受信
ノード２−２を用いて送信ノード１−０の第３回目の遅
延調節を行う。この結果、得られた遅延制御信号２１０
も送信ノード１−０に与えず、同等の遅延調節を光可変
遅延器３７−２で行う。
【０２０９】さらに、ＣＰＵ５は受信ノード２−３を用
いて第４回目の遅延調節を行い、この結果を光可変遅延
器３７−３に与える。以上によって、入力ポート３２−
０から光ゲートスイッチ３４−０，３４−４，３４−
８，３４−１２までの４経路間のスキューを吸収するこ
とができる。同様の動作を入力ポート３２−１，３２−
２，３２−３に対しても行うことによって、光スイッチ
３０内の全ての入力ポート３２−０〜３２−３から光ゲ
ートスイッチ３４−０〜３４−１５までの間のスキュー
を吸収することができる。
いて第４回目の遅延調節を行い、この結果を光可変遅延
器３７−３に与える。以上によって、入力ポート３２−
０から光ゲートスイッチ３４−０，３４−４，３４−
８，３４−１２までの４経路間のスキューを吸収するこ
とができる。同様の動作を入力ポート３２−１，３２−
２，３２−３に対しても行うことによって、光スイッチ
３０内の全ての入力ポート３２−０〜３２−３から光ゲ
ートスイッチ３４−０〜３４−１５までの間のスキュー
を吸収することができる。
【０２１０】本発明の第７の実施例は４×４のパケット
交換ネットワークである。本実施例は送信ノード１−０
〜１−３及び受信ノード２−０〜２−３の構成が本発明
の第４の実施例とは異なり、それ以外の部分の構成は本
発明の第４の実施例と同様である。また、本実施例はパ
ケット構成が本発明の第４の実施例とは異なり、それに
伴ってパケットクロック周期がシステムクロックの周期
の１２倍となっている。
交換ネットワークである。本実施例は送信ノード１−０
〜１−３及び受信ノード２−０〜２−３の構成が本発明
の第４の実施例とは異なり、それ以外の部分の構成は本
発明の第４の実施例と同様である。また、本実施例はパ
ケット構成が本発明の第４の実施例とは異なり、それに
伴ってパケットクロック周期がシステムクロックの周期
の１２倍となっている。
【０２１１】図３４は本発明の第７の実施例による送信
ノード１の構成を示すブロック図である。図において、
本発明の第７の実施例による送信ノード１は送信ノード
１のビット同期パターン付加回路１１と可変遅延回路１
５−０との間に送信アドレス付加回路９０を加えた以外
は図２１に示す本発明の第４の実施例による送信ノード
１と同様の構成となっており、同一構成要素には同一符
号を付してある。
ノード１の構成を示すブロック図である。図において、
本発明の第７の実施例による送信ノード１は送信ノード
１のビット同期パターン付加回路１１と可変遅延回路１
５−０との間に送信アドレス付加回路９０を加えた以外
は図２１に示す本発明の第４の実施例による送信ノード
１と同様の構成となっており、同一構成要素には同一符
号を付してある。
【０２１２】図３５は本発明の第７の実施例による送信
ノード１の送信アドレス付加回路９０から出力される信
号を示すタイミングチャートである。これら図３４及び
図３５を参照して送信アドレス付加回路９０の動作につ
いて説明する。
ノード１の送信アドレス付加回路９０から出力される信
号を示すタイミングチャートである。これら図３４及び
図３５を参照して送信アドレス付加回路９０の動作につ
いて説明する。
【０２１３】送信アドレス付加回路９０はモード信号２
１７の値が“１０”の時、すなわち遅延調節モードとパ
ケット伝送モードとにおいて、自ノードの番号を１６ビ
ットの送信アドレスｅとして各パケットのパケット同期
パターンｄの後に挿入する。例えば、送信ノード１−１
では“０００００００００００００００１”という１６
ビットの送信アドレスｅとして全てのパケットに付加す
る。
１７の値が“１０”の時、すなわち遅延調節モードとパ
ケット伝送モードとにおいて、自ノードの番号を１６ビ
ットの送信アドレスｅとして各パケットのパケット同期
パターンｄの後に挿入する。例えば、送信ノード１−１
では“０００００００００００００００１”という１６
ビットの送信アドレスｅとして全てのパケットに付加す
る。
【０２１４】図３６は本発明の第７の実施例による受信
ノード２の構成を示すブロック図である。図において、
本発明の第７の実施例による受信ノード２は送信アドレ
ス検出回路９１とアンド（ＡＮＤ）回路９２とを加えた
以外は図２４に示す本発明の第４の実施例による受信ノ
ード２と同様の構成となっており、同一構成要素には同
一符号を付してある。
ノード２の構成を示すブロック図である。図において、
本発明の第７の実施例による受信ノード２は送信アドレ
ス検出回路９１とアンド（ＡＮＤ）回路９２とを加えた
以外は図２４に示す本発明の第４の実施例による受信ノ
ード２と同様の構成となっており、同一構成要素には同
一符号を付してある。
【０２１５】図３６において、送信アドレス検出回路９
１は受信したパケットに付加されている送信アドレスｅ
を読取り、読取った送信アドレスｅが自ノードの番号と
等しい場合にアドレス一致信号２３５を“１”とし、そ
れ以外の場合に“０”とする。例えば、受信ノード２−
１では読取った送信アドレスｅが“０００００００００
００００００１”である場合にアドレス一致信号２３５
を“１”にする。
１は受信したパケットに付加されている送信アドレスｅ
を読取り、読取った送信アドレスｅが自ノードの番号と
等しい場合にアドレス一致信号２３５を“１”とし、そ
れ以外の場合に“０”とする。例えば、受信ノード２−
１では読取った送信アドレスｅが“０００００００００
００００００１”である場合にアドレス一致信号２３５
を“１”にする。
【０２１６】アンド回路９２はパケット同期回路７０が
出力するストローブ信号２１４とアドレス一致信号２３
５との論理積をストローブ信号２３４として出力する。
すなわち、ストローブ信号２３４は自ノードと同じ番号
の送信ノードから送信されたパケットを受信した場合の
み有効となる。
出力するストローブ信号２１４とアドレス一致信号２３
５との論理積をストローブ信号２３４として出力する。
すなわち、ストローブ信号２３４は自ノードと同じ番号
の送信ノードから送信されたパケットを受信した場合の
み有効となる。
【０２１７】本発明の第７の実施例は本発明の第４の実
施例と同様に、交換タイミング検出モード、遅延調節モ
ード、パケット伝送モードの３つの動作モードを持ち、
起動時、すなわち初期状態では交換タイミング検出モー
ドで動作し、続いて遅延調節モード、パケット伝送モー
ドの順で動作する。本発明の第７の実施例は交換タイミ
ング検出モードでの動作が本発明の第４の実施例と全く
等しい。また、遅延調節モードでの動作も、パケットに
送信アドレスが付加されていることを除いて本発明の第
４の実施例と等しい。したがって、ここではパケット伝
送モードでの動作のみ説明する。
施例と同様に、交換タイミング検出モード、遅延調節モ
ード、パケット伝送モードの３つの動作モードを持ち、
起動時、すなわち初期状態では交換タイミング検出モー
ドで動作し、続いて遅延調節モード、パケット伝送モー
ドの順で動作する。本発明の第７の実施例は交換タイミ
ング検出モードでの動作が本発明の第４の実施例と全く
等しい。また、遅延調節モードでの動作も、パケットに
送信アドレスが付加されていることを除いて本発明の第
４の実施例と等しい。したがって、ここではパケット伝
送モードでの動作のみ説明する。
【０２１８】パケット伝送モードにおいて、ＣＰＵ５は
全ての送信ノード１のモード信号２１７を“１０”に、
受信ノード２のイネーブル信号２１６を“０”にする。
また、トリガ信号２１５は常に“１”にする。遅延制御
信号２１０は遅延調節モード終了時の値を保持する。送
信ノード１は入力されたデータをパケットのペイロード
ｃとし、ビット同期パターンｂ、パケット同期パターン
ｄ、送信アドレスｅを付加したパケットを送信し、パケ
ット交換機３は制御回路３１の指示にしたがってパケッ
ト交換を行い、受信ノード２はパケットを受信する。
全ての送信ノード１のモード信号２１７を“１０”に、
受信ノード２のイネーブル信号２１６を“０”にする。
また、トリガ信号２１５は常に“１”にする。遅延制御
信号２１０は遅延調節モード終了時の値を保持する。送
信ノード１は入力されたデータをパケットのペイロード
ｃとし、ビット同期パターンｂ、パケット同期パターン
ｄ、送信アドレスｅを付加したパケットを送信し、パケ
ット交換機３は制御回路３１の指示にしたがってパケッ
ト交換を行い、受信ノード２はパケットを受信する。
【０２１９】受信ノード２においては遅延調節モードの
場合と同様に、先頭受信タイミングの検出を行う。この
場合、トリガ信号２１５が常に“１”なので、誤差検出
回路８３はパケットを受信する度に誤差信号２１３を更
新し、同時にストローブ信号２１４を“１”にする。す
でに述べたように、アドレス一致信号２３５は自ノード
と同じ番号の送信ノードから送信されたパケットを受信
した場合のみ“１”となり、ストローブ信号２３４はス
トローブ信号２１４とアドレス一致信号２３５との論理
積なので、誤差信号２１３は受信したパケットが自ノー
ドと同じ番号の送信ノードから送信されたものである場
合のみバスインタフェース２８に書込まれ、ＣＰＵ５に
送られる。
場合と同様に、先頭受信タイミングの検出を行う。この
場合、トリガ信号２１５が常に“１”なので、誤差検出
回路８３はパケットを受信する度に誤差信号２１３を更
新し、同時にストローブ信号２１４を“１”にする。す
でに述べたように、アドレス一致信号２３５は自ノード
と同じ番号の送信ノードから送信されたパケットを受信
した場合のみ“１”となり、ストローブ信号２３４はス
トローブ信号２１４とアドレス一致信号２３５との論理
積なので、誤差信号２１３は受信したパケットが自ノー
ドと同じ番号の送信ノードから送信されたものである場
合のみバスインタフェース２８に書込まれ、ＣＰＵ５に
送られる。
【０２２０】ＣＰＵ５は各受信ノード２から送られてく
る誤差信号２１３を監視し、これが予め定めた第１のし
きい値より大きいか、予め定めた第２のしきい値より小
さい場合にアラームを発し、パケット交換ネットワーク
を初期状態に戻して再び交換タイミング検出モード、遅
延調節モード、パケット伝送モードの動作を行う。
る誤差信号２１３を監視し、これが予め定めた第１のし
きい値より大きいか、予め定めた第２のしきい値より小
さい場合にアラームを発し、パケット交換ネットワーク
を初期状態に戻して再び交換タイミング検出モード、遅
延調節モード、パケット伝送モードの動作を行う。
【０２２１】以上のようにして、本発明の第７の実施例
によるパケット交換ネットワークではパケット伝送モー
ドでの動作中に誤差信号２１３の監視を行う。例えば、
温度変化によって光ファイバの遅延量が変化すると、パ
ケットが光スイッチを通過するタイミングと交換タイミ
ングとの間にズレが生じ、ついにはガードタイムａの中
で交換が行われなくなる。このような変化は誤差信号２
１３の増加または減少として現れるので、誤差信号２１
３が第１のしきい値以上または第２のしきい値以下にな
った場合に再び交換タイミング検出モード、遅延調節モ
ードを行うことによって、交換タイミングがガードタイ
ムａから外れるのを防ぐことができる。
によるパケット交換ネットワークではパケット伝送モー
ドでの動作中に誤差信号２１３の監視を行う。例えば、
温度変化によって光ファイバの遅延量が変化すると、パ
ケットが光スイッチを通過するタイミングと交換タイミ
ングとの間にズレが生じ、ついにはガードタイムａの中
で交換が行われなくなる。このような変化は誤差信号２
１３の増加または減少として現れるので、誤差信号２１
３が第１のしきい値以上または第２のしきい値以下にな
った場合に再び交換タイミング検出モード、遅延調節モ
ードを行うことによって、交換タイミングがガードタイ
ムａから外れるのを防ぐことができる。
【０２２２】図３７は本発明の第８の実施例によるパケ
ット交換ネットワークの構成を示すブロック図である。
図において、本発明の第８の実施例によるパケット交換
ネットワークは４×４のパケット交換ネットワークであ
り、制御回路３１と受信ノード２／０〜２−３との間に
それぞれアドレス一致信号２３５−０〜２３５−３を加
えた構成となっている。また、本発明の第８の実施例に
よる送信ノード１の構成は本発明の第４の実施例による
送信ノード１の構成と同様となっている。
ット交換ネットワークの構成を示すブロック図である。
図において、本発明の第８の実施例によるパケット交換
ネットワークは４×４のパケット交換ネットワークであ
り、制御回路３１と受信ノード２／０〜２−３との間に
それぞれアドレス一致信号２３５−０〜２３５−３を加
えた構成となっている。また、本発明の第８の実施例に
よる送信ノード１の構成は本発明の第４の実施例による
送信ノード１の構成と同様となっている。
【０２２３】図３８は本発明の第８の実施例による受信
ノード２の構成を示すブロック図である。図において、
本発明の第８の実施例による受信ノード２はアンド回路
９２を加えた以外は図２４に示す本発明の第４の実施例
による受信ノード２と同様の構成となっており、同一構
成要素には同一符号を付してある。
ノード２の構成を示すブロック図である。図において、
本発明の第８の実施例による受信ノード２はアンド回路
９２を加えた以外は図２４に示す本発明の第４の実施例
による受信ノード２と同様の構成となっており、同一構
成要素には同一符号を付してある。
【０２２４】図３８において、アンド回路９２はパケッ
ト同期回路７０から出力されるストローブ信号２１４と
制御回路３１から送られてくるアドレス一致信号２３５
との論理積をストローブ信号２３４として出力する。本
発明の第８の実施例の上記以外の部分の構成及びパケッ
ト構成は本発明の第４の実施例と同様となっている。
ト同期回路７０から出力されるストローブ信号２１４と
制御回路３１から送られてくるアドレス一致信号２３５
との論理積をストローブ信号２３４として出力する。本
発明の第８の実施例の上記以外の部分の構成及びパケッ
ト構成は本発明の第４の実施例と同様となっている。
【０２２５】本発明の第８の実施例も本発明の第４の実
施例と同様に、交換タイミング検出モード、遅延調節モ
ード、パケット伝送モードの３つの動作モードを持ち、
起動時、すなわち初期状態では交換タイミング検出モー
ドで動作し、続いて遅延調節モード、パケット伝送モー
ドの順で動作する。本発明の第８の実施例は交換タイミ
ング検出モード及び遅延調節モードでの動作が本発明の
第４の実施例と全く等しい。したがって、ここではパケ
ット伝送モードでの動作のみ説明する。
施例と同様に、交換タイミング検出モード、遅延調節モ
ード、パケット伝送モードの３つの動作モードを持ち、
起動時、すなわち初期状態では交換タイミング検出モー
ドで動作し、続いて遅延調節モード、パケット伝送モー
ドの順で動作する。本発明の第８の実施例は交換タイミ
ング検出モード及び遅延調節モードでの動作が本発明の
第４の実施例と全く等しい。したがって、ここではパケ
ット伝送モードでの動作のみ説明する。
【０２２６】パケット伝送モードにおいて、ＣＰＵ５は
全ての送信ノード１のモード信号２１７を“１０”に、
受信ノード２のイネーブル信号２１６を“０”にする。
また、トリガ信号２１５は常に“１”にする。遅延制御
信号２１０は遅延調節モード終了時の値を初期値とす
る。送信ノード１は入力されたデータをパケットのペイ
ロードｃとし、ビット同期パターンｂ、パケット同期パ
ターンｄを付加したパケットを送信し、パケット交換機
３は制御回路３１の指示にしたがってパケット交換を行
い、受信ノード２はパケットを受信する。
全ての送信ノード１のモード信号２１７を“１０”に、
受信ノード２のイネーブル信号２１６を“０”にする。
また、トリガ信号２１５は常に“１”にする。遅延制御
信号２１０は遅延調節モード終了時の値を初期値とす
る。送信ノード１は入力されたデータをパケットのペイ
ロードｃとし、ビット同期パターンｂ、パケット同期パ
ターンｄを付加したパケットを送信し、パケット交換機
３は制御回路３１の指示にしたがってパケット交換を行
い、受信ノード２はパケットを受信する。
【０２２７】制御回路３１は送信ノード１の前段にある
バッファ（図示せず）からパケットの転送先を示すリク
エスト信号（図示せず）を受信し、これを調停した結果
にしたがって光スイッチ３０を制御している。したがっ
て、制御回路３１は全てのパケットがどの送信ノード１
からどの受信ノード２へ送られるかを知っている。そこ
で、制御回路３１は番号の等しい送信ノード１から受信
ノード２へのパケット伝送が行われる場合に、その受信
ノード２へのアドレス一致信号２３５を“１”にする。
その他の場合にはアドレス一致信号２３５を“０”にす
る。例えば、送信ノード１−０から受信ノード２−０へ
パケットが送られる場合、アドレス一致信号２３５−０
を“１”にする。
バッファ（図示せず）からパケットの転送先を示すリク
エスト信号（図示せず）を受信し、これを調停した結果
にしたがって光スイッチ３０を制御している。したがっ
て、制御回路３１は全てのパケットがどの送信ノード１
からどの受信ノード２へ送られるかを知っている。そこ
で、制御回路３１は番号の等しい送信ノード１から受信
ノード２へのパケット伝送が行われる場合に、その受信
ノード２へのアドレス一致信号２３５を“１”にする。
その他の場合にはアドレス一致信号２３５を“０”にす
る。例えば、送信ノード１−０から受信ノード２−０へ
パケットが送られる場合、アドレス一致信号２３５−０
を“１”にする。
【０２２８】以下、送信ノード１−０と受信ノード２−
０との動作のみを説明するが、他の送信ノード１及び受
信ノード２もそれらと同様に動作する。受信ノード２−
０においては遅延調節モードの場合と同様に、先頭受信
タイミングの検出が行われる。この場合、トリガ信号２
１５が常に“１”なので、誤差検出回路８３はパケット
を受信する度に誤差信号２１３を更新し、同時にストロ
ーブ信号２１４を“１”にする。
０との動作のみを説明するが、他の送信ノード１及び受
信ノード２もそれらと同様に動作する。受信ノード２−
０においては遅延調節モードの場合と同様に、先頭受信
タイミングの検出が行われる。この場合、トリガ信号２
１５が常に“１”なので、誤差検出回路８３はパケット
を受信する度に誤差信号２１３を更新し、同時にストロ
ーブ信号２１４を“１”にする。
【０２２９】ここで、受信したパケットが送信ノード１
−０から送られたものであったとすると、アドレス一致
信号２３５が“１”となっているので、この時、誤差信
号２１３がストローブ信号２３４によってバスインタフ
ェース２８に書込まれ、ＣＰＵ５に送られる。
−０から送られたものであったとすると、アドレス一致
信号２３５が“１”となっているので、この時、誤差信
号２１３がストローブ信号２３４によってバスインタフ
ェース２８に書込まれ、ＣＰＵ５に送られる。
【０２３０】ＣＰＵ５は誤差信号２１３が予め定めた第
１のしきい値より大きいか、予め定めた第２のしきい値
より小さい場合に、その誤差信号２１３に基づいて新た
な遅延制御信号２１０を計算し、これを送信ノード１−
０の可変遅延回路１５に送る。可変遅延回路１５は新た
な遅延制御信号２１０にしたがって遅延量を変更する。
但し、この遅延量の変更はガードタイムａ内で行われる
ようタイミングが制御されており、これによってパケッ
トが損傷することはない。
１のしきい値より大きいか、予め定めた第２のしきい値
より小さい場合に、その誤差信号２１３に基づいて新た
な遅延制御信号２１０を計算し、これを送信ノード１−
０の可変遅延回路１５に送る。可変遅延回路１５は新た
な遅延制御信号２１０にしたがって遅延量を変更する。
但し、この遅延量の変更はガードタイムａ内で行われる
ようタイミングが制御されており、これによってパケッ
トが損傷することはない。
【０２３１】以上のようにして、本発明の第８の実施例
によるパケット交換ネットワークではパケット伝送モー
ドでの動作中に誤差信号２１３の監視を行い、誤差信号
２１３が第１のしきい値以上または第２のしきい値以下
になった場合に、これを送信ノード１に帰還して遅延量
の再調整を行う。したがって、温度変化等によってパケ
ットの通過タイミングと交換タイミングとがずれた場合
でも、自動的にこれを補正し、交換タイミングがガード
タイムａから外れるのを防ぐことができる。
によるパケット交換ネットワークではパケット伝送モー
ドでの動作中に誤差信号２１３の監視を行い、誤差信号
２１３が第１のしきい値以上または第２のしきい値以下
になった場合に、これを送信ノード１に帰還して遅延量
の再調整を行う。したがって、温度変化等によってパケ
ットの通過タイミングと交換タイミングとがずれた場合
でも、自動的にこれを補正し、交換タイミングがガード
タイムａから外れるのを防ぐことができる。
【０２３２】また、本発明の第７の実施例ではパケット
に付加した送信アドレスｅを受信ノード２が読取ること
によってタイミングを監視すべきパケット、すなわち同
じ番号の送信ノード１から受信ノード２へと送られるパ
ケットを判別しているが、本発明の第８の実施例ではこ
れと同様のことを、制御回路３１が受信ノード２に対し
てアドレス一致信号２３５を出力することによって行っ
ている。これによって、本発明の第８の実施例ではパケ
ットのオーバヘッドが本発明の第７の実施例よりも小さ
くなるという利点が生ずる。
に付加した送信アドレスｅを受信ノード２が読取ること
によってタイミングを監視すべきパケット、すなわち同
じ番号の送信ノード１から受信ノード２へと送られるパ
ケットを判別しているが、本発明の第８の実施例ではこ
れと同様のことを、制御回路３１が受信ノード２に対し
てアドレス一致信号２３５を出力することによって行っ
ている。これによって、本発明の第８の実施例ではパケ
ットのオーバヘッドが本発明の第７の実施例よりも小さ
くなるという利点が生ずる。
【０２３３】本発明の第１の実施例から本発明の第８の
実施例において、パケット交換ネットワークは４×４と
したが、送信ノード１の数、受信ノード２の数、パケッ
ト交換機３のポート数は任意である。また、１ノードあ
たりの伝送レート、並列／直列変換の多重数、ガードタ
イムａ、ビット同期パターンｂ、パケット同期パターン
ｄ、ペイロードｃ、アイドルパターン等の長さやパター
ンも任意に設定することができる。
実施例において、パケット交換ネットワークは４×４と
したが、送信ノード１の数、受信ノード２の数、パケッ
ト交換機３のポート数は任意である。また、１ノードあ
たりの伝送レート、並列／直列変換の多重数、ガードタ
イムａ、ビット同期パターンｂ、パケット同期パターン
ｄ、ペイロードｃ、アイドルパターン等の長さやパター
ンも任意に設定することができる。
【０２３４】本発明の第１の実施例から本発明の第８の
実施例において、パケット交換機３には光スイッチ３０
を用いたが、代わりに電気のスイッチを用いても良い。
また、光スイッチ３０を用いる場合にも、その構成や動
作原理は任意である。例えば、ニオブ酸リチウム基板上
に作成した電気光学効果光スイッチや、光ファイバ同士
の結合を機械的に切換えるメカニカルスイッチ等を用い
ることも可能である。
実施例において、パケット交換機３には光スイッチ３０
を用いたが、代わりに電気のスイッチを用いても良い。
また、光スイッチ３０を用いる場合にも、その構成や動
作原理は任意である。例えば、ニオブ酸リチウム基板上
に作成した電気光学効果光スイッチや、光ファイバ同士
の結合を機械的に切換えるメカニカルスイッチ等を用い
ることも可能である。
【０２３５】本発明の第１の実施例から本発明の第８の
実施例において、遅延調節等の制御にはＣＰＵを用いた
が、制御手段はこの限りではない。例えば、ロジック回
路等のハードウェアによって全ての制御を行っても良
い。また、ＣＰＵと送信ノード、受信ノード、パケット
交換機等との間はバスで接続したが、接続の方法もバス
に限らない。例えば、各構成要素間を個別の制御線によ
って接続しても良い。
実施例において、遅延調節等の制御にはＣＰＵを用いた
が、制御手段はこの限りではない。例えば、ロジック回
路等のハードウェアによって全ての制御を行っても良
い。また、ＣＰＵと送信ノード、受信ノード、パケット
交換機等との間はバスで接続したが、接続の方法もバス
に限らない。例えば、各構成要素間を個別の制御線によ
って接続しても良い。
【０２３６】本発明の第３の実施例から本発明の第８の
実施例において、交換タイミング検出モード、遅延調節
モードで接続する送信ノード、受信ノードの組合せはこ
の限りではない。例えば、交換タイミング検出モードに
おいて、図１７（ａ），（ｂ）の接続を交互に繰返す代
わりに、図３９（ａ），（ｂ）や図４０（ａ），（ｂ）
の接続を交互に繰返しても良い。
実施例において、交換タイミング検出モード、遅延調節
モードで接続する送信ノード、受信ノードの組合せはこ
の限りではない。例えば、交換タイミング検出モードに
おいて、図１７（ａ），（ｂ）の接続を交互に繰返す代
わりに、図３９（ａ），（ｂ）や図４０（ａ），（ｂ）
の接続を交互に繰返しても良い。
【０２３７】また、遅延調節モードにおいても、まず送
信ノード１−０と受信ノード２−０とを接続して送信ノ
ード１−０の遅延調節を行い、次に送信ノード１−１と
受信ノード２−０とを接続して送信ノード１−１の遅延
調節を行い、というように全ての送信ノードを同一の受
信ノードに接続して遅延調整を行う等、様々な接続の組
合せが考えられる。
信ノード１−０と受信ノード２−０とを接続して送信ノ
ード１−０の遅延調節を行い、次に送信ノード１−１と
受信ノード２−０とを接続して送信ノード１−１の遅延
調節を行い、というように全ての送信ノードを同一の受
信ノードに接続して遅延調整を行う等、様々な接続の組
合せが考えられる。
【０２３８】本発明の第３の実施例から本発明の第８の
実施例において用いた交換タイミング検出手段及び先頭
検出手段は、他の方法で代替することができる。例え
ば、交換タイミング検出手段としては本発明の第１の実
施例で用いた方法を用いることができるし、先頭検出手
段としても本発明の第１の実施例で用いた交換タイミン
グ検出手段のようにアナログ的に信号波形を監視するこ
とによってパケットの先頭を検出するような方法を採る
ことができる。
実施例において用いた交換タイミング検出手段及び先頭
検出手段は、他の方法で代替することができる。例え
ば、交換タイミング検出手段としては本発明の第１の実
施例で用いた方法を用いることができるし、先頭検出手
段としても本発明の第１の実施例で用いた交換タイミン
グ検出手段のようにアナログ的に信号波形を監視するこ
とによってパケットの先頭を検出するような方法を採る
ことができる。
【０２３９】本発明の第３の実施例から本発明の第８の
実施例において遅延調節モードでの遅延調節を各送信ノ
ードにつき１回だけ行ったが、遅延調節の回数は１回に
限らない。例えば、誤差信号を３回程度求め、その平均
値を用いるような方法を採っても構わない。
実施例において遅延調節モードでの遅延調節を各送信ノ
ードにつき１回だけ行ったが、遅延調節の回数は１回に
限らない。例えば、誤差信号を３回程度求め、その平均
値を用いるような方法を採っても構わない。
【０２４０】本発明の第６の実施例において、パケット
交換機３の内部のスキューを吸収するための光可変遅延
器３７−０〜３７−１５は光ファイバに与える張力を変
えることによって経路長を可変にしたものとしたが、光
可変遅延器３７−０〜３７−１５の原理及び構成はこれ
に限らない。例えば、２つのレンズからなるコリメート
光学系のレンズ間の距離を可変にしたもの等を用いるこ
とができる。また、スキューの吸収は光可変遅延器３７
−０〜３７−１５によらずとも、光ゲートスイッチ３４
−０〜３４−１５をオンオフするための制御信号に与え
る遅延を調節することによっても可能である。
交換機３の内部のスキューを吸収するための光可変遅延
器３７−０〜３７−１５は光ファイバに与える張力を変
えることによって経路長を可変にしたものとしたが、光
可変遅延器３７−０〜３７−１５の原理及び構成はこれ
に限らない。例えば、２つのレンズからなるコリメート
光学系のレンズ間の距離を可変にしたもの等を用いるこ
とができる。また、スキューの吸収は光可変遅延器３７
−０〜３７−１５によらずとも、光ゲートスイッチ３４
−０〜３４−１５をオンオフするための制御信号に与え
る遅延を調節することによっても可能である。
【０２４１】本発明の第１の実施例から本発明の第８の
実施例の説明で詳細に述べたように、本発明は元々同期
動作しないアナログスイッチを含むパケット交換ネット
ワークを同期動作させる手段を提供するものである。
実施例の説明で詳細に述べたように、本発明は元々同期
動作しないアナログスイッチを含むパケット交換ネット
ワークを同期動作させる手段を提供するものである。
【０２４２】このように、パケットを送信する複数の送
信ノード１−０〜１−３と、該送信ノード１−０〜１−
３から送信されたパケットの交換を行うパケット交換機
３と、該パケット交換機３によって交換されたパケット
を受信する複数の受信ノード２−０〜２−３とからな
り、パケットの境界にガードタイムａが設けられている
パケット交換ネットワークにおいて、パケット交換機３
の交換タイミングを検出し、該交換タイミングを交換タ
イミング信号として出力する交換タイミング検出回路２
６と、交換タイミングを記憶するタイミング記憶回路２
７とを受信ノード２−０〜２−３に備えることによっ
て、パケット交換機３から受信ノード２−０〜２−３ま
での経路長の調節を行わなくても、受信ノード２−０〜
２−３がパケット交換機３の交換タイミングと同期して
動作することができる。
信ノード１−０〜１−３と、該送信ノード１−０〜１−
３から送信されたパケットの交換を行うパケット交換機
３と、該パケット交換機３によって交換されたパケット
を受信する複数の受信ノード２−０〜２−３とからな
り、パケットの境界にガードタイムａが設けられている
パケット交換ネットワークにおいて、パケット交換機３
の交換タイミングを検出し、該交換タイミングを交換タ
イミング信号として出力する交換タイミング検出回路２
６と、交換タイミングを記憶するタイミング記憶回路２
７とを受信ノード２−０〜２−３に備えることによっ
て、パケット交換機３から受信ノード２−０〜２−３ま
での経路長の調節を行わなくても、受信ノード２−０〜
２−３がパケット交換機３の交換タイミングと同期して
動作することができる。
【０２４３】その結果、送信ノード１−０〜１−３から
パケット交換機３までの経路長だけを厳密に調節してお
けば、ネットワーク全体を同期動作させることができる
ので、例えばパケットにパケット同期パターンを付加し
なくてもパケット同期をとることができ、パケット伝送
のレイテンシを削減することができる。
パケット交換機３までの経路長だけを厳密に調節してお
けば、ネットワーク全体を同期動作させることができる
ので、例えばパケットにパケット同期パターンを付加し
なくてもパケット同期をとることができ、パケット伝送
のレイテンシを削減することができる。
【０２４４】パケットを送信する複数の送信ノード１−
０〜１−３と、該送信ノード１−０〜１−３から送信さ
れたパケットの交換を行うパケット交換機３と、該パケ
ット交換機３によって交換されたパケットを受信する複
数の受信ノード２−０〜２−３とからなり、パケットの
境界にガードタイムａが設けられているパケット交換ネ
ットワークにおいて、長さが可変な遅延をパケットに与
える可変遅延回路１５を送信ノード１−０〜１−３に備
えることによって、送信ノード１−０〜１−３からパケ
ット交換機３までの遅延調節を容易に行うことができる
ので、送信ノード１−０〜１−３からパケット交換機３
までの経路長を厳密に調節しなくても、送信ノード１−
０〜１−３がパケット交換機３の交換タイミングと同期
して動作することができる。
０〜１−３と、該送信ノード１−０〜１−３から送信さ
れたパケットの交換を行うパケット交換機３と、該パケ
ット交換機３によって交換されたパケットを受信する複
数の受信ノード２−０〜２−３とからなり、パケットの
境界にガードタイムａが設けられているパケット交換ネ
ットワークにおいて、長さが可変な遅延をパケットに与
える可変遅延回路１５を送信ノード１−０〜１−３に備
えることによって、送信ノード１−０〜１−３からパケ
ット交換機３までの遅延調節を容易に行うことができる
ので、送信ノード１−０〜１−３からパケット交換機３
までの経路長を厳密に調節しなくても、送信ノード１−
０〜１−３がパケット交換機３の交換タイミングと同期
して動作することができる。
【０２４５】その結果、パケット交換機３の交換のため
にパケット間に設けるガードタイムａの長さを最小限に
抑えることができ、パケット交換機３から受信ノード２
−０〜２−３までの経路長だけを厳密に調節しておけ
ば、ネットワーク全体を同期動作させることができるの
で、パケットにパケット同期パターンを付加しなくても
パケット同期をとることができ、パケット伝送のレイテ
ンシを削減することができる。
にパケット間に設けるガードタイムａの長さを最小限に
抑えることができ、パケット交換機３から受信ノード２
−０〜２−３までの経路長だけを厳密に調節しておけ
ば、ネットワーク全体を同期動作させることができるの
で、パケットにパケット同期パターンを付加しなくても
パケット同期をとることができ、パケット伝送のレイテ
ンシを削減することができる。
【０２４６】パケット交換機３の交換タイミングを検出
しかつ該交換タイミングを交換タイミング信号として出
力する交換タイミング検出回路２６と、パケットの先頭
受信タイミングを検出しかつ該先頭受信タイミングを先
頭受信タイミング信号として出力する先頭受信タイミン
グ検出回路５６と、該交換タイミング信号と該先頭受信
タイミング信号とから該交換タイミングと該先頭受信タ
イミングとの時間差を求める制御回路８２とを受信ノー
ド２−０〜２−３に備え、該時間差を送信ノード１−０
〜１−３の可変遅延回路１５がパケットに与える遅延の
長さに帰還することによって、送信ノード１−０〜１−
３からパケット交換機３までの遅延調節を自動的に行う
ことができる。この場合、送信ノード１−０〜１−３か
らパケット交換機３までの経路長調節及びパケット交換
機３から受信ノード２−０〜２−３までの経路長調節の
何れも行わなくても、すべての送信ノード１−０〜１−
３及び受信ノード２−０〜２−３をパケット交換機３の
交換タイミングと同期して動作させることができる。
しかつ該交換タイミングを交換タイミング信号として出
力する交換タイミング検出回路２６と、パケットの先頭
受信タイミングを検出しかつ該先頭受信タイミングを先
頭受信タイミング信号として出力する先頭受信タイミン
グ検出回路５６と、該交換タイミング信号と該先頭受信
タイミング信号とから該交換タイミングと該先頭受信タ
イミングとの時間差を求める制御回路８２とを受信ノー
ド２−０〜２−３に備え、該時間差を送信ノード１−０
〜１−３の可変遅延回路１５がパケットに与える遅延の
長さに帰還することによって、送信ノード１−０〜１−
３からパケット交換機３までの遅延調節を自動的に行う
ことができる。この場合、送信ノード１−０〜１−３か
らパケット交換機３までの経路長調節及びパケット交換
機３から受信ノード２−０〜２−３までの経路長調節の
何れも行わなくても、すべての送信ノード１−０〜１−
３及び受信ノード２−０〜２−３をパケット交換機３の
交換タイミングと同期して動作させることができる。
【０２４７】第１の送信ノードがビット同期パターンと
等しい第１の信号パターンを送信し、第２の送信ノード
がビット同期パターンとは異なる第２の信号パターンを
送信するパケット交換機において、ある出力ポートの出
力信号を第１の送信ノードから出力された信号から第２
の送信ノードから出力された信号へ、または第２の送信
ノードから出力された信号から第１の送信ノードから出
力された信号へ交換し、受信ノードは出力信号を受信
し、第１の信号パターンから第２の信号パターンへの変
化点、または第２の信号パターンから第１の信号パター
ンへの変化点を検出して交換タイミングを検出すること
によって、この交換タイミングの検出をロジック回路の
みで実現することでき、低コストで実現することができ
る。また、この検出方法はアナログ的な波形に依存しな
いので、雑音に強くかつ高精度で交換タイミングを検出
することができる。
等しい第１の信号パターンを送信し、第２の送信ノード
がビット同期パターンとは異なる第２の信号パターンを
送信するパケット交換機において、ある出力ポートの出
力信号を第１の送信ノードから出力された信号から第２
の送信ノードから出力された信号へ、または第２の送信
ノードから出力された信号から第１の送信ノードから出
力された信号へ交換し、受信ノードは出力信号を受信
し、第１の信号パターンから第２の信号パターンへの変
化点、または第２の信号パターンから第１の信号パター
ンへの変化点を検出して交換タイミングを検出すること
によって、この交換タイミングの検出をロジック回路の
みで実現することでき、低コストで実現することができ
る。また、この検出方法はアナログ的な波形に依存しな
いので、雑音に強くかつ高精度で交換タイミングを検出
することができる。
【０２４８】交換タイミング信号を、クロックの何周期
目であるかを示す情報と、そのクロック周期における並
列信号内の位置を示す情報とから構成することによっ
て、交換タイミング検出回路２６を並列回路で構成する
ことができる。また、この構成は動作クロック周波数を
低くすることができるので、安価な半導体プロセスで実
現することができ、低コストで実現することができる。
さらに、この構成は交換タイミング信号の分解能を十分
に小さくしながら広い範囲の交換タイミングを表すこと
ができる。
目であるかを示す情報と、そのクロック周期における並
列信号内の位置を示す情報とから構成することによっ
て、交換タイミング検出回路２６を並列回路で構成する
ことができる。また、この構成は動作クロック周波数を
低くすることができるので、安価な半導体プロセスで実
現することができ、低コストで実現することができる。
さらに、この構成は交換タイミング信号の分解能を十分
に小さくしながら広い範囲の交換タイミングを表すこと
ができる。
【０２４９】送信ノード１−０〜１−３がパケットにパ
ケット同期パターンを付加して送信し、受信ノード２−
０〜２−３が該パケット同期パターンを検出してパケッ
トの先頭受信タイミングを検出することによって、パケ
ットの先頭受信タイミングの検出をロジック回路のみで
実現することができ、低コストで実現することができ
る。また、この検出方法ではアナログ的な波形に依存し
ないので、雑音に強くかつ高精度で先頭受信タイミング
を検出することができる。
ケット同期パターンを付加して送信し、受信ノード２−
０〜２−３が該パケット同期パターンを検出してパケッ
トの先頭受信タイミングを検出することによって、パケ
ットの先頭受信タイミングの検出をロジック回路のみで
実現することができ、低コストで実現することができ
る。また、この検出方法ではアナログ的な波形に依存し
ないので、雑音に強くかつ高精度で先頭受信タイミング
を検出することができる。
【０２５０】先頭受信タイミング信号を、クロックの何
周期目であるかを示す情報と、そのクロック周期におけ
る並列信号内の位置を示す情報とから構成することによ
って、先頭受信タイミング検出回路５６を並列回路で構
成することができる。また、この構成は動作クロック周
波数を低くすることができるので、安価な半導体プロセ
スで実現することができ、低コストで実現することがで
きる。さらに、この構成は先頭受信タイミング信号の分
解能を十分に小さくしながら広い範囲の先頭受信タイミ
ングを表すことができる。
周期目であるかを示す情報と、そのクロック周期におけ
る並列信号内の位置を示す情報とから構成することによ
って、先頭受信タイミング検出回路５６を並列回路で構
成することができる。また、この構成は動作クロック周
波数を低くすることができるので、安価な半導体プロセ
スで実現することができ、低コストで実現することがで
きる。さらに、この構成は先頭受信タイミング信号の分
解能を十分に小さくしながら広い範囲の先頭受信タイミ
ングを表すことができる。
【０２５１】可変遅延回路１５を、複数のフリップフロ
ップ６１−１〜６１−１５またはレジスタ６３−１〜６
３−１５を多段に接続したシフトレジスタ６０と、複数
のフリップフロップ６１−１〜６１−１５の出力または
レジスタ６３−１〜６３−１５の出力の中から１つを選
択して出力するセレクタ６２とから構成することによっ
て、可変遅延回路１５をロジック回路のみで実現するこ
とができ、低コストで実現することができる。また、可
変遅延回路１５は遅延量を正確にクロック周期の整数倍
に設定することができ、高精度とすることができる。
ップ６１−１〜６１−１５またはレジスタ６３−１〜６
３−１５を多段に接続したシフトレジスタ６０と、複数
のフリップフロップ６１−１〜６１−１５の出力または
レジスタ６３−１〜６３−１５の出力の中から１つを選
択して出力するセレクタ６２とから構成することによっ
て、可変遅延回路１５をロジック回路のみで実現するこ
とができ、低コストで実現することができる。また、可
変遅延回路１５は遅延量を正確にクロック周期の整数倍
に設定することができ、高精度とすることができる。
【０２５２】可変遅延回路１５を、並列信号のビット順
を巡回して出力するビットローテータから構成すること
によって、可変遅延回路１５を並列ロジック回路のみで
実現することができ、動作クロック周波数を低くするこ
とができるので、非常に低コストで実現することができ
る。しかも、可変遅延回路１５は遅延の可変ステップを
十分に小さくすることができるので、高精度に遅延調節
することができる。
を巡回して出力するビットローテータから構成すること
によって、可変遅延回路１５を並列ロジック回路のみで
実現することができ、動作クロック周波数を低くするこ
とができるので、非常に低コストで実現することができ
る。しかも、可変遅延回路１５は遅延の可変ステップを
十分に小さくすることができるので、高精度に遅延調節
することができる。
【０２５３】送信ノード１−０〜１−３がパケットにパ
ケット同期パターンを付加して送信し、受信ノード２−
０〜２−３が該パケット同期パターンを検出してフレー
ム同期あるいはパケット同期を実現し、かつ受信ノード
２−０〜２−３において最初にパケット同期パターンが
検出されたタイミングを中心とするある一定時間の範囲
をウィンドウとし、次のパケット以降ではウィンドウ内
でのみパケット同期パターンの検出を行うことによっ
て、フレーム同期あるいはパケット同期の前方保護、後
方保護を実現することができる。この方法では後方保護
を行うことによって、同期パターン以外のパターンに誤
同期する可能性を減らすことができ、前方保護を行うこ
とによって、同期パターンにビット誤りが生じることに
よる同期外れを防ぐことができる。
ケット同期パターンを付加して送信し、受信ノード２−
０〜２−３が該パケット同期パターンを検出してフレー
ム同期あるいはパケット同期を実現し、かつ受信ノード
２−０〜２−３において最初にパケット同期パターンが
検出されたタイミングを中心とするある一定時間の範囲
をウィンドウとし、次のパケット以降ではウィンドウ内
でのみパケット同期パターンの検出を行うことによっ
て、フレーム同期あるいはパケット同期の前方保護、後
方保護を実現することができる。この方法では後方保護
を行うことによって、同期パターン以外のパターンに誤
同期する可能性を減らすことができ、前方保護を行うこ
とによって、同期パターンにビット誤りが生じることに
よる同期外れを防ぐことができる。
【０２５４】第１の送信ノードからパケット交換機３の
第１の入力ポートと第１のスイッチ素子とをへて第１の
受信ノードに至る第１の伝送経路上で求められた交換タ
イミングと先頭受信タイミングとの差を第１の時間差と
し、第１の送信ノードからパケット交換機３の第１の入
力ポートと第２のスイッチ素子とをへて第２の受信ノー
ドに至る第２の伝送経路上で求められた交換タイミング
と先頭受信タイミングとの差を第２の時間差とし、第１
の時間差と第２の時間差との差を、第１の入力ポートか
ら第１のスイッチ素子までの遅延または第１の入力ポー
トから第２のスイッチ素子までの遅延の何れかに帰還す
ることによって、パケット交換機３内のスキューを自動
的に吸収することができる。
第１の入力ポートと第１のスイッチ素子とをへて第１の
受信ノードに至る第１の伝送経路上で求められた交換タ
イミングと先頭受信タイミングとの差を第１の時間差と
し、第１の送信ノードからパケット交換機３の第１の入
力ポートと第２のスイッチ素子とをへて第２の受信ノー
ドに至る第２の伝送経路上で求められた交換タイミング
と先頭受信タイミングとの差を第２の時間差とし、第１
の時間差と第２の時間差との差を、第１の入力ポートか
ら第１のスイッチ素子までの遅延または第１の入力ポー
トから第２のスイッチ素子までの遅延の何れかに帰還す
ることによって、パケット交換機３内のスキューを自動
的に吸収することができる。
【０２５５】
【発明の効果】以上説明したように本発明によれば、パ
ケットを送信する複数の送信ノードと、送信ノードから
送信されたパケットの交換を行うパケット交換機と、パ
ケット交換機で交換されたパケットを受信する複数の受
信ノードとを含み、パケットの境界にガードタイムを設
けたパケット交換ネットワークにおいて、パケット交換
機の交換タイミングを検出しかつその検出した交換タイ
ミングを交換タイミング信号として出力する交換タイミ
ング検出手段と、交換タイミングを記憶するタイミング
記憶手段とを複数の受信ノード各々のうちの少なくとも
一つに備えることによって、伝送路長を厳密に調節する
ことなく、ガードタイムの長さを最低限に抑え、ネット
ワークの伝送効率を高くすることができるという効果が
ある。
ケットを送信する複数の送信ノードと、送信ノードから
送信されたパケットの交換を行うパケット交換機と、パ
ケット交換機で交換されたパケットを受信する複数の受
信ノードとを含み、パケットの境界にガードタイムを設
けたパケット交換ネットワークにおいて、パケット交換
機の交換タイミングを検出しかつその検出した交換タイ
ミングを交換タイミング信号として出力する交換タイミ
ング検出手段と、交換タイミングを記憶するタイミング
記憶手段とを複数の受信ノード各々のうちの少なくとも
一つに備えることによって、伝送路長を厳密に調節する
ことなく、ガードタイムの長さを最低限に抑え、ネット
ワークの伝送効率を高くすることができるという効果が
ある。
【図１】本発明の第１の実施例によるパケット交換ネッ
トワークの構成を示すブロック図である。
トワークの構成を示すブロック図である。
【図２】図１の送信ノードの構成を示すブロック図であ
る。
る。
【図３】図１の送信ノードのビット同期パターン付加回
路から出力される信号を示すタイミングチャートであ
る。
路から出力される信号を示すタイミングチャートであ
る。
【図４】図１の光スイッチの構成を示すブロック図であ
る。
る。
【図５】図１の受信ノードの構成を示すブロック図であ
る。
る。
【図６】図５の交換タイミング検出回路及びタイミング
記憶回路の構成を示すブロック図である。
記憶回路の構成を示すブロック図である。
【図７】図６の交換タイミング検出回路及びタイミング
記憶回路の動作を示すタイミングチャートである。
記憶回路の動作を示すタイミングチャートである。
【図８】本発明の第２の実施例によるパケット交換ネッ
トワークの構成を示すブロック図である。
トワークの構成を示すブロック図である。
【図９】図８の送信ノードの構成を示すブロック図であ
る。
る。
【図１０】図８の受信ノードの構成を示すブロック図で
ある。
ある。
【図１１】本発明の第３の実施例によるパケット交換ネ
ットワークの構成を示すブロック図である。
ットワークの構成を示すブロック図である。
【図１２】図１１の送信ノードの構成を示すブロック図
である。
である。
【図１３】本発明の第３の実施例による送信ノード内の
ビット同期パターン付加回路から出力される信号を示す
タイミングチャートである。
ビット同期パターン付加回路から出力される信号を示す
タイミングチャートである。
【図１４】図１２の可変遅延回路の構成を示すブロック
図である。
図である。
【図１５】図１２の受信ノードの構成を示すブロック図
である。
である。
【図１６】図１５のパケット同期回路の構成を示すブロ
ック図である。
ック図である。
【図１７】（ａ）及び（ｂ）は本発明の第３の実施例に
おける交換タイミング検出モードにおけるパケット交換
機の接続状態を示す図である。
おける交換タイミング検出モードにおけるパケット交換
機の接続状態を示す図である。
【図１８】本発明の第３の実施例における交換タイミン
グ検出モードでのパケット同期回路の動作を示すタイミ
ングチャートである。
グ検出モードでのパケット同期回路の動作を示すタイミ
ングチャートである。
【図１９】本発明の第３の実施例における遅延調節モー
ドでの遅延調節前のパケット同期回路の動作を示すタイ
ミングチャートである。
ドでの遅延調節前のパケット同期回路の動作を示すタイ
ミングチャートである。
【図２０】本発明の第３の実施例における遅延調節モー
ドでの遅延調節後のパケット同期回路の動作を示すタイ
ミングチャートである。
ドでの遅延調節後のパケット同期回路の動作を示すタイ
ミングチャートである。
【図２１】本発明の第４の実施例による送信ノードの構
成を示すブロック図である。
成を示すブロック図である。
【図２２】図２１の可変遅延回路の構成を示すブロック
図である。
図である。
【図２３】図２１の可変遅延回路の構成を示すブロック
図である。
図である。
【図２４】本発明の第４の実施例による受信ノードの構
成を示すブロック図である。
成を示すブロック図である。
【図２５】図２４のパケット同期回路の構成を示すブロ
ック図である。
ック図である。
【図２６】図２５の先頭受信タイミング検出回路の動作
を示す真理値表を示す図である。
を示す真理値表を示す図である。
【図２７】図２５の交換タイミング検出回路の動作を示
す真理値表を示す図である。
す真理値表を示す図である。
【図２８】図２５の制御回路の構成を示すブロック図で
ある。
ある。
【図２９】本発明の第５の実施例によるパケット同期回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図３０】図２９の同期保護回路の構成を示すブロック
図である。
図である。
【図３１】図２９の同期保護回路の動作を示すタイミン
グチャートである。
グチャートである。
【図３２】図２９の同期保護回路のステートマシンの動
作を示す状態遷移図である。
作を示す状態遷移図である。
【図３３】本発明の第６の実施例による光スイッチの構
成を示すブロック図である。
成を示すブロック図である。
【図３４】本発明の第７の実施例による送信ノードの構
成を示すブロック図である。
成を示すブロック図である。
【図３５】本発明の第７の実施例による送信ノードの送
信アドレス付加回路から出力される信号を示すタイミン
グチャートである。
信アドレス付加回路から出力される信号を示すタイミン
グチャートである。
【図３６】本発明の第７の実施例による受信ノードの構
成を示すブロック図である。
成を示すブロック図である。
【図３７】本発明の第８の実施例によるパケット交換ネ
ットワークの構成を示すブロック図である。
ットワークの構成を示すブロック図である。
【図３８】本発明の第８の実施例による受信ノードの構
成を示すブロック図である。
成を示すブロック図である。
【図３９】本発明の第３の実施例から本発明の第８の実
施例の交換タイミング検出モードにおけるパケット交換
機の接続の変形例を示す図である。
施例の交換タイミング検出モードにおけるパケット交換
機の接続の変形例を示す図である。
【図４０】本発明の第３の実施例から本発明の第８の実
施例の交換タイミング検出モードにおけるパケット交換
機の接続の他の変形例を示す図である。
施例の交換タイミング検出モードにおけるパケット交換
機の接続の他の変形例を示す図である。
【図４１】従来例の電気のディジタルスイッチを用いた
パケット交換ネットワークの構成を示すブロック図であ
る。
パケット交換ネットワークの構成を示すブロック図であ
る。
１−０〜１−３ 送信ノード ２−０〜２−３ 受信ノード ３ パケット交換機 ４ クロック発生．回路 ５ ＣＰＵ １０ ガードタイム付加回路 １１ ビット同期パターン付加回路 １２ 並列／直列変換回路 １３ 光送信器 １４，２４ 逓倍回路 １５，１５−０，１５−１ 可変遅延回路 １６，２８ バスインタフェース １７ パケット同期パターン付加回路 ２０ 光受信器 ２１ ビット同期回路 ２２ 直列／並列変換回路 ２５ 分周回路 ２６ 交換タイミング検出回路 ２７ タイミング記憶回路 ２９ 同期検出回路 ３０ 光スイッチ ３１ 制御回路 ３２−０〜３２−３ 入力ポート ３３−０〜３３−３ 分波器 ３４−０〜３４−１５ 光ゲートスイッチ ３５−０〜３５−３ 光合波器 ３６−０〜３６−３ 出力ポート ３７−０〜３７−１５ 光可変遅延器 ５０，６１−０〜６１−１５，８６ フリップフロップ ５１ オア回路 ５２，６０，８０ シフトレジスタ ５３，６６ カウンタ ５４ リセット発生回路 ５５ パケットクロック発生回路 ５６ 先頭受信タイミング検出回路 ６２ セレクタ ６３−０〜６３−１５，６４−０，６４−１，８９−
０，８９−１ レジスタ ６５ 同期保護回路 ６７ ステートマシン ８１−０〜８１−１５ パケット同期パターン検出回路 ８２ 制御回路 ８３ 誤差検出回路 ８４−０〜８４−１６ ビット同期パターン検出回路 ８５ 組合せ論理回路 ８７ アンド回路 ８８ 減算回路 ９０ 送信アドレス付加回路 ９１ 送信アドレス検出回路 ９２ アンド回路 １００−０〜１００−３，１０１−０〜１０１−３ 光
ファイバ １１０ 制御バス １１１，１２１ システムクロック １１２，１２２，１３２ パケットクロック １１３ シリアルクロック ２００，２０１，２０７，２０９ 直列信号 ２０２，２１６ イネーブル信号 ２０３ 論理和信号 ２０４，２０４−０，２０４−１ 交換タイミング信号 ２０５ カウンタ値 ２０６ リセット信号 ２０８，２３８ 並列信号 ２１０ 遅延制御信号 ２１１ 同期検出信号 ２１２，２１２−０，２１２−１ 先頭受信タイミング
信号 ２１３，２１３−０，２１３−１ 誤差信号 ２１４，２３４ ストローブ信号 ２１５ トリガ信号 ２１６ イネーブル信号 ２１７ モード信号 ２１８，２１９ 信号 ２２０−０〜２２０−１５ パケット同期パターン検出
信号 ２２１−０〜２２１−１６ ビット同期パターン検出信
号 ２２２ セレクタ制御信号 ２２４ リセットイネーブル信号 ２２５ ウィンドウ信号 ２３５，２３５−０〜２３５−３ アドレス一致信号 ３００ パケット交換機 ３０１−０〜３０１−３ ビット同期回路 ３０２ パケット同期回路 ３０３−０〜３０３−３ パケット同期パターン検出回
路 ３０４−０〜３０４−３ ＦＩＦＯメモリ ３０５ 制御回路 ３０６ スイッチ ａ ガードタイム ｂ ビット同期パターン ｃ ペイロード ｄ パケット同期パターン ｅ 送信アドレス
０，８９−１ レジスタ ６５ 同期保護回路 ６７ ステートマシン ８１−０〜８１−１５ パケット同期パターン検出回路 ８２ 制御回路 ８３ 誤差検出回路 ８４−０〜８４−１６ ビット同期パターン検出回路 ８５ 組合せ論理回路 ８７ アンド回路 ８８ 減算回路 ９０ 送信アドレス付加回路 ９１ 送信アドレス検出回路 ９２ アンド回路 １００−０〜１００−３，１０１−０〜１０１−３ 光
ファイバ １１０ 制御バス １１１，１２１ システムクロック １１２，１２２，１３２ パケットクロック １１３ シリアルクロック ２００，２０１，２０７，２０９ 直列信号 ２０２，２１６ イネーブル信号 ２０３ 論理和信号 ２０４，２０４−０，２０４−１ 交換タイミング信号 ２０５ カウンタ値 ２０６ リセット信号 ２０８，２３８ 並列信号 ２１０ 遅延制御信号 ２１１ 同期検出信号 ２１２，２１２−０，２１２−１ 先頭受信タイミング
信号 ２１３，２１３−０，２１３−１ 誤差信号 ２１４，２３４ ストローブ信号 ２１５ トリガ信号 ２１６ イネーブル信号 ２１７ モード信号 ２１８，２１９ 信号 ２２０−０〜２２０−１５ パケット同期パターン検出
信号 ２２１−０〜２２１−１６ ビット同期パターン検出信
号 ２２２ セレクタ制御信号 ２２４ リセットイネーブル信号 ２２５ ウィンドウ信号 ２３５，２３５−０〜２３５−３ アドレス一致信号 ３００ パケット交換機 ３０１−０〜３０１−３ ビット同期回路 ３０２ パケット同期回路 ３０３−０〜３０３−３ パケット同期パターン検出回
路 ３０４−０〜３０４−３ ＦＩＦＯメモリ ３０５ 制御回路 ３０６ スイッチ ａ ガードタイム ｂ ビット同期パターン ｃ ペイロード ｄ パケット同期パターン ｅ 送信アドレス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田島 章雄 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 高橋 成五 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平３−207139（ＪＰ，Ａ) 特開 平７−154422（ＪＰ，Ａ) 特開 平７−283826（ＪＰ，Ａ) 特開 平10−304406（ＪＰ，Ａ) 特開 平11−127120（ＪＰ，Ａ) 特開 平２−272832（ＪＰ，Ａ) 1999年信学総合大会 Ｂ−12−２ 信学技報 ＳＳＥ98−168 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28
Claims (16)
- 【請求項１】 パケットを送信する複数の送信ノード
と、前記送信ノードから送信されたパケットの交換を行
うパケット交換機と、前記パケット交換機で交換された
パケットを受信する複数の受信ノードとを含み、前記パ
ケット間の境界に前記パケット毎に複数の通信回線間の
交換を行うためのガードタイムを設けたパケット交換ネ
ットワークであって、前記パケット交換機の交換タイミ
ングを検出しかつその検出した交換タイミングを交換タ
イミング信号として出力する交換タイミング検出手段
と、前記交換タイミングを記憶するタイミング記憶手段
とを前記複数の受信ノード各々に有し、 第１の送信ノードがビット同期パターンと等しい第１の
信号パターンを送信し、第２の送信ノードが前記ビット
同期パターンとは異なる第２の信号パターンを送信する
際に、ある出力ポートの出力信号を前記第１及び第２の
送信ノードから出力される信号から前記第２及び第１の
送信ノードから出力される信号に交換し、前記受信ノー
ドが前記第１の信号パターンから前記第２の信号パター
ンへの変化点及び前記第２の信号パターンから前記第１
の信号パターンへの変化点のいずれかを検出することで
前記交換タイミングを検出するようにしたことを特徴と
するパケット交換ネットワーク 。 - 【請求項２】 パケットを送信する複数の送信ノード
と、前記送信ノードから送信されたパケットの交換を行
うパケット交換機と、前記パケット交換機で交換された
パケットを受信する複数の受信ノードとを含み、前記パ
ケット間の境界に前記パケット毎に複数の通信回線間の
交換を行うためのガードタイムを設けたパケット交換ネ
ットワークであって、前記パケット交換機の交換タイミ
ングを検出しかつその検出した交換タイミングを交換タ
イミング信号として出力する交換タイミング検出手段
と、前記交換タイミングを記憶するタイミング記憶手段
とを前記複数の受信ノード各々に有し、 前記交換タイミング信号は、クロックの何周期目である
かを示す情報と、そのクロック周期における並列信号内
の位置を示す情報とからなること特徴とするパケット交
換ネットワーク。 - 【請求項３】 パケットを送信する複数の送信ノード
と、前記送信ノードから送信されたパケットの交換を行
うパケット交換機と、前記パケット交換機で交換された
パケットを受信する複数の受信ノードとを含み、前記パ
ケット間の境界に前記パケット毎に複数の通信回線間の
交換を行うためのガードタイムを設けたパケット交換ネ
ットワークであって、前記パケットを遅延しかつその遅
延量を可変とする可変遅延手段を前記複数の送信ノード
各々に有し、 前記パケット交換機の交換タイミングを検出しかつその
検出した交換タイミングを交換タイミング信号として出
力する交換タイミング検出手段と、前記パケットの先頭
受信タイミングを検出しかつその検出した先頭受信タイ
ミングを先頭受信タイミング信号として出力する先頭検
出手段と、前記交換タイミング信号及び前記先頭受信タ
イミング信号から前記交換タイミングと前記先頭受信タ
イミングとの時間差を求める手段とを前記複数の受信ノ
ード各々のうちの少なくとも一つに含み、 前記交換タイミングと前記先頭受信タイミングとの時間
差を基に前記可変遅延手段の遅延量を可変するようにし
たことを特徴とするパケット交換ネットワーク 。 - 【請求項４】 第１の送信ノードがビット同期パターン
と等しい第１の信号パターンを送信し、第２の送信ノー
ドが前記ビット同期パターンとは異なる第２の信号パタ
ーンを送信する際に、ある出力ポートの出力信号を前記
第１及び第２の送信ノードから出力される信号から前記
第２及び第１の送信ノードから出力される信号に交換
し、前記受信ノードが前記第１の信号パターンから前記
第２の信号パターンへの変化点及び前記第２の信号パタ
ーンから前記第１の信号パターンへの変化点のいずれか
を検出することで前記交換タイミングを検出するように
したことを特徴とする請求項３記載のパケット交換ネッ
トワーク。 - 【請求項５】 前記交換タイミング信号は、クロックの
何周期目であるかを示す情報と、そのクロック周期にお
ける並列信号内の位置を示す情報とからなること特徴と
する請求項３または請求項４記載のパケット交換ネット
ワーク。 - 【請求項６】 前記送信ノードが前記パケットにパケッ
ト同期パターンを付加して送信し、前記受信ノードが前
記パケット同期パターンを検出することで前記パケット
の先頭受信タイミングを検出するようにしたことを特徴
とする請求項３から請求項５のいずれか記載のパケット
交換ネットワーク。 - 【請求項７】 前記先頭受信タイミング信号は、クロッ
クの何周期目であるかを示す情報と、そのクロック周期
における並列信号内の位置を示す情報とからなること特
徴とする請求項３から請求項６のいずれか記載のパケッ
ト交換ネットワーク。 - 【請求項８】 前記可変遅延手段は、複数のフリップフ
ロップ及び複数のレジスタのうちの一方を多段に接続し
てなるシフトレジスタと、前記シフトレジスタの出力の
中から１つを選択して出力するセレクタとを含むことを
特徴とする請求項３から請求項７のいずれか記載のパケ
ット交換ネットワーク。 - 【請求項９】 前記可変遅延手段は、並列信号のビット
順を巡回して出力するビットローテータを含むことを特
徴とする請求項３から請求項７のいずれか記載のパケッ
ト交換ネットワーク。 - 【請求項１０】 前記送信ノードが前記パケットにパケ
ット同期パターンを付加して送信し、前記受信ノードが
前記パケット同期パターンを検出することでフレーム同
期及びパケット同期のうちの少なくとも一方を実現しか
つ前記パケット同期パターンが最初に検出されたタイミ
ングを中心とするある一定時間の範囲をウィンドウとし
て次のパケット以降に前記ウィンドウ内でのみ前記パケ
ット同期パターンの検出を行うようにしたことを特徴と
する請求項３から請求項９のいずれか記載のパケット交
換ネットワーク。 - 【請求項１１】 第１の送信ノードから前記パケット交
換機の第１の入力ポートと第１のスイッチ素子とをへて
第１の受信ノードに至る第１の伝送経路上で求められた
交換タイミングと先頭受信タイミングとの差を第１の時
間差とし、前記第１の送信ノードから前記パケット交換
機の前記第１の入力ポートと第２のスイッチ素子とをへ
て第２の受信ノードに至る第２の伝送経路上で求められ
た交換タイミングと先頭受信タイミングとの差を第２の
時間差とし、前記第１の時間差と前記第２の時間差との
差を前記第１の入力ポートから第１のスイッチ素子まで
の遅延及び前記第１の入力ポートから第２のスイッチ素
子までの遅延のいずれかに帰還するようにしたことを特
徴とする請求項３から請求項１０のいずれか記載のパケ
ット交換ネットワーク。 - 【請求項１２】 起動時に、交換タイミングを検出して
これを記憶する交換タイミング検出動作と、先頭受信タ
イミングを検出してこれと前記交換タイミングとの時間
差を求めかつ当該時間差を前記可変遅延手段の遅延量に
帰還する遅延調整動作とを行うようにしたことを特徴と
する請求項３から請求項１０のいずれか記載のパケット
交換ネットワーク。 - 【請求項１３】 稼働中にも、先頭受信タイミングの検
出を行い、これと交換タイミングとの時間差を求めるよ
うにしたことを特徴とする請求項１２記載のパケット交
換ネットワーク。 - 【請求項１４】 稼働中にも、前記時間差を前記可変遅
延手段の遅延量に帰還する遅延調整動作を行うようにし
たことを特徴とする請求項１３記載のパケット交換ネッ
トワーク。 - 【請求項１５】 稼働中に、送信ノードでは送信アドレ
スをパケット内に書込み、受信ノードでは前記送信アド
レスを読み取ってこれに基づいて特定の送信ノードから
送信されたパケットの先頭受信タイミングを検出するよ
うにしたことを特徴とする請求項１３または請求項１４
記載のパケット交換ネットワーク。 - 【請求項１６】 稼働中に、受信ノードでは現在受信し
ているパケットがどの送信ノードから送信されたもので
あるかを示す信号をパケット交換機の制御回路から受取
り、当該信号に基づいて特定の送信ノードから送信され
たパケットの先頭受信タイミングを検出するようにした
ことを特徴とする請求項１３または請求項１４記載のパ
ケット交換ネットワーク。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14904199A JP3214490B2 (ja) | 1999-01-06 | 1999-05-28 | パケット交換ネットワーク |
| EP20000100124 EP1018820A3 (en) | 1999-01-06 | 2000-01-05 | Packet switching network |
| US09/478,405 US6760346B1 (en) | 1999-01-06 | 2000-01-06 | Packet switching network |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP82099 | 1999-01-06 | ||
| JP11-820 | 1999-01-06 | ||
| JP14904199A JP3214490B2 (ja) | 1999-01-06 | 1999-05-28 | パケット交換ネットワーク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000261504A JP2000261504A (ja) | 2000-09-22 |
| JP3214490B2 true JP3214490B2 (ja) | 2001-10-02 |
Family
ID=26333908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14904199A Expired - Fee Related JP3214490B2 (ja) | 1999-01-06 | 1999-05-28 | パケット交換ネットワーク |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6760346B1 (ja) |
| EP (1) | EP1018820A3 (ja) |
| JP (1) | JP3214490B2 (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7778031B1 (en) | 2009-07-15 | 2010-08-17 | Teradyne, Inc. | Test slot cooling system for a storage device testing system |
| US7890207B2 (en) | 2008-04-17 | 2011-02-15 | Teradyne, Inc. | Transferring storage devices within storage device testing systems |
| US7904211B2 (en) | 2008-04-17 | 2011-03-08 | Teradyne, Inc. | Dependent temperature control within disk drive testing systems |
| US7908029B2 (en) | 2008-06-03 | 2011-03-15 | Teradyne, Inc. | Processing storage devices |
| US7911778B2 (en) | 2008-04-17 | 2011-03-22 | Teradyne, Inc. | Vibration isolation within disk drive testing systems |
| US7929303B1 (en) | 2010-02-02 | 2011-04-19 | Teradyne, Inc. | Storage device testing system cooling |
| US7932734B2 (en) | 2009-07-15 | 2011-04-26 | Teradyne, Inc. | Individually heating storage devices in a testing system |
| US7940529B2 (en) | 2009-07-15 | 2011-05-10 | Teradyne, Inc. | Storage device temperature sensing |
| US7945424B2 (en) | 2008-04-17 | 2011-05-17 | Teradyne, Inc. | Disk drive emulator and method of use thereof |
| US7987018B2 (en) | 2008-04-17 | 2011-07-26 | Teradyne, Inc. | Transferring disk drives within disk drive testing systems |
| US7996174B2 (en) | 2007-12-18 | 2011-08-09 | Teradyne, Inc. | Disk drive testing |
| US8041449B2 (en) | 2008-04-17 | 2011-10-18 | Teradyne, Inc. | Bulk feeding disk drives to disk drive testing systems |
| US8102173B2 (en) | 2008-04-17 | 2012-01-24 | Teradyne, Inc. | Thermal control system for test slot of test rack for disk drive testing system with thermoelectric device and a cooling conduit |
| US8116079B2 (en) | 2009-07-15 | 2012-02-14 | Teradyne, Inc. | Storage device testing system cooling |
| US8238099B2 (en) | 2008-04-17 | 2012-08-07 | Teradyne, Inc. | Enclosed operating area for disk drive testing systems |
| US8405971B2 (en) | 2007-12-18 | 2013-03-26 | Teradyne, Inc. | Disk drive transport, clamping and testing |
| US8451608B2 (en) | 2008-04-17 | 2013-05-28 | Teradyne, Inc. | Temperature control within storage device testing systems |
| US8482915B2 (en) | 2008-04-17 | 2013-07-09 | Teradyne, Inc. | Temperature control within disk drive testing systems |
| US8547123B2 (en) | 2009-07-15 | 2013-10-01 | Teradyne, Inc. | Storage device testing system with a conductive heating assembly |
| US8628239B2 (en) | 2009-07-15 | 2014-01-14 | Teradyne, Inc. | Storage device temperature sensing |
| US10775408B2 (en) | 2018-08-20 | 2020-09-15 | Teradyne, Inc. | System for testing devices inside of carriers |
| US10845410B2 (en) | 2017-08-28 | 2020-11-24 | Teradyne, Inc. | Automated test system having orthogonal robots |
| US10948534B2 (en) | 2017-08-28 | 2021-03-16 | Teradyne, Inc. | Automated test system employing robotics |
| US10983145B2 (en) | 2018-04-24 | 2021-04-20 | Teradyne, Inc. | System for testing devices inside of carriers |
| US11226390B2 (en) | 2017-08-28 | 2022-01-18 | Teradyne, Inc. | Calibration process for an automated test system |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7362751B2 (en) * | 2001-10-03 | 2008-04-22 | Topside Research, Llc | Variable length switch fabric |
| CA2366397A1 (en) * | 2001-12-31 | 2003-06-30 | Tropic Networks Inc. | An interface for data transfer between integrated circuits |
| US7468991B2 (en) * | 2003-03-17 | 2008-12-23 | Alcatel-Lucent Usa Inc. | Methods and devices for synchronizing the timing of logic cards in a packet switching system without data loss |
| JP4823056B2 (ja) * | 2006-12-27 | 2011-11-24 | 富士通株式会社 | 光伝送システム |
| US8107499B2 (en) * | 2007-06-21 | 2012-01-31 | Cisco Technology, Inc. | Speed negotiation for multi-speed communication devices |
| JP5130975B2 (ja) * | 2008-03-19 | 2013-01-30 | 富士通株式会社 | 光スイッチ駆動回路 |
| US20100042866A1 (en) * | 2008-08-15 | 2010-02-18 | Mediatek Inc. | Method and Apparatus for Adjusting a System Timer of a Mobile Station |
| JP5560706B2 (ja) * | 2009-12-28 | 2014-07-30 | 富士通株式会社 | ノード装置 |
| EP2634981B1 (en) * | 2010-04-08 | 2015-06-10 | Vadasz, Istvan | Cell based data transfer with dynamic multi-path routing in a full mesh network without central control |
| JP5798807B2 (ja) * | 2011-06-13 | 2015-10-21 | 富士通株式会社 | 光通信装置および信号調整方法 |
| US10623006B2 (en) | 2017-06-28 | 2020-04-14 | Analog Devices, Inc. | Apparatus and methods for compensation of signal path delay variation |
| US11038511B2 (en) | 2017-06-28 | 2021-06-15 | Analog Devices International Unlimited Company | Apparatus and methods for system clock compensation |
| US10256909B2 (en) * | 2017-08-30 | 2019-04-09 | Ciena Corporation | Systems and methods for relative phase measurement and alignment of 66B encoded signals |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137198A (ja) | 1983-12-26 | 1985-07-20 | Nec Corp | 時分割光交換機の同期通信方式 |
| JP2595025B2 (ja) * | 1988-03-18 | 1997-03-26 | 株式会社日立製作所 | 空間分割形スイッチを用いた高速パケット交換装置 |
| JP2781633B2 (ja) | 1990-01-10 | 1998-07-30 | 株式会社日立製作所 | セル信号処理回路及びそれを用いた光交換機 |
| JPH06125356A (ja) | 1992-10-14 | 1994-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 同期回路 |
| CA2116254A1 (en) | 1993-07-07 | 1995-01-08 | Zygmunt Haas | Optical packet synchronization circuit |
| JP2595887B2 (ja) | 1993-12-27 | 1997-04-02 | 日本電気株式会社 | ビット同期回路 |
| IT1273098B (it) * | 1994-03-31 | 1997-07-04 | Cselt Centro Studi Lab Telecom | Dispositivo per il riallineamento di fase di celle atm in nodi atm ottici |
| DE4417954A1 (de) * | 1994-05-21 | 1995-11-23 | Sel Alcatel Ag | Synchronisationsverfahren sowie Synchronisationseinrichtungen, Endgerät und Vermittlungsstelle dafür |
| JP2882469B2 (ja) | 1996-05-16 | 1999-04-12 | 日本電気株式会社 | 光ネットワーク装置 |
| US5831810A (en) | 1996-08-21 | 1998-11-03 | International Business Machines Corporation | Electronic component package with decoupling capacitors completely within die receiving cavity of substrate |
| JP3112070B2 (ja) | 1997-04-28 | 2000-11-27 | 日本電気株式会社 | 光ネットワークおよびそのスイッチ制御方法 |
-
1999
- 1999-05-28 JP JP14904199A patent/JP3214490B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-05 EP EP20000100124 patent/EP1018820A3/en not_active Withdrawn
- 2000-01-06 US US09/478,405 patent/US6760346B1/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| １９９９年信学総合大会 Ｂ−１２−２ |
| 信学技報 ＳＳＥ９８−１６８ |
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7996174B2 (en) | 2007-12-18 | 2011-08-09 | Teradyne, Inc. | Disk drive testing |
| US8549912B2 (en) | 2007-12-18 | 2013-10-08 | Teradyne, Inc. | Disk drive transport, clamping and testing |
| US8467180B2 (en) | 2007-12-18 | 2013-06-18 | Teradyne, Inc. | Disk drive transport, clamping and testing |
| US8405971B2 (en) | 2007-12-18 | 2013-03-26 | Teradyne, Inc. | Disk drive transport, clamping and testing |
| US7987018B2 (en) | 2008-04-17 | 2011-07-26 | Teradyne, Inc. | Transferring disk drives within disk drive testing systems |
| US8041449B2 (en) | 2008-04-17 | 2011-10-18 | Teradyne, Inc. | Bulk feeding disk drives to disk drive testing systems |
| US8160739B2 (en) | 2008-04-17 | 2012-04-17 | Teradyne, Inc. | Transferring storage devices within storage device testing systems |
| US8238099B2 (en) | 2008-04-17 | 2012-08-07 | Teradyne, Inc. | Enclosed operating area for disk drive testing systems |
| US8712580B2 (en) | 2008-04-17 | 2014-04-29 | Teradyne, Inc. | Transferring storage devices within storage device testing systems |
| US7945424B2 (en) | 2008-04-17 | 2011-05-17 | Teradyne, Inc. | Disk drive emulator and method of use thereof |
| US8655482B2 (en) | 2008-04-17 | 2014-02-18 | Teradyne, Inc. | Enclosed operating area for storage device testing systems |
| US7890207B2 (en) | 2008-04-17 | 2011-02-15 | Teradyne, Inc. | Transferring storage devices within storage device testing systems |
| US7911778B2 (en) | 2008-04-17 | 2011-03-22 | Teradyne, Inc. | Vibration isolation within disk drive testing systems |
| US8305751B2 (en) | 2008-04-17 | 2012-11-06 | Teradyne, Inc. | Vibration isolation within disk drive testing systems |
| US8451608B2 (en) | 2008-04-17 | 2013-05-28 | Teradyne, Inc. | Temperature control within storage device testing systems |
| US8095234B2 (en) | 2008-04-17 | 2012-01-10 | Teradyne, Inc. | Transferring disk drives within disk drive testing systems |
| US8102173B2 (en) | 2008-04-17 | 2012-01-24 | Teradyne, Inc. | Thermal control system for test slot of test rack for disk drive testing system with thermoelectric device and a cooling conduit |
| US8482915B2 (en) | 2008-04-17 | 2013-07-09 | Teradyne, Inc. | Temperature control within disk drive testing systems |
| US8117480B2 (en) | 2008-04-17 | 2012-02-14 | Teradyne, Inc. | Dependent temperature control within disk drive testing systems |
| US8140182B2 (en) | 2008-04-17 | 2012-03-20 | Teradyne, Inc. | Bulk feeding disk drives to disk drive testing systems |
| US7904211B2 (en) | 2008-04-17 | 2011-03-08 | Teradyne, Inc. | Dependent temperature control within disk drive testing systems |
| US8086343B2 (en) | 2008-06-03 | 2011-12-27 | Teradyne, Inc. | Processing storage devices |
| US7908029B2 (en) | 2008-06-03 | 2011-03-15 | Teradyne, Inc. | Processing storage devices |
| US7932734B2 (en) | 2009-07-15 | 2011-04-26 | Teradyne, Inc. | Individually heating storage devices in a testing system |
| US7778031B1 (en) | 2009-07-15 | 2010-08-17 | Teradyne, Inc. | Test slot cooling system for a storage device testing system |
| US8279603B2 (en) | 2009-07-15 | 2012-10-02 | Teradyne, Inc. | Test slot cooling system for a storage device testing system |
| US7940529B2 (en) | 2009-07-15 | 2011-05-10 | Teradyne, Inc. | Storage device temperature sensing |
| US8466699B2 (en) | 2009-07-15 | 2013-06-18 | Teradyne, Inc. | Heating storage devices in a testing system |
| US8116079B2 (en) | 2009-07-15 | 2012-02-14 | Teradyne, Inc. | Storage device testing system cooling |
| US8547123B2 (en) | 2009-07-15 | 2013-10-01 | Teradyne, Inc. | Storage device testing system with a conductive heating assembly |
| US7995349B2 (en) | 2009-07-15 | 2011-08-09 | Teradyne, Inc. | Storage device temperature sensing |
| US8628239B2 (en) | 2009-07-15 | 2014-01-14 | Teradyne, Inc. | Storage device temperature sensing |
| US7920380B2 (en) | 2009-07-15 | 2011-04-05 | Teradyne, Inc. | Test slot cooling system for a storage device testing system |
| US8687356B2 (en) | 2010-02-02 | 2014-04-01 | Teradyne, Inc. | Storage device testing system cooling |
| US7929303B1 (en) | 2010-02-02 | 2011-04-19 | Teradyne, Inc. | Storage device testing system cooling |
| US10845410B2 (en) | 2017-08-28 | 2020-11-24 | Teradyne, Inc. | Automated test system having orthogonal robots |
| US10948534B2 (en) | 2017-08-28 | 2021-03-16 | Teradyne, Inc. | Automated test system employing robotics |
| US11226390B2 (en) | 2017-08-28 | 2022-01-18 | Teradyne, Inc. | Calibration process for an automated test system |
| US10983145B2 (en) | 2018-04-24 | 2021-04-20 | Teradyne, Inc. | System for testing devices inside of carriers |
| US10775408B2 (en) | 2018-08-20 | 2020-09-15 | Teradyne, Inc. | System for testing devices inside of carriers |
Also Published As
| Publication number | Publication date |
|---|---|
| US6760346B1 (en) | 2004-07-06 |
| EP1018820A2 (en) | 2000-07-12 |
| EP1018820A3 (en) | 2003-01-08 |
| JP2000261504A (ja) | 2000-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3214490B2 (ja) | パケット交換ネットワーク | |
| KR100324092B1 (ko) | 통신네크워크및이통신네트워크의이용방법 | |
| US8009702B2 (en) | Method and arrangement for local sychronization in master-slave distributed communication systems | |
| US6377575B1 (en) | High speed cross point switch routing circuit with word-synchronous serial back plane | |
| RU2212048C2 (ru) | Гибкий интерфейс и способ его применения | |
| US20040015666A1 (en) | Method and apparatus for asynchronous read control | |
| JPH09146906A (ja) | フレーム同期記憶装置 | |
| JP2008167054A (ja) | 光伝送システム | |
| EP1696600B1 (en) | Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel | |
| US6775294B2 (en) | Time slot assigner for communication system | |
| US7428249B2 (en) | Pointer processing and path BIP-8 computation for large concatenated payloads | |
| JP3034764B2 (ja) | 光通信装置 | |
| EP1696599B1 (en) | Source synchronous communication channel interface receive logic | |
| US6954466B1 (en) | Link-layer receiver | |
| JP3165229B2 (ja) | Ａｔｍスイッチの同期化方法およびａｔｍスイッチ | |
| US7054324B1 (en) | Interface transmitter for communications among network elements | |
| US8312208B2 (en) | Memory access controller and method implementing packet processing | |
| WO1998053569A1 (en) | Method and apparatus for facilitating an interface to a digital signal processor | |
| KR20020020559A (ko) | 동기식 광전송 시스템의 프레임 위상정렬 장치 | |
| KR0168921B1 (ko) | 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로 | |
| JPH11275043A (ja) | 通信システムにおいて選択可能な速度のデータリンクを提供する方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070727 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |