JP3034764B2 - 光通信装置 - Google Patents
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- JP3034764B2 JP3034764B2 JP19123994A JP19123994A JP3034764B2 JP 3034764 B2 JP3034764 B2 JP 3034764B2 JP 19123994 A JP19123994 A JP 19123994A JP 19123994 A JP19123994 A JP 19123994A JP 3034764 B2 JP3034764 B2 JP 3034764B2
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Optical Communication System (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は光通信回路に関し、特
に、サニャック（Ｓａｇｎａｃ）光ファイバロジックゲ
ートを用いて実現された光通信ノードのセルフルーティ
ングに関する。
に、サニャック（Ｓａｇｎａｃ）光ファイバロジックゲ
ートを用いて実現された光通信ノードのセルフルーティ
ングに関する。
【０００２】
【従来の技術】今日のエレクトロニクスのスピードは、
半導体内の電子及び正孔の易動度（移動度；ｍｏｂｉｌ
ｉｔｙ）によっておおよそ５ピコ秒程度に制限されてい
る。キャパシタンス及びインダクタンスを考慮すること
により、さらに制限が加わることが理解される。サニャ
ック光ファイバロジックは、エレクトロニクスによって
得られるものよりもはるかに速いクロックレートを利用
することができる光デジタルテクノロジーを実現するた
めの試みの一部として開発された。
半導体内の電子及び正孔の易動度（移動度；ｍｏｂｉｌ
ｉｔｙ）によっておおよそ５ピコ秒程度に制限されてい
る。キャパシタンス及びインダクタンスを考慮すること
により、さらに制限が加わることが理解される。サニャ
ック光ファイバロジックは、エレクトロニクスによって
得られるものよりもはるかに速いクロックレートを利用
することができる光デジタルテクノロジーを実現するた
めの試みの一部として開発された。
【０００３】サニャックゲートに関しては、コントラス
ト、カスケーダビリティ、論理的完全性、温度に対する
感度、エネルギーパルス再整形、及び機械的安定性がそ
の開発初期の問題点であったが、これらは現在では克服
されてきている。しかしながら、サニャックゲートによ
ってもたらされるレイテンシは”ありがたいものでもあ
りまたありがたくないものである”。一方では、大きな
レイテンシのためにサニャックゲートがジッター許容度
を低減することが可能になる。他方では、大きなレイテ
ンシのために、フィードバックを必要とする組み合わせ
回路の設計を複雑にしている。サニャックゲートは、例
えば米国特許第５，１４４，３７５号、第５，１５５，
７７９号、及び第５，２０８，７０５号などに記載され
ているもの、及び、アラン・フアン（Ａｌａｎ Ｈｕａ
ｎｇ）による１９９２年１０月１５日付けの”光ナイキ
ストレートマルチプレクサ及びデマルチプレクサ”とい
う表題の特許出願（シリアルナンバー第０７／９６１，
５９９）、１９９２年９月２５日付けの”光通信システ
ム”という表題の特許出願（シリアルナンバー第０７／
９５０，５２１）、及び１９９２年１０月１５日付けの
特許出願（シリアルナンバー第０７／９６１，６０６）
に記載されているもの、を含む種々の回路アプリケーシ
ョンに利用されてきている。
ト、カスケーダビリティ、論理的完全性、温度に対する
感度、エネルギーパルス再整形、及び機械的安定性がそ
の開発初期の問題点であったが、これらは現在では克服
されてきている。しかしながら、サニャックゲートによ
ってもたらされるレイテンシは”ありがたいものでもあ
りまたありがたくないものである”。一方では、大きな
レイテンシのためにサニャックゲートがジッター許容度
を低減することが可能になる。他方では、大きなレイテ
ンシのために、フィードバックを必要とする組み合わせ
回路の設計を複雑にしている。サニャックゲートは、例
えば米国特許第５，１４４，３７５号、第５，１５５，
７７９号、及び第５，２０８，７０５号などに記載され
ているもの、及び、アラン・フアン（Ａｌａｎ Ｈｕａ
ｎｇ）による１９９２年１０月１５日付けの”光ナイキ
ストレートマルチプレクサ及びデマルチプレクサ”とい
う表題の特許出願（シリアルナンバー第０７／９６１，
５９９）、１９９２年９月２５日付けの”光通信システ
ム”という表題の特許出願（シリアルナンバー第０７／
９５０，５２１）、及び１９９２年１０月１５日付けの
特許出願（シリアルナンバー第０７／９６１，６０６）
に記載されているもの、を含む種々の回路アプリケーシ
ョンに利用されてきている。
【０００４】
【発明が解決しようとする課題】前述された設計上の成
功にもかかわらず、サニャックゲートの大きなレイテン
シは、フィードバックを必要とする回路あるいは論理状
態情報をストアすることを必要とする回路に関して依然
として問題を残している。
功にもかかわらず、サニャックゲートの大きなレイテン
シは、フィードバックを必要とする回路あるいは論理状
態情報をストアすることを必要とする回路に関して依然
として問題を残している。
【０００５】
【課題を解決するための手段】本発明に従って、フレー
ムヘッダ及びＮ個の多重化されたルーティングチャネル
及びデータビットを有するＮチャネル多重化光データ信
号をデマルチプレクスする、セルフルーティング光信号
スイッチングノードを実現するためにサニャックゲート
が用いられる。当該セルフルーティングノードは、ヘッ
ダビットを用いてデータフレームの開始を検出する。ル
ーティングビットは、Ｎ個のチャネルよりなるデータビ
ットの各々を複数個の光データ出力端末のうちのひとつ
に対してルーティングする目的で光デマルチプレクサを
制御するために用いられる。
ムヘッダ及びＮ個の多重化されたルーティングチャネル
及びデータビットを有するＮチャネル多重化光データ信
号をデマルチプレクスする、セルフルーティング光信号
スイッチングノードを実現するためにサニャックゲート
が用いられる。当該セルフルーティングノードは、ヘッ
ダビットを用いてデータフレームの開始を検出する。ル
ーティングビットは、Ｎ個のチャネルよりなるデータビ
ットの各々を複数個の光データ出力端末のうちのひとつ
に対してルーティングする目的で光デマルチプレクサを
制御するために用いられる。
【０００６】より詳細に述べれば、本発明に係るセルフ
ルーティングノードは、フレームヘッダビットを検出
し、ルーティングビットのルーティングビットストレー
ジ回路へのストアを制御するために用いられるルーティ
ングビット選択信号を生成する、フレームヘッダ検出手
段を有している。ルーティングビットストレージ回路
は、デマルチプレクサが各々のチャネルのデータビット
をそれぞれのチャネルのルーティングビットによって規
定された出力データ端末へルーティングすることを制御
するチャネルデータルーティング信号を生成する。
ルーティングノードは、フレームヘッダビットを検出
し、ルーティングビットのルーティングビットストレー
ジ回路へのストアを制御するために用いられるルーティ
ングビット選択信号を生成する、フレームヘッダ検出手
段を有している。ルーティングビットストレージ回路
は、デマルチプレクサが各々のチャネルのデータビット
をそれぞれのチャネルのルーティングビットによって規
定された出力データ端末へルーティングすることを制御
するチャネルデータルーティング信号を生成する。
【０００７】
【実施例】図１は、本発明に係るセルフルーティング光
通信ノードを記述するために有用な通信システム例を示
した図である。この通信システムには、マルチプレクサ
ユニット１００、通信経路１２０及びセルフルーティン
グ光通信ノード１３０が含まれている。マルチプレクサ
１００は、この実施例においては、４種のデータパケッ
ト、すなわちバケットＡ、パケットＢ、バケットＣ、及
びパケットＤを受信する。マルチプレクサ１００は、こ
れら４つのパケット信号Ａ−Ｄに対して、４ウェイビッ
トインターリーブ多重化機能を実行する。さらに、マル
チプレクサ１００は、多重化された光データ信号の各々
のフレームの開始を示すヘッダ信号を供給する回路を有
している。マルチプレクサ１００から端子１１９におい
て出力された多重化光データ信号フレームは、図２の２
０１に示されているように、ヘッダセグメント、ルーテ
ィングビットセグメント、及び４チャネル多重化データ
セグメントを有している。
通信ノードを記述するために有用な通信システム例を示
した図である。この通信システムには、マルチプレクサ
ユニット１００、通信経路１２０及びセルフルーティン
グ光通信ノード１３０が含まれている。マルチプレクサ
１００は、この実施例においては、４種のデータパケッ
ト、すなわちバケットＡ、パケットＢ、バケットＣ、及
びパケットＤを受信する。マルチプレクサ１００は、こ
れら４つのパケット信号Ａ−Ｄに対して、４ウェイビッ
トインターリーブ多重化機能を実行する。さらに、マル
チプレクサ１００は、多重化された光データ信号の各々
のフレームの開始を示すヘッダ信号を供給する回路を有
している。マルチプレクサ１００から端子１１９におい
て出力された多重化光データ信号フレームは、図２の２
０１に示されているように、ヘッダセグメント、ルーテ
ィングビットセグメント、及び４チャネル多重化データ
セグメントを有している。
【０００８】マルチプレクサ１００は、タイムスロット
信号Ｔ１、Ｔ２を各フレーム毎に一度、ＴＡ、ＴＢ、Ｔ
Ｃ、ＴＤをフレーム期間中にサイクリックに生成するク
ロック回路１０７を有している。ヘッダ信号Ｈ１及びＨ
２は、データフレームの開始時のみに利用可能になって
出力される。サニャックゲート１０１は、ヘッダ信号Ｈ
１及びクロック信号Ｔ１が当該サニャックゲート１０１
に対して入力された場合にのみ端子Ｘに信号を出力す
る。サニャックゲート１０２−１０６は同様に動作す
る。すなわち、出力は、入力データ（例えばデータパケ
ットビットＡ0）とクロック信号（例えばｔA）の双方が
供給されている場合のみに生成される。
信号Ｔ１、Ｔ２を各フレーム毎に一度、ＴＡ、ＴＢ、Ｔ
Ｃ、ＴＤをフレーム期間中にサイクリックに生成するク
ロック回路１０７を有している。ヘッダ信号Ｈ１及びＨ
２は、データフレームの開始時のみに利用可能になって
出力される。サニャックゲート１０１は、ヘッダ信号Ｈ
１及びクロック信号Ｔ１が当該サニャックゲート１０１
に対して入力された場合にのみ端子Ｘに信号を出力す
る。サニャックゲート１０２−１０６は同様に動作す
る。すなわち、出力は、入力データ（例えばデータパケ
ットビットＡ0）とクロック信号（例えばｔA）の双方が
供給されている場合のみに生成される。
【０００９】以下、図３から図５を参照して、サニャッ
クゲート（本明細書においてはサニャックスイッチと呼
称される）の動作を記述する。図３は、サニャックファ
イバロジックゲートの等価回路を示した図である。ここ
ではサニャックゲートの等価回路が、サニャックゲート
に固有の遅延、すなわちレイテンシを表わす遅延素子Ｄ
と共にあらわされていることに留意されたい。図４は、
実際のサニャックファイバロジックゲートを示してい
る。図５は、サニャックロジックゲートの入出力間の関
係を表わす真理値表である。この真理値表に示されてい
るように、出力ポートＹには、入力Ｉが存在して入力Ｊ
が存在しない場合にのみ出力が現れる。出力ポートＸに
は、入力Ｉ及び入力Ｊの双方が存在する場合に出力が現
れる。これら以外の場合には、ポートＸ及びＹの双方の
出力は０である。
クゲート（本明細書においてはサニャックスイッチと呼
称される）の動作を記述する。図３は、サニャックファ
イバロジックゲートの等価回路を示した図である。ここ
ではサニャックゲートの等価回路が、サニャックゲート
に固有の遅延、すなわちレイテンシを表わす遅延素子Ｄ
と共にあらわされていることに留意されたい。図４は、
実際のサニャックファイバロジックゲートを示してい
る。図５は、サニャックロジックゲートの入出力間の関
係を表わす真理値表である。この真理値表に示されてい
るように、出力ポートＹには、入力Ｉが存在して入力Ｊ
が存在しない場合にのみ出力が現れる。出力ポートＸに
は、入力Ｉ及び入力Ｊの双方が存在する場合に出力が現
れる。これら以外の場合には、ポートＸ及びＹの双方の
出力は０である。
【００１０】サニャックゲートは、光制御信号Ｊが入力
光信号Ｉを制御するために用いられる、超高速オールオ
プティカル３端子デバイスである。サニャックゲートは
図４に示されているファイバサニャック干渉計に基づい
ており、２組の偏波保持光カップラ３０１及び３０２、
２つの偏光ビームスプリッティングカップラ３０３及び
３０４、及び、ある長さの偏波保持光ファイバ３０５よ
り構成されている。
光信号Ｉを制御するために用いられる、超高速オールオ
プティカル３端子デバイスである。サニャックゲートは
図４に示されているファイバサニャック干渉計に基づい
ており、２組の偏波保持光カップラ３０１及び３０２、
２つの偏光ビームスプリッティングカップラ３０３及び
３０４、及び、ある長さの偏波保持光ファイバ３０５よ
り構成されている。
【００１１】サニャック干渉計は、カップラ３０２、入
力制御信号カップラ３０３、出力制御信号カップラ３０
４及び光ファイバ３０５によって構成されている。制御
信号は、カップラ３０３を用いて光ファイバ３０５内に
挿入され、カップラ３０４を用いて光ファイバ３０５か
ら除去される。
力制御信号カップラ３０３、出力制御信号カップラ３０
４及び光ファイバ３０５によって構成されている。制御
信号は、カップラ３０３を用いて光ファイバ３０５内に
挿入され、カップラ３０４を用いて光ファイバ３０５か
ら除去される。
【００１２】第一の光入力信号Ｉは、カップラ３０１を
介してサニャック干渉計のカップラ０３２へ供給され
る。カップラ３０２は、入力信号Ｉを、光ファイバの偏
波面内で互いに逆方向に伝播する２つの干渉計信号Ｉ１
及びＩ２に分割する。２つの干渉計信号Ｉ１及びＩ２
は、制御信号Ｊが存在しない場合には、光ファイバ３０
５を（互いに反対方向に）伝播してカップラ３０２のＸ
出力では打ち消し合い、カップラ３０１のＹ出力では強
め合うように干渉してＹ出力を生成する。すなわち、制
御信号Ｊが存在しない場合には、サニャックゲートは、
供給された入力信号”Ｉ”が第一のカップラ３０１のＹ
出力信号として反射される光学鏡として機能する。制御
信号”Ｊ”がカップラ３０３を介してもう一方の偏波面
で時計回りにループ３０５に注入された場合には、干渉
計信号の時計回りの成分Ｉ１はクロスフェーズ変調を受
け、反時計回りの干渉計信号成分Ｉ２よりも若干早く伝
播することになる。制御パルスＪを適切に設定してタイ
ミングをあわせると、入力信号Ｉの２つの部分Ｉ１及び
Ｉ２が、全てＸ出力において出力されてしまうように干
渉させる（カップラ３０２内では打ち消し合ってＹ出力
には何も現れない）ことが可能である。よって、サニャ
ックゲート（サニャックスイッチ）は、制御信号Ｊの制
御下で単極二投のスイッチとして機能する。
介してサニャック干渉計のカップラ０３２へ供給され
る。カップラ３０２は、入力信号Ｉを、光ファイバの偏
波面内で互いに逆方向に伝播する２つの干渉計信号Ｉ１
及びＩ２に分割する。２つの干渉計信号Ｉ１及びＩ２
は、制御信号Ｊが存在しない場合には、光ファイバ３０
５を（互いに反対方向に）伝播してカップラ３０２のＸ
出力では打ち消し合い、カップラ３０１のＹ出力では強
め合うように干渉してＹ出力を生成する。すなわち、制
御信号Ｊが存在しない場合には、サニャックゲートは、
供給された入力信号”Ｉ”が第一のカップラ３０１のＹ
出力信号として反射される光学鏡として機能する。制御
信号”Ｊ”がカップラ３０３を介してもう一方の偏波面
で時計回りにループ３０５に注入された場合には、干渉
計信号の時計回りの成分Ｉ１はクロスフェーズ変調を受
け、反時計回りの干渉計信号成分Ｉ２よりも若干早く伝
播することになる。制御パルスＪを適切に設定してタイ
ミングをあわせると、入力信号Ｉの２つの部分Ｉ１及び
Ｉ２が、全てＸ出力において出力されてしまうように干
渉させる（カップラ３０２内では打ち消し合ってＹ出力
には何も現れない）ことが可能である。よって、サニャ
ックゲート（サニャックスイッチ）は、制御信号Ｊの制
御下で単極二投のスイッチとして機能する。
【００１３】サニャックゲートの動作の詳細は、ガブリ
エル（Ｇａｂｒｉｅｌ）、ホウ（Ｈｏｕｈ）及びホワイ
テイカー（Ｗｈｉｔａｋｅｒ）による１９９２年９月１
日付けの米国特許第５，１４４，３７５号に記載されて
いる。
エル（Ｇａｂｒｉｅｌ）、ホウ（Ｈｏｕｈ）及びホワイ
テイカー（Ｗｈｉｔａｋｅｒ）による１９９２年９月１
日付けの米国特許第５，１４４，３７５号に記載されて
いる。
【００１４】以上、図１及び図２を参照して、多重化光
データ信号フレームが如何にして生成かが記述されてい
る。パケットフレームは３つの部分、すなわちヘッダセ
クションＴH、ルーティングセクションＴR、及びデータ
セグメントＴDATA、を有している。ヘッダセグメントの
間、ヘッダビットＨ１及びＨ２がクロック信号Ｔ１及び
Ｔ２によってクロックがかけられ、パケットフレームの
開始時に端子１１９から通信経路１２０を介して出力さ
れる出力が形成される。クロック回路１０７は公知の様
式でタイムスロットＴ１及びＴ２を生成する。ヘッダ信
号Ｈ１及びＨ２は、パケットフレームの開始時、ヘッダ
セクションＴMの期間のみに存在し、サニャックゲート
１０１及び１０２から出力される。ヘッダビットパター
ン（Ｈ１及びＨ２）は、ヘッダが容易に検出されうるよ
うに独特のパターンを有している。ヘッダビットパター
ンは、ヘッダビットに特別な間隔を有させるか、あるい
はヘッダビットがルーティングビットあるいはデータビ
ットと混同されることがないことを保障する特別なヘッ
ダビットコーディングを用いるかのいずれかによって独
特のパターンを有するようにされている。ヘッダ回路１
１０及び１４０を適切に変更することによって、特別の
ヘッダが用いられうるようにすることができる。
データ信号フレームが如何にして生成かが記述されてい
る。パケットフレームは３つの部分、すなわちヘッダセ
クションＴH、ルーティングセクションＴR、及びデータ
セグメントＴDATA、を有している。ヘッダセグメントの
間、ヘッダビットＨ１及びＨ２がクロック信号Ｔ１及び
Ｔ２によってクロックがかけられ、パケットフレームの
開始時に端子１１９から通信経路１２０を介して出力さ
れる出力が形成される。クロック回路１０７は公知の様
式でタイムスロットＴ１及びＴ２を生成する。ヘッダ信
号Ｈ１及びＨ２は、パケットフレームの開始時、ヘッダ
セクションＴMの期間のみに存在し、サニャックゲート
１０１及び１０２から出力される。ヘッダビットパター
ン（Ｈ１及びＨ２）は、ヘッダが容易に検出されうるよ
うに独特のパターンを有している。ヘッダビットパター
ンは、ヘッダビットに特別な間隔を有させるか、あるい
はヘッダビットがルーティングビットあるいはデータビ
ットと混同されることがないことを保障する特別なヘッ
ダビットコーディングを用いるかのいずれかによって独
特のパターンを有するようにされている。ヘッダ回路１
１０及び１４０を適切に変更することによって、特別の
ヘッダが用いられうるようにすることができる。
【００１５】データパケットＡ、Ｂ、Ｃ及びＤの各々
は、サブスクリプト０によって示されたルーティングビ
ットを有している。よって、例えばデータパケットＡ
は、ルーティングビットＡ0及びデータビットＡ1、
Ａ2、Ａ3等を有することになる。サニャックゲート１０
３−１０６は、データパケットＡ−Ｄからのデータビッ
ト、多重化光データ信号フレームのルーティングビット
セグメントＴＲ及びデータビットセグメントＴＤを選択
的にゲーティングする。図２のタイムスロットＴ３の間
に、データバケットＡのルーティングビットＡ0がサニ
ャックゲート１０３によってクロックがかけられてデー
タ通信経路１２０上に出力される。既に述べられている
ように、あらゆるデータバケットの最初のビットはルー
ティングビットである。タイムスロットＴ４において
は、データパケットＢのルーティングビットＢＢ0がサ
ニャックゲート１０４によって通信経路１２０上に出力
される。同様に、タイムスロットＴ５及びＴ６の間に、
データパケットＣ及びＤのルーティングビットＣ0及び
Ｄ0が、各々通信経路１２０上に出力される。タイムス
ロットＴ７の開始時に、サニャックゲート１０３から１
０６の各々が、データパケットＡ−Ｄからのデータビッ
トを選択的に通信経路１２０上に出力する。この様子が
図２の２０１に示されている。この例においては、説明
のために、ヘッダビットＨ１及びＨ２の双方が論理１で
あると仮定されている。さらに、説明のために、ルーテ
ィングビットＡ0が論理１でその他のルーティングビッ
トＢ0、Ｃ0及びＤ0が論理０であると仮定されている。
は、サブスクリプト０によって示されたルーティングビ
ットを有している。よって、例えばデータパケットＡ
は、ルーティングビットＡ0及びデータビットＡ1、
Ａ2、Ａ3等を有することになる。サニャックゲート１０
３−１０６は、データパケットＡ−Ｄからのデータビッ
ト、多重化光データ信号フレームのルーティングビット
セグメントＴＲ及びデータビットセグメントＴＤを選択
的にゲーティングする。図２のタイムスロットＴ３の間
に、データバケットＡのルーティングビットＡ0がサニ
ャックゲート１０３によってクロックがかけられてデー
タ通信経路１２０上に出力される。既に述べられている
ように、あらゆるデータバケットの最初のビットはルー
ティングビットである。タイムスロットＴ４において
は、データパケットＢのルーティングビットＢＢ0がサ
ニャックゲート１０４によって通信経路１２０上に出力
される。同様に、タイムスロットＴ５及びＴ６の間に、
データパケットＣ及びＤのルーティングビットＣ0及び
Ｄ0が、各々通信経路１２０上に出力される。タイムス
ロットＴ７の開始時に、サニャックゲート１０３から１
０６の各々が、データパケットＡ−Ｄからのデータビッ
トを選択的に通信経路１２０上に出力する。この様子が
図２の２０１に示されている。この例においては、説明
のために、ヘッダビットＨ１及びＨ２の双方が論理１で
あると仮定されている。さらに、説明のために、ルーテ
ィングビットＡ0が論理１でその他のルーティングビッ
トＢ0、Ｃ0及びＤ0が論理０であると仮定されている。
【００１６】セルフルーティング光通信ノード１３０
は、入力端子１２１において２０１で表わされている４
チャネル多重化データを受信する。セルフルーティング
光通信ノード１３０は、ヘッダ検出回路１４０、ルーテ
ィングビット選択回路１５０、ルーティングビットスト
レージ回路１６０及び１−ｔｏ−２デマルチプレクサ回
路１７０を有している。１−ｔｏ−２デマルチプレクサ
回路１７０は、以下に記述されるように、サニャック交
換／バイパススイッチを用いて実現されている。
は、入力端子１２１において２０１で表わされている４
チャネル多重化データを受信する。セルフルーティング
光通信ノード１３０は、ヘッダ検出回路１４０、ルーテ
ィングビット選択回路１５０、ルーティングビットスト
レージ回路１６０及び１−ｔｏ−２デマルチプレクサ回
路１７０を有している。１−ｔｏ−２デマルチプレクサ
回路１７０は、以下に記述されるように、サニャック交
換／バイパススイッチを用いて実現されている。
【００１７】セルフルーティングノード１３０は、同期
モード及び非同期モードのいずれにおいても動作させら
れうる。同期モードにおいては、ヘッダの開始を検出す
るヘッダ検出回路１４０は、具体的には独特のヘッダビ
ットパターンＨ１及びＨ２をそれぞれ検出する２つのサ
ニャックゲート１４１及び１４２を有している。サニャ
ックゲート１４１はヘッダビットＨ１を検出し、その出
力によってサニャックスイッチ１４２が第二のヘッダビ
ットＨ２を検出することが可能になる。
モード及び非同期モードのいずれにおいても動作させら
れうる。同期モードにおいては、ヘッダの開始を検出す
るヘッダ検出回路１４０は、具体的には独特のヘッダビ
ットパターンＨ１及びＨ２をそれぞれ検出する２つのサ
ニャックゲート１４１及び１４２を有している。サニャ
ックゲート１４１はヘッダビットＨ１を検出し、その出
力によってサニャックスイッチ１４２が第二のヘッダビ
ットＨ２を検出することが可能になる。
【００１８】非同期モード配置１８０においては、ヘッ
ダイネーブル信号１８１が、回路１８０がデータパルス
Ａ1、Ｂ1などの間隔Ｄ（例えば１３１）とは異なる（遅
延回路１８２によって提供される）間隔Ｄhを有するヘ
ッダビットＨ１及びＨ２を検出した場合に生成される。
この種の回路は、同時に提出されたアラン・フアンによ
る”光通信システム”という表題の１９９２年１０月１
５日付けの米国特許出願第０７／９６１，６０６号に記
載されている。この特許出願は、本明細書において参照
文献として組み入れられている。
ダイネーブル信号１８１が、回路１８０がデータパルス
Ａ1、Ｂ1などの間隔Ｄ（例えば１３１）とは異なる（遅
延回路１８２によって提供される）間隔Ｄhを有するヘ
ッダビットＨ１及びＨ２を検出した場合に生成される。
この種の回路は、同時に提出されたアラン・フアンによ
る”光通信システム”という表題の１９９２年１０月１
５日付けの米国特許出願第０７／９６１，６０６号に記
載されている。この特許出願は、本明細書において参照
文献として組み入れられている。
【００１９】遅延回路１３１（実際には、所定の長さの
光ファイバ）は、ヘッダビットＨ２がサニャックゲート
１４２にサニャックゲート１４１の出力の直前に到達す
ることを保障する。（なぜなら、サニャックゲート１４
１の出力はサニャックゲート１４２に対する制御信号で
あって、入力信号の後に入力されなければならないから
である。）遅延回路１３３、１５１及び１５２は、それ
ぞれ、受信したデータ信号が経路１３４上でサニャック
ゲート１５５に、ヘッダ検出回路１４０によって生成さ
れた経路１５２ａ上のルーティングビットＡ0（すなわ
ち、ゲートがかけられたクロックパルス）より適切な時
間だけ早く到達することを保証している。ヘッダ検出回
路１４０によって出力されたクロック信号１４３は、ル
ーティングビット選択回路１５０に対して出力される。
クロック信号１４３（ヘッダスタートあるいはルーティ
ングビット選択信号とも呼称される）は、それぞれ遅延
回路１５３、１５４及び１５４ａを用いてタイムスロッ
トＴ３、Ｔ４、Ｔ５、Ｔ６に対するクロック信号を生成
するために用いられる。タイムスロット信号Ｔ３−Ｔ６
は、サニャックゲート１５５が経路１３４からルーティ
ングビットＡ0−Ｄ0を経路１６６を介してルーティング
ビットストレージ回路１６０に対してロードすることを
可能にしている。タイムスロットＴ６の後、サニャック
ゲート１５５はタイムスロット信号を受信することがな
く、従ってサニャックゲート１５５によってルーティン
グビットストレージ１６０に対してさらにビットが供給
されることはない。
光ファイバ）は、ヘッダビットＨ２がサニャックゲート
１４２にサニャックゲート１４１の出力の直前に到達す
ることを保障する。（なぜなら、サニャックゲート１４
１の出力はサニャックゲート１４２に対する制御信号で
あって、入力信号の後に入力されなければならないから
である。）遅延回路１３３、１５１及び１５２は、それ
ぞれ、受信したデータ信号が経路１３４上でサニャック
ゲート１５５に、ヘッダ検出回路１４０によって生成さ
れた経路１５２ａ上のルーティングビットＡ0（すなわ
ち、ゲートがかけられたクロックパルス）より適切な時
間だけ早く到達することを保証している。ヘッダ検出回
路１４０によって出力されたクロック信号１４３は、ル
ーティングビット選択回路１５０に対して出力される。
クロック信号１４３（ヘッダスタートあるいはルーティ
ングビット選択信号とも呼称される）は、それぞれ遅延
回路１５３、１５４及び１５４ａを用いてタイムスロッ
トＴ３、Ｔ４、Ｔ５、Ｔ６に対するクロック信号を生成
するために用いられる。タイムスロット信号Ｔ３−Ｔ６
は、サニャックゲート１５５が経路１３４からルーティ
ングビットＡ0−Ｄ0を経路１６６を介してルーティング
ビットストレージ回路１６０に対してロードすることを
可能にしている。タイムスロットＴ６の後、サニャック
ゲート１５５はタイムスロット信号を受信することがな
く、従ってサニャックゲート１５５によってルーティン
グビットストレージ１６０に対してさらにビットが供給
されることはない。
【００２０】ルーティングビットは、光アイソレータ１
５６を介してサニャックゲート１５５から経路１６６を
通じてルーティングビットストレージ１６０によって受
信される。ルーティングビットは、遅延回路１６２、１
６３及び１６４を含むメモリループ１６７によってスト
アされる。これらの遅延回路は、サニャックゲート１６
８の遅延回路１６１と共に、４つのルーティングビット
Ａ0−Ｄ0をストアする環状ストレージを構成している。
タイムスロットＴ３−Ｔ６の間、メモリループ１６７内
のサニャックゲート１６８はメモリループ１６７内の全
ての既存のデータビットをクリアし、新たなルーティン
グビットがメモリループ１６７内にロードできるように
する。よって、タイムスロットＴ６の終わりには、遅延
回路１６１はルーティングビットＡ0、遅延回路１６４
はルーティングビットＤ0、遅延回路１６３はルーティ
ングビットＣ0、そして遅延回路１６２はルーティング
ビットＢ0をそれぞれストアしている。ルーティングビ
ットＡ0−Ｄ0は、メモリループ１６７及びサニャックゲ
ート１６８内を、４タイムスロット（ＴＡ−ＴＤ）毎に
周期的に循環しつづける。
５６を介してサニャックゲート１５５から経路１６６を
通じてルーティングビットストレージ１６０によって受
信される。ルーティングビットは、遅延回路１６２、１
６３及び１６４を含むメモリループ１６７によってスト
アされる。これらの遅延回路は、サニャックゲート１６
８の遅延回路１６１と共に、４つのルーティングビット
Ａ0−Ｄ0をストアする環状ストレージを構成している。
タイムスロットＴ３−Ｔ６の間、メモリループ１６７内
のサニャックゲート１６８はメモリループ１６７内の全
ての既存のデータビットをクリアし、新たなルーティン
グビットがメモリループ１６７内にロードできるように
する。よって、タイムスロットＴ６の終わりには、遅延
回路１６１はルーティングビットＡ0、遅延回路１６４
はルーティングビットＤ0、遅延回路１６３はルーティ
ングビットＣ0、そして遅延回路１６２はルーティング
ビットＢ0をそれぞれストアしている。ルーティングビ
ットＡ0−Ｄ0は、メモリループ１６７及びサニャックゲ
ート１６８内を、４タイムスロット（ＴＡ−ＴＤ）毎に
周期的に循環しつづける。
【００２１】ルーティングビットＡ0−Ｄ0はメモリルー
プ１６７から出力されて循環発生チャネルデータルーテ
ィング信号を構成し、経路１６９を介して送出されてデ
マルチプレクサ１７０によって受信される。光アイソレ
ータ１５６及び１６５は、ルーティングビットＡ0−Ｄ0
がルーティングビット選択回路１５０に戻ることを妨げ
ている。これらのルーティングビットＡ0−Ｄ0は、通信
経路１２０を介して４チャネル多重化データ信号が受信
されている時間間隔ＴDATA（図２の２０３参照）の間は
継続される。遅延回路１３１、１３３及び１３５の組み
合わせにより、データビット（例えばＡ1）がデマルチ
プレクサ１７０によって受信される場合、そのデータビ
ットがルーティングビットストレージ回路１６０から経
路１６９を介して受信された対応するルーティングビッ
ト（すなわちＡ0）とほぼ同時に到達することが保証さ
れる。同様に、データビットＢ1、Ｃ1及びＤ1がデマル
チプレクサ１７０によって受信される場合、ルーティン
グビットＢ0、Ｃ0及びＤ0がデマルチプレクサ１７０に
対する制御信号（ＣＩ）として利用される。
プ１６７から出力されて循環発生チャネルデータルーテ
ィング信号を構成し、経路１６９を介して送出されてデ
マルチプレクサ１７０によって受信される。光アイソレ
ータ１５６及び１６５は、ルーティングビットＡ0−Ｄ0
がルーティングビット選択回路１５０に戻ることを妨げ
ている。これらのルーティングビットＡ0−Ｄ0は、通信
経路１２０を介して４チャネル多重化データ信号が受信
されている時間間隔ＴDATA（図２の２０３参照）の間は
継続される。遅延回路１３１、１３３及び１３５の組み
合わせにより、データビット（例えばＡ1）がデマルチ
プレクサ１７０によって受信される場合、そのデータビ
ットがルーティングビットストレージ回路１６０から経
路１６９を介して受信された対応するルーティングビッ
ト（すなわちＡ0）とほぼ同時に到達することが保証さ
れる。同様に、データビットＢ1、Ｃ1及びＤ1がデマル
チプレクサ１７０によって受信される場合、ルーティン
グビットＢ0、Ｃ0及びＤ0がデマルチプレクサ１７０に
対する制御信号（ＣＩ）として利用される。
【００２２】前述されているように、本実施例において
は、デマルチプレクサ１７０は図６から図９に示されて
いるサニャック交換／バイパススイッチを用いて実現さ
れている。図６は、サニャック交換／バイパススイッチ
（以下、２−ｔｏ−１マルチプレクサと呼称される）の
論理等価回路である。図７は、この種の回路を模式的に
示した図である。図８は、サニャック交換／バイパスス
イッチをより詳細に示した図である。図９は、サニャッ
ク交換／バイパススイッチの真理値表である。サニャッ
ク交換／バイパススイッチの動作は、フアン及びホワイ
テイカーによる”光クロスバー交換装置”という表題の
１９９１年１１月５日付けの米国特許出願（シリアル番
号０７／７８７９８９）に記載されている。
は、デマルチプレクサ１７０は図６から図９に示されて
いるサニャック交換／バイパススイッチを用いて実現さ
れている。図６は、サニャック交換／バイパススイッチ
（以下、２−ｔｏ−１マルチプレクサと呼称される）の
論理等価回路である。図７は、この種の回路を模式的に
示した図である。図８は、サニャック交換／バイパスス
イッチをより詳細に示した図である。図９は、サニャッ
ク交換／バイパススイッチの真理値表である。サニャッ
ク交換／バイパススイッチの動作は、フアン及びホワイ
テイカーによる”光クロスバー交換装置”という表題の
１９９１年１１月５日付けの米国特許出願（シリアル番
号０７／７８７９８９）に記載されている。
【００２３】図８に示されている回路は、図４に示され
た回路のすべての素子を含み、さらにカップラ４０６を
有している。図８の回路は、一方の入力Ｉが印加された
場合には、図４の回路と同様に動作する。入力Ｉがカッ
プラ４０１を介して図８のサニャックゲートに供給され
ると、制御信号ＣＩが存在しない場合には、サニャック
干渉計は光学鏡として機能し、出力Ｙとして信号が出力
される。しかしながら、制御入力パルスＣＩが存在する
場合には、入力Ｉとして図８のサニャックゲートに入っ
た入力信号は出力Ｘとして出力される。同様に、カップ
ラ４０６から入力Ｊが図８のサニャック干渉計に入る
と、制御信号ＣＩが存在しない場合には、入力Ｊは出力
Ｘとして出力される。しかしながら制御信号ＣＩが存在
する場合には、入力Ｊは出力Ｙとして出力される。図８
のサニャック交換／バイパススイッチの動作に従って、
入力Ｉ及びＪの双方が入力されて制御信号ＣＩが存在す
る場合には、入力Ｉは出力Ｘとして、入力Ｊは出力Ｙと
して、それぞれ出力される。
た回路のすべての素子を含み、さらにカップラ４０６を
有している。図８の回路は、一方の入力Ｉが印加された
場合には、図４の回路と同様に動作する。入力Ｉがカッ
プラ４０１を介して図８のサニャックゲートに供給され
ると、制御信号ＣＩが存在しない場合には、サニャック
干渉計は光学鏡として機能し、出力Ｙとして信号が出力
される。しかしながら、制御入力パルスＣＩが存在する
場合には、入力Ｉとして図８のサニャックゲートに入っ
た入力信号は出力Ｘとして出力される。同様に、カップ
ラ４０６から入力Ｊが図８のサニャック干渉計に入る
と、制御信号ＣＩが存在しない場合には、入力Ｊは出力
Ｘとして出力される。しかしながら制御信号ＣＩが存在
する場合には、入力Ｊは出力Ｙとして出力される。図８
のサニャック交換／バイパススイッチの動作に従って、
入力Ｉ及びＪの双方が入力されて制御信号ＣＩが存在す
る場合には、入力Ｉは出力Ｘとして、入力Ｊは出力Ｙと
して、それぞれ出力される。
【００２４】図９に示された真理値表は、種々の入力及
び出力信号の関係及びそれらが制御信号ＣＩによってど
のように影響されるかを示している。真理値表の４１１
に示されているように、入力Ｉと入力Ｊの双方が存在し
ない場合には、制御信号ＣＩの存在の有無にかかわら
ず、出力Ｘ及びＹには何も出力されない。真理値表の４
１２に示されているように、入力Ｊが存在して制御信号
ＣＩが存在しない場合には、入力Ｊは出力Ｘとして出力
される。しかしながら、制御信号ＣＩが存在する場合に
は、入力Ｊは出力Ｙとして出力される。真理値表の４１
３に示されているように、入力Ｉが存在して制御信号Ｃ
Ｉが存在しない場合には、入力Ｉは出力Ｙとして出力さ
れるが、制御信号ＣＩが存在する場合には、入力Ｉは出
力Ｘとして出力される。真理値表の４１４は、交換／バ
イパススイッチ動作を示している。入力Ｉ及び入力Ｊの
双方が存在して制御信号ＣＩが存在しない場合には、入
力Ｉ及びＪは、それぞれ出力Ｙ及びＸとして出力され
る。しかしながら、制御信号ＣＩが存在する場合には、
入力Ｉ及びＪは出力Ｘ及びＹとしてそれぞれ出力され
る。よって、制御信号ＣＩが存在する場合には、入力信
号Ｉ及びＪはそれぞれ反対の出力Ｘ及びＹにクロスオー
バさせられることになる。
び出力信号の関係及びそれらが制御信号ＣＩによってど
のように影響されるかを示している。真理値表の４１１
に示されているように、入力Ｉと入力Ｊの双方が存在し
ない場合には、制御信号ＣＩの存在の有無にかかわら
ず、出力Ｘ及びＹには何も出力されない。真理値表の４
１２に示されているように、入力Ｊが存在して制御信号
ＣＩが存在しない場合には、入力Ｊは出力Ｘとして出力
される。しかしながら、制御信号ＣＩが存在する場合に
は、入力Ｊは出力Ｙとして出力される。真理値表の４１
３に示されているように、入力Ｉが存在して制御信号Ｃ
Ｉが存在しない場合には、入力Ｉは出力Ｙとして出力さ
れるが、制御信号ＣＩが存在する場合には、入力Ｉは出
力Ｘとして出力される。真理値表の４１４は、交換／バ
イパススイッチ動作を示している。入力Ｉ及び入力Ｊの
双方が存在して制御信号ＣＩが存在しない場合には、入
力Ｉ及びＪは、それぞれ出力Ｙ及びＸとして出力され
る。しかしながら、制御信号ＣＩが存在する場合には、
入力Ｉ及びＪは出力Ｘ及びＹとしてそれぞれ出力され
る。よって、制御信号ＣＩが存在する場合には、入力信
号Ｉ及びＪはそれぞれ反対の出力Ｘ及びＹにクロスオー
バさせられることになる。
【００２５】例えば図２の２０１においては、ルーティ
ングビットＡ0が論理１の場合、入力Ａ1はデマルチプレ
クサ１７０の出力Ｘとして出力される。同様に、入力Ｂ
1が経路１３６を介して経路１６９上のルーティングビ
ットＢ0と同時に受信されると、サニャック交換／バイ
パススイッチ１７０は、ルーティングビットＢ0が０で
あるため、入力Ｂ1をデマルチプレクサ１７０のＹ出力
上に出力する。同様に、入力Ｃ1及びＤ1も、それぞれ対
応するルーティングビットＣ0及びＤ0が０であるため、
Ｙ出力上に出力される。このようにして、ルーティング
ビットＡ0−Ｄ0は、多重化データストリームＡ2−Ｄ2、
Ａ3−Ｄ3、．．．をデマルチプレクスし続ける。このデ
マルチプレクシングにより、出力ＸにはＡ1、Ａ2、
Ａ3、．．．が出力され、一方出力ＹにはＢ1、Ｃ1、
Ｄ1、Ｂ2、Ｃ2、Ｄ2、Ｂ3、Ｃ3、Ｄ3が出力されること
になる。よって、サニャック交換／バイパススイッチ１
７０は、ルーティングビットＡ0−Ｄ0に依存して、多重
化データストリームＡ1、Ｂ1、Ｃ1、Ｄ1、Ａ2、．．．
を２つの出力Ｘ及びＹのうちの一方にデマルチプレクス
する。
ングビットＡ0が論理１の場合、入力Ａ1はデマルチプレ
クサ１７０の出力Ｘとして出力される。同様に、入力Ｂ
1が経路１３６を介して経路１６９上のルーティングビ
ットＢ0と同時に受信されると、サニャック交換／バイ
パススイッチ１７０は、ルーティングビットＢ0が０で
あるため、入力Ｂ1をデマルチプレクサ１７０のＹ出力
上に出力する。同様に、入力Ｃ1及びＤ1も、それぞれ対
応するルーティングビットＣ0及びＤ0が０であるため、
Ｙ出力上に出力される。このようにして、ルーティング
ビットＡ0−Ｄ0は、多重化データストリームＡ2−Ｄ2、
Ａ3−Ｄ3、．．．をデマルチプレクスし続ける。このデ
マルチプレクシングにより、出力ＸにはＡ1、Ａ2、
Ａ3、．．．が出力され、一方出力ＹにはＢ1、Ｃ1、
Ｄ1、Ｂ2、Ｃ2、Ｄ2、Ｂ3、Ｃ3、Ｄ3が出力されること
になる。よって、サニャック交換／バイパススイッチ１
７０は、ルーティングビットＡ0−Ｄ0に依存して、多重
化データストリームＡ1、Ｂ1、Ｃ1、Ｄ1、Ａ2、．．．
を２つの出力Ｘ及びＹのうちの一方にデマルチプレクス
する。
【００２６】図１０は、本発明に係る多段セルフルーテ
ィング光通信ノード５００のブロック図である。セルフ
ルーティングノード５００は、多重化Ｎチャネル光デー
タ信号を受信する手段５０１を有し、さらに、ヘッダ検
出器５１０、ルーティングビットセレクタ５２０、ルー
ティングビットストレージ回路５３０及び５４０、１−
ｔｏ−２デマルチプレクサ５５０、５５１及び５５２、
及び、複数個の遅延回路Ｄ1、Ｄ2、Ｄ3及びＤ4を有して
いる。これらの回路のインプリメンテーション及びその
動作は、図１に示されたものと同様である。多重化光デ
ータ信号は、ヘッダビットＨ１及びＨ２と、各々のデー
タチャネルに対して２ビットのルーティングビットを有
している。よって、４種のデータビットＡ−Ｄを扱うこ
の実施例においては、前記２ビットのルーティングビッ
トは、パケットＡに対してはＡ0及びＡ0'、パケットＤ
に対してはＤ0及びＤ0'等々となる。ルーティングビッ
トＡ0及びＡ0'は２進数を表わしており、Ａ0が最上位ビ
ット（ＭＳＢ）でＡ0'が最下位ビット（ＬＳＢ）とな
る。ルーティングビットの後には、４種のデータパケッ
トＡ−Ｄの各々に対応するデータビットが続く。
ィング光通信ノード５００のブロック図である。セルフ
ルーティングノード５００は、多重化Ｎチャネル光デー
タ信号を受信する手段５０１を有し、さらに、ヘッダ検
出器５１０、ルーティングビットセレクタ５２０、ルー
ティングビットストレージ回路５３０及び５４０、１−
ｔｏ−２デマルチプレクサ５５０、５５１及び５５２、
及び、複数個の遅延回路Ｄ1、Ｄ2、Ｄ3及びＤ4を有して
いる。これらの回路のインプリメンテーション及びその
動作は、図１に示されたものと同様である。多重化光デ
ータ信号は、ヘッダビットＨ１及びＨ２と、各々のデー
タチャネルに対して２ビットのルーティングビットを有
している。よって、４種のデータビットＡ−Ｄを扱うこ
の実施例においては、前記２ビットのルーティングビッ
トは、パケットＡに対してはＡ0及びＡ0'、パケットＤ
に対してはＤ0及びＤ0'等々となる。ルーティングビッ
トＡ0及びＡ0'は２進数を表わしており、Ａ0が最上位ビ
ット（ＭＳＢ）でＡ0'が最下位ビット（ＬＳＢ）とな
る。ルーティングビットの後には、４種のデータパケッ
トＡ−Ｄの各々に対応するデータビットが続く。
【００２７】ヘッダ検出回路５１０はヘッダビットＨ１
及びＨ２を検出する。ヘッダビットＨ１及びＨ２が所定
のビットパターンを有している場合には、ヘッダ開始信
号すなわちルーティングビット選択信号５１１が生成さ
れる。ルーティングビット選択回路５２０は、経路１２
０から受信したルーティングビットＡ0、Ｂ0、．．．、
Ｃ0'、Ｄ0'を、第一ルーティングビットストレージ回路
５３０か第二ルーティングビットストレージ回路５４０
かのいずれかにストアさせる。ルーティングビット選択
回路５２０は、ルーティングビット選択信号５１１によ
ってイネーブルされる。ルーティングビットセレクタ５
２０は、奇数番目のルーティングビットを経路５２１上
に出力し、偶数番目のルーティングビットを経路５３１
上に出力する。ルーティングビットのＭＳＢであるＡ0
からＤ0は第一ルーティングビットストレージ回路５３
０内にストアされる。ルーティングビットのＬＳＢであ
るＡ0'からＤ0'は第二ルーティングビットストレージ回
路５４０内にストアされる。第一ルーティングビットス
トレージ回路５３０は、デマルチプレクサ５５０を制御
する循環発生チャネルデータルーティング信号５４１を
生成する。第二ルーティングビットストレージ回路５４
０は、デマルチプレクサ５５１及び５５２を制御する循
環発生チャネルデータルーティング信号５４２を生成す
る。遅延回路Ｄ1、Ｄ2及びＤ3は、各々の回路に対して
適切なタイミングが存在するように、適切な遅延が多重
化光データ信号に対して与えられることを保証する。
及びＨ２を検出する。ヘッダビットＨ１及びＨ２が所定
のビットパターンを有している場合には、ヘッダ開始信
号すなわちルーティングビット選択信号５１１が生成さ
れる。ルーティングビット選択回路５２０は、経路１２
０から受信したルーティングビットＡ0、Ｂ0、．．．、
Ｃ0'、Ｄ0'を、第一ルーティングビットストレージ回路
５３０か第二ルーティングビットストレージ回路５４０
かのいずれかにストアさせる。ルーティングビット選択
回路５２０は、ルーティングビット選択信号５１１によ
ってイネーブルされる。ルーティングビットセレクタ５
２０は、奇数番目のルーティングビットを経路５２１上
に出力し、偶数番目のルーティングビットを経路５３１
上に出力する。ルーティングビットのＭＳＢであるＡ0
からＤ0は第一ルーティングビットストレージ回路５３
０内にストアされる。ルーティングビットのＬＳＢであ
るＡ0'からＤ0'は第二ルーティングビットストレージ回
路５４０内にストアされる。第一ルーティングビットス
トレージ回路５３０は、デマルチプレクサ５５０を制御
する循環発生チャネルデータルーティング信号５４１を
生成する。第二ルーティングビットストレージ回路５４
０は、デマルチプレクサ５５１及び５５２を制御する循
環発生チャネルデータルーティング信号５４２を生成す
る。遅延回路Ｄ1、Ｄ2及びＤ3は、各々の回路に対して
適切なタイミングが存在するように、適切な遅延が多重
化光データ信号に対して与えられることを保証する。
【００２８】ルーティングビットＡ0及びＡ0'が双方と
も論理０であると仮定すると、データパケットＡはデマ
ルチプレクサ５５１の経路１から出力される。この実施
例においては、ルーティングビットＢ0及びＢ0'がそれ
ぞれ０及び１であると仮定すると、データパケットＢの
ビットＢ1、Ｂ2、．．．は経路２から出力される。さら
にルーティングビットＣ0及びＣ0'がそれぞれ１及び０
であると仮定すると、データパケットＣのビットＣ1、
Ｃ2、．．．はデマルチプレクサ５５２の経路３から出
力される。加えてルーティングビットＤ0及びＤ0'が共
に１であると仮定すると、データパケットＤのビットＤ
1、Ｄ2、．．．はデマルチプレクサ５５２の経路４から
出力される。
も論理０であると仮定すると、データパケットＡはデマ
ルチプレクサ５５１の経路１から出力される。この実施
例においては、ルーティングビットＢ0及びＢ0'がそれ
ぞれ０及び１であると仮定すると、データパケットＢの
ビットＢ1、Ｂ2、．．．は経路２から出力される。さら
にルーティングビットＣ0及びＣ0'がそれぞれ１及び０
であると仮定すると、データパケットＣのビットＣ1、
Ｃ2、．．．はデマルチプレクサ５５２の経路３から出
力される。加えてルーティングビットＤ0及びＤ0'が共
に１であると仮定すると、データパケットＤのビットＤ
1、Ｄ2、．．．はデマルチプレクサ５５２の経路４から
出力される。
【００２９】これらの実施例においては、データパケッ
トチャネルの数Ｎ（例えばＡ、Ｂ、Ｃ及びＤ）が、Ｒを
ルーティングビットの数（例えば２）とするとき、２R
に等しいことが仮定されている。しかしながら、２Rは
Ｎに等しい必要はなく、２Rよりも大きいあるいは小さ
い場合も有り得る。Ｎ≧２Rの場合には、あるデータ経
路は複数個のデータパケットからのデータを含むことに
なる。この様子は図１の例に示されているものであり、
Ｎ＝４でＲ＝１である。そのため、デマルチプレクサ１
７０の出力経路ＹはデータパケットＢ、Ｃ及びＤからの
データを出力することになる。Ｎ≦２Rの場合には、デ
ータパケット信号を出力しないデータ経路が存在するこ
とになる（図示せず）。
トチャネルの数Ｎ（例えばＡ、Ｂ、Ｃ及びＤ）が、Ｒを
ルーティングビットの数（例えば２）とするとき、２R
に等しいことが仮定されている。しかしながら、２Rは
Ｎに等しい必要はなく、２Rよりも大きいあるいは小さ
い場合も有り得る。Ｎ≧２Rの場合には、あるデータ経
路は複数個のデータパケットからのデータを含むことに
なる。この様子は図１の例に示されているものであり、
Ｎ＝４でＲ＝１である。そのため、デマルチプレクサ１
７０の出力経路ＹはデータパケットＢ、Ｃ及びＤからの
データを出力することになる。Ｎ≦２Rの場合には、デ
ータパケット信号を出力しないデータ経路が存在するこ
とになる（図示せず）。
【００３０】ここで、本発明はサニャックゲートの他の
配置を用いても実現されうることに留意されたい。すな
わち、（ＮＯＲゲート、ＥｘＯＲゲートなど）他の論理
ゲートの形態を有するサニャックゲートも、以上説明さ
れてきたヘッダ検出器１４０、ルーティングビットセレ
クタ１５０、ルーティングビットストレージ１６０、デ
マルチプレクサ１７０及びマルチプレクサ１００を実現
するために用いられうる。また、ルーティングビットと
データビットとは互いにインターレースされていなけれ
ばならず、またデータビットの反復ファクタ（すなわ
ち、Ａ1からＡ2までの時間間隔）はサニャックゲートの
レイテンシ以上でなければならないことにも留意された
い。さらに、隣接するルーティングビット（例えばＡ0
−Ａ0'）間の時間間隔及び最終ルーティングビット（Ａ
0'）と最初のデータビット（Ａ1）との間の時間間隔も
サニャックゲートのレイテンシ以上でなければならな
い。
配置を用いても実現されうることに留意されたい。すな
わち、（ＮＯＲゲート、ＥｘＯＲゲートなど）他の論理
ゲートの形態を有するサニャックゲートも、以上説明さ
れてきたヘッダ検出器１４０、ルーティングビットセレ
クタ１５０、ルーティングビットストレージ１６０、デ
マルチプレクサ１７０及びマルチプレクサ１００を実現
するために用いられうる。また、ルーティングビットと
データビットとは互いにインターレースされていなけれ
ばならず、またデータビットの反復ファクタ（すなわ
ち、Ａ1からＡ2までの時間間隔）はサニャックゲートの
レイテンシ以上でなければならないことにも留意された
い。さらに、隣接するルーティングビット（例えばＡ0
−Ａ0'）間の時間間隔及び最終ルーティングビット（Ａ
0'）と最初のデータビット（Ａ1）との間の時間間隔も
サニャックゲートのレイテンシ以上でなければならな
い。
【００３１】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００３２】
【発明の効果】以上述べたごとく、本発明によれば、フ
レームヘッダ及びＮ個の多重化されたルーティングチャ
ネル及びデータビットを有するＮチャネル多重化光デー
タ信号をデマルチプレクスする、サニャックゲートを用
いたセルフルーティング光信号スイッチングノード及び
通信システム、及びセルフルーティング光信号スイッチ
ングノードを動作させる方法が提供される。
レームヘッダ及びＮ個の多重化されたルーティングチャ
ネル及びデータビットを有するＮチャネル多重化光デー
タ信号をデマルチプレクスする、サニャックゲートを用
いたセルフルーティング光信号スイッチングノード及び
通信システム、及びセルフルーティング光信号スイッチ
ングノードを動作させる方法が提供される。
【図１】受信した多重化光信号を複数個の出力経路に対
してルーティングする、本発明に従うセルフルーティン
グ光通信ノードの実施例を示す図。
してルーティングする、本発明に従うセルフルーティン
グ光通信ノードの実施例を示す図。
【図２】図１のセルフルーティング光通信ノードの動作
を理解するためのタイミングダイアグラム。
を理解するためのタイミングダイアグラム。
【図３】サニャックゲートの論理等価回路を示す図。
【図４】サニャックゲートの実施例を示す図。
【図５】サニャックゲートの実施例の真理値表を示す図
表。
表。
【図６】サニャック交換／バイパス配置の論理等価回路
を示す図。
を示す図。
【図７】サニャック交換／バイパス配置の実施例を示す
図。
図。
【図８】サニャック交換／バイパス配置の実施例を示す
図。
図。
【図９】サニャック交換／バイパス配置の真理値表を示
す図表。
す図表。
【図１０】多段セルフルーティング光通信ノードの実施
例を示すブロック図。
例を示すブロック図。
１００ マルチプレクサ １０１、１０２、１０３、１０４、１０５、１０６ サ
ニャックゲート １０７ クロック回路 １０８、１５６、１６５ 光アイソレータ １１９、１２１、１４３ ノード １２０ 通信経路 １３１、１３３、１３５、１５１、１５２、１５３、１
５４、１５４ａ、１６２ 、１６３、１６４ 遅延回路 １３２、１３４、１３６、１５２ａ、１６６、１６７、
１６９、１８１ 経路 １４０、１８０ ヘッダ検出回路 １４１、１４２、１５５、１６８ サニャックゲート １５０ ルーティングビット選択回路 １６０ ルーティングビットストレージ回路 １７０ １−ｔｏ−２デマルチプレクサ ３００ サニャックゲート ５００ セルフルーティングノード ５０１ ノード ５１０ ヘッダ検出回路 ５１１、５２１、５３１、５４１ 経路 ５２０ ルーティングビットセレクタ ５３０ １ｓｔルーティングビットストレージ回路 ５４０ ２ｎｄルーティングビットストレージ回路 ５５０、５５１、５５２ デマルチプレクサ
ニャックゲート １０７ クロック回路 １０８、１５６、１６５ 光アイソレータ １１９、１２１、１４３ ノード １２０ 通信経路 １３１、１３３、１３５、１５１、１５２、１５３、１
５４、１５４ａ、１６２ 、１６３、１６４ 遅延回路 １３２、１３４、１３６、１５２ａ、１６６、１６７、
１６９、１８１ 経路 １４０、１８０ ヘッダ検出回路 １４１、１４２、１５５、１６８ サニャックゲート １５０ ルーティングビット選択回路 １６０ ルーティングビットストレージ回路 １７０ １−ｔｏ−２デマルチプレクサ ３００ サニャックゲート ５００ セルフルーティングノード ５０１ ノード ５１０ ヘッダ検出回路 ５１１、５２１、５３１、５４１ 経路 ５２０ ルーティングビットセレクタ ５３０ １ｓｔルーティングビットストレージ回路 ５４０ ２ｎｄルーティングビットストレージ回路 ５５０、５５１、５５２ デマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ノーマン アシュトン ホィティカー ジュニア アメリカ合衆国、07716 ニュージャー ジー、アトランティック ハイランズ、 フォース アベニュー 20 (56)参考文献 特開 平６−235951（ＪＰ，Ａ) 信学技報 ＯＣＳ93−25 Ａｐｐｌｉｅｄ Ｏｐｔｉｃｓ Ｖｏ ｌ．33 Ｎｏ．26 ｐ6254−6267 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28
Claims (13)
- 【請求項１】セルフルーティング光信号スイッチングノ
ード装置（１３０）において、 フレームヘッダビット、Ｎチャネル多重化ルーティング
ビット、及びＮチャネル多重化データビットよりなるＮ
チャネル光多重化データ信号を受信する手段（１２１）
と、 サニャックスイッチ手段を含み前記フレームヘッダビッ
トを検出してかつルーティングビット選択信号を生成す
るヘッダ検出手段（１４０あるいは１８０）と、 サニャックスイッチ手段を含み前記ルーティングビット
選択信号に応答して前記ルーティングビットをストアし
かつチャネルデータルーティング信号を生成するルーテ
ィングビットストレージ回路（１６０）と、 サニャックスイッチ手段を含み前記チャネルデータルー
ティング信号に応答して受信された前記Ｎチャネル多重
化データビットの各々のチャネルを複数個の光データ出
力端子のそれぞれにデマルチプレクスする光デマルチプ
レクサ回路（１７０）とを有することを特徴とする光通
信装置。 - 【請求項２】 前記フレームヘッダ検出回路が、前記フ
レームヘッダビットの各々に対してそれぞれ一つのサニ
ャックスイッチ手段を有することを特徴とする請求項１
の光通信装置。 - 【請求項３】 前記受信されたＮチャネル多重化光デー
タ信号のクロック信号が、前記サニャックスイッチ手段
のうちの少なくとも一つに対する制御信号として用いら
れることを特徴とする請求項２の光通信装置。 - 【請求項４】 前記フレームヘッダ検出回路が、前記ヘ
ッダビット中に独特のビットパターンを検出した場合に
前記ルーティングビット選択信号を生成することを特徴
とする請求項１の光通信装置。 - 【請求項５】 前記フレームヘッダ検出回路が、２つの
ヘッダビット間に所定の時間間隔を検出した場合に前記
ルーティングビット選択信号を生成することを特徴とす
る請求項１の光通信装置。 - 【請求項６】 前記ルーティングビットストレージ手段
が、 前記ルーティングビット選択信号に応答して前記ルーテ
ィングビットを前記ルーティングビットストレージ回路
に書き込む第一サニャックスイッチ手段と、 前記受信されたルーティングビット選択信号に応答して
前記ルーティングビットストレージ回路に直前にストア
されていたルーティングビットをクリアする第二サニャ
ックスイッチ手段とを有することを特徴とする請求項１
の光通信装置。 - 【請求項７】 前記ルーティングビットストレージ回路
が、前記第二のサニャックスイッチ手段の出力（Ｘ）と
入力（Ｉ）との間に接続されたファイバループメモリを
有し、当該ファイバループメモリと前記第二のサニャッ
クスイッチ手段がＮ個のルーティングビットをストアす
ることを特徴とする請求項６の光通信装置。 - 【請求項８】 前記光デマルチプレクサ回路が、 １）前記受信されたＮチャネル多重化光データ信号に接
続された２つの入力Ｉ、Ｊと、 ２）各々前記光データ出力のそれぞれ一つを実現する２
つの出力Ｘ、Ｙと、 ３）前記チャネルデータルーティング信号から導出され
た制御信号ＣＩとを有しており、 前記制御信号が存在しない場合には、入力Ｉが出力Ｘを
生成して入力Ｊが出力Ｙを生成し、前記制御信号が存在
する場合には入力Ｉが出力Ｙを生成して入力Ｊが出力Ｘ
を生成することを特徴とする請求項１の光通信装置。 - 【請求項９】 前記各々のチャネルが２以上のルーティ
ングビットを有しており、Ｒをルーティングビットの個
数とし、Ｎが２R未満、等しい、あるいはより大きいと
するとき、前記装置が前記受信したＮチャネル多重化信
号を２R個の相異なった出力にデマルチプレクスするこ
とを特徴とする請求項１の光通信装置。 - 【請求項１０】 複数個のルーティングビットがＮ個の
データチャネルの各々に対して用いられており、特定の
データチャネルに対して、隣接するルーティングビット
の間の時間間隔が前記サニャックスイッチ手段のレイテ
ンシ以上であることを特徴とする請求項１の光通信装
置。 - 【請求項１１】 最終ルーティングビットと先頭ルーテ
ィングビットとの間の時間間隔が前記サニャックスイッ
チ手段のレイテンシ以上であることを特徴とする請求項
１０の光通信装置。 - 【請求項１２】 セルフルーティング光信号スイッチン
グノード装置（１３０）において、 各々少なくとも一つのルーティングビット及び複数個の
データビットを含むチャネルからなるＮチャネル多重化
光データ信号を受信する手段（１２１）と、 サニャックスイッチ手段を含み、前記Ｎチャネルの前記
ルーティングビットを検出してストアし、かつ循環発生
チャネルデータルーティング信号を生成するルーティン
グビットストレージ回路（１６０）と、 サニャックスイッチ手段を含み、前記チャネルデータル
ーティング信号に応答して前記受信されたＮチャネル多
重化データビットの各々のチャネルを複数個の光データ
出力端子のそれぞれにデマルチプレクスする光デマルチ
プレクサ回路（１５０）とを有することを特徴とする光
通信装置。 - 【請求項１３】 各々少なくとも一つのルーティングビ
ットと複数個のデータビットを含むＮ個の光データ信号
（ＴＡ、ＴＢ、ＴＣ、ＴＤ）を受容する手段及びサニャ
ックスイッチ手段を含み前記Ｎ個の光データ信号の各々
をＮチャネル多重化光データ信号に多重化する手段（１
０３−１０６）とを有する光信号マルチプレクサ（１０
０）をを有することを特徴とする請求項１２の光通信装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10747293A | 1993-07-30 | 1993-07-30 | |
| US107472 | 2002-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212400A JPH07212400A (ja) | 1995-08-11 |
| JP3034764B2 true JP3034764B2 (ja) | 2000-04-17 |
Family
ID=22316789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19123994A Expired - Lifetime JP3034764B2 (ja) | 1993-07-30 | 1994-07-22 | 光通信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5442474A (ja) |
| EP (1) | EP0637182A3 (ja) |
| JP (1) | JP3034764B2 (ja) |
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| US7161937B1 (en) * | 1996-12-13 | 2007-01-09 | Intel Corporation | Method and apparatus for routing encoded signals through a network |
| EP1044529A1 (en) * | 1997-12-10 | 2000-10-18 | Corning Incorporated | Optical add-drop multiplexer |
| US5999292A (en) * | 1998-02-20 | 1999-12-07 | The United States Of America As Represented By The Secretary Of The Navy | Sagnac interferometer amplitude modulator based demultiplexer |
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| US7274876B2 (en) * | 2002-06-06 | 2007-09-25 | At&T Corp. | Integrated electrical/optical hybrid communication system with revertive hitless switch |
| US7644227B1 (en) | 2007-05-31 | 2010-01-05 | Alan Huang | Circulating first-in-first-out buffer |
Family Cites Families (19)
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| KR910006355B1 (ko) * | 1988-08-18 | 1991-08-21 | 한국 전기 통신공사 | 채널 선택 제어신호를 이용한 멀티플렉서 출력의 인에이블/디스에이블 제어장치 |
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-
1994
- 1994-07-20 EP EP94305366A patent/EP0637182A3/en not_active Withdrawn
- 1994-07-22 JP JP19123994A patent/JP3034764B2/ja not_active Expired - Lifetime
- 1994-08-29 US US08/297,435 patent/US5442474A/en not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| Ａｐｐｌｉｅｄ Ｏｐｔｉｃｓ Ｖｏｌ．３３ Ｎｏ．２６ ｐ６２５４−６２６７ |
| 信学技報 ＯＣＳ９３−２５ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0637182A2 (en) | 1995-02-01 |
| EP0637182A3 (en) | 1995-11-29 |
| JPH07212400A (ja) | 1995-08-11 |
| US5442474A (en) | 1995-08-15 |
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