JPH07283826A

JPH07283826A - 光ａｔｍノードにおけるａｔｍセル位相再配列装置

Info

Publication number: JPH07283826A
Application number: JP7097602A
Authority: JP
Inventors: Bruno Bostica; ブルーノ・ボスチカ; Paola Cinato; パオラ・チナト; Libero Zucchelli; ツツケリ・リベロ
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1994-03-31
Filing date: 1995-03-31
Publication date: 1995-10-27
Anticipated expiration: 2013-05-13
Also published as: CA2145817A1; DE675664T1; ITTO940241A1; EP0675664A3; EP0675664A2; ITTO940241A0; CA2145817C; US5526156A; JP2750669B2; IT1273098B

Abstract

(57)【要約】【目的】異なるフローからのセルが同時にノードに存
在できる、ＡＴＭセルの位相再配列装置を提供するこ
と。【構成】光ＡＴＭスイッチングノードでのＡＴＭセル
の位相再配列のための装置がノードの各入力ライン（Ｆ
ｅ）に接続され、セルの始まりを識別するための手段
（ＲＩＣ）、セルと基準時間との間の時間シフトを算出
するため、及びその時間差の大きさに依存するエラー信
号（ＥＲ）を発生するための手段（ＶＥ）、及びエラー
信号（ＥＲ）により駆動され、時間差を補償するための
手段（ＬＲ）を含んでいる。時間差補償手段（ＬＲ）
は、対数関数的な光遅延ラインを含み、この遅延ライン
は、セルの始まりを識別するため、及び前記時間差の大
きさを算出するための手段（ＲＩＣ，ＶＥ）の上流に接
続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光学的高速セルスイッチ
ングネットワーク、即ちＡＴＭ(Asynchronous Transfer
Mode)ネットワークのスイッチングノードに関し、特に
そのようなノードの一つに入来するセルの位相再配列装
置に関係する。

【０００２】

【従来の技術】ＡＴＭ技術は、広帯域集積化サービスデ
ジタルネットワークに存在するような、超高速デジタル
フローの伝送及びスイッチングに対する重要性を増しつ
つある。この技術においては、様々なサービスにつなが
っている情報が、「セル」といわれる、一定の長さ（約
４００ビット）の連続したパケット内に構築され、該セ
ルは、情報フィールド、及びネットワークを介したルー
チングに必要な情報を含んだサービス情報を運ぶヘッダ
フィールド（タグ）により形成されている。ＡＴＭネッ
トワークでは、スイッチングノードは２つの基本的なタ
スクを行う必要がある。それは、セルのルーチング（即
ち、空間スイッチング機能の実行）、及び異なる入力か
ら同時にノードに入って来る幾つかのセルが同じ出力に
向かってルート付けされるときに起こりうる衝突の場面
を回避すること（即ち、ノードによるメモリ機能の実
行）である。現在の集積化サービスネットワークのビッ
トレート及びバンド幅に対する要求を満たすために、光
技術に基ずくＡＴＭスイッチングノードが提案されてい
る。そこでは、ルーチングとメモリ機能が光装置により
実行され、数Ｇｂｉｔ／ｓのオーダーの超高速ビットレ
ートで動作できる。このタイプのノードの例は、例え
ば、本発明と同じ出願人による欧州特許出願第ＥＰ−Ａ
−０４１１５６２号に記載されている。ＡＴＭ技術に基
ずく通信システムにおいて、種々の伝送ステーションに
より送られた情報を含んだセルのフローが、ランダムな
位相でスイッチングノードに到達し得る。これまで提案
されている光システムは、正確に動作するために、セル
が種々のノード入力に所定の時間に到達すること、つま
り、セルの位相再配列又は同期化が必要となる。マルチ
ステージネットワークを含んだ、大きな光スイッチング
ノードでは、セルがそのノードを通り進む光経路の長さ
が不確かであるゆえに、同期化が更に必要となる。ま
ず、セル同期システムは伝送の始まりで全ての相対的に
大きな位相シフトを修復できなければならないが（例え
ば、セル幅又はそれ以上の位相シフト）、その次には、
修復されるべき位相シフトは数ナノ秒のオーダーの十分
小さいものである。

【０００３】シングルステージ光スイッチングノードの
異なる入力に到達するＡＴＭセルの同期化は、上記欧州
特許出願第ＥＰ−Ａ−０４１１５６２号に記載されてい
る。電気的ルーチングに必要なタグ処理を行っている装
置内で、電気的に変換された信号を一時的に保存するこ
とにより、位相再配列が行われる。光信号を直接操作す
る可能性も示唆されている。しかしながら、効率的なデ
ジタル光メモリはまだ利用可能でなく、いずれにして
も、それらを使用するとシステムの実現性と管理の複雑
さを増すことになる。本発明と同一の出願人による１９
９３年１２月１６日提出のイタリア特許出願第ＴＯ９３
Ａ０００９５０号においては、ＡＴＭセルの精密同期の
方法及び装置が記載されており、この精密同期は、ノー
ド入力での定常状態の条件下で起こり得る制限された位
相シフト、又はノード内での僅かな経路差による位相シ
フトを修復するのに適している。再整列されるべきセル
は、光再位相化キャリアーと一緒になった後に、高色分
散を有し所定の長さの光ファイバーのスパン内に送られ
る。この再位相化キャリアーの波長は、ファイバーに沿
って通過する故に、セルが所定の時間にノードスイッチ
ング素子の入力に到達するように選ばれる。そこでは、
再整列されるべきセルの光信号の一部を抽出するための
手段、前記光信号の一部を用いることによりセルの始ま
りを識別するため、及び為された識別を表す信号を発生
するための手段、セルの始まりの識別を表す信号を受け
取り、それと基準時間を表す信号と比較し、その二つの
信号間の実質的な位相シフトを示すエラー信号を発生す
るための手段、及び前記エラー信号により駆動され、再
配列されるべきセルを元のキャリアーから再位相化キャ
リアーに変換するチューナブル波長変換器であって、こ
の装置が受け取ったセルは元のキャリアーと関連してい
る、該チューナブル波長変換器が提供されている。

【０００４】

【発明が解決しようとする課題】そのような方法や装置
によっては、初期のセル位相シフトを修復することはで
きず、それはむしろ大きくなり得る。更に、定常状態の
条件下では本来、温度ドリフトにより起こる位相シフト
が、時間が経過するにつれて蓄積し、それ故に、一定の
時間が過ぎるとこの周知の方法及び装置はもはや効果を
発揮しなくなる。本発明の目的は、異なるフローからの
セルが同時にノードに存在できる、ＡＴＭセルの位相再
配列装置を提供することである。これによって、初期の
位相シフトが補償でき、定常状態での位相シフトの起こ
りうる変化を防ぐことができる。

【０００５】

【課題を解決するための手段】本装置は、各入力ライン
に対して、ノードに入ってくるセルが有する光パワーの
一部を抽出するための手段、前記光パワーの一部を用い
てセルの始まりを識別するため、及び為された識別を表
す信号を発生するための手段、基準時間に対するセルの
位相シフトを算出するための手段であって、該手段はセ
ルの始まりの識別が為された信号を受け取り、その信号
と同期信号を比較し、位相シフトそのものに結びついた
エラー信号を発生するもの、エラー信号により駆動され
る、位相シフトを補償するための手段を含む。

【０００６】本装置は、位相シフトを補償するための手
段が、対数関数的な光遅延ラインを含み、該光遅延ライ
ンは前記抽出手段の上流に接続され、直接的な経路及び
遅延素子の両方を介して相互に接続された鎖状の光スイ
ッチから構成され、この直接的な経路はそれを通って進
むセルに実質的に遅延をもたらさず、前記遅延素子は遅
延ラインに沿った信号の伝播方向において、一つの素子
から次の素子へと一定の比率で減少する一定の遅延をセ
ルにもたらし、最後の素子は最小の遅延変化ステップに
対応する遅延をもたらすことになり、光スイッチは遅い
スイッチであり、そのスイッチング時間はセル幅より十
分大きく、エラー信号から得られた制御信号によって個
別且つ互いに独立に駆動され、検出された位相シフトを
補償するのに適した遅延素子をセル通路に挿入し、最後
の遅延素子とそれに対応する最後の無遅延経路が、セル
のビット周期又はそれ以下のスイッチング時間で動作す
る高速光スイッチに入力され、そして位相シフトそのも
のを算出するための手段が、デジタルエラー信号を発生
し、そのいずれのビットも遅延ライン中のスイッチに関
連があり、その論理値に従ってスイッチを直進又は交差
位置に設定し、そのようなデジタル信号が定常状態の条
件下において一度に一つの単一スイッチを動作すること
により遅延ラインで位相シフトが補償されることを特徴
とする。

【０００７】二つの光パケットフローの同期を取るため
に対数関数的遅延ラインを用いることは、論文「パケッ
トシンクロナイザーの飛行時間(Time of Flight Packet
Synchronizers)」、シーイーラブ(C.E.Love)とエイチ
エフジョーダン(H.F.Jordan)、オプティカルコンピュー
ティングコンファレンス、１９９３年３月１６日〜１９
日、パームスプリングス(CA.,USA)に記載されており、
１９９３テクニカルダイジェストシリーズ、第７巻、３
２６頁以下に発表されている。この論文に記載されてい
るシステムでは、遅延ライン内の全てのスイッチが、最
も長い経路（遅延経路）上にその入力に到達した第１の
信号を送り、非遅延経路上に第２の信号を送る。二つの
フロー間の位相シフトは遅延ラインに沿ったそれぞれの
ステップで半分にされる。このタイプのシステムは、複
数のＡＴＭフローのセルを共通の同期信号に関して同期
を取るのに用いることはできない。実際、対数関数的遅
延ラインに入来するフローの一つに同期信号が同化する
と仮定しても、出力信号の位相はアプリオリには保証で
きない。更に、同期信号に従った位相は、対数関数的遅
延ラインの異なる出力に存在する信号に対しては保証さ
れ得ない。そのような信号は相互に再配列されなければ
ならなず、システムを非常に複雑にするものである。

【０００８】

【実施例】更に詳しく見るために、添付の図面を参照す
る。図中、太線は光信号の経路を、細線又は二重線は電
気信号の経路を示す。図１において、ＮＣは、それぞれ
が光ファイバーＦｅ１．．．Ｆｅｎ，Ｆｕ１．．．Ｆｕ
ｎに接続されたｎ入力、ｎ出力を有する光ＡＴＭスイッ
チングノードの接続ネットワークである。最も一般的な
場合として、そのノードは素子Ｅ１１．．．Ｅ１
ｈ．．．Ｅｍ１．．．Ｅｍｈから構成されるｍステージ
からなる。ここでの素子は単なる例として、２入力、２
出力を有する素子として表されている。ノード及びスイ
ッチング素子の構造には、本発明の目的からして興味は
ない。一般的に、いずれにしても、現在のＡＴＭ光ノー
ドは光接続ネットワークと電気的制御構造を含んでい
る。しかし、後者のものは本発明によっては影響されな
いので、図には示していない。入力ファイバーＦｅ
１．．．Ｆｅｎは、セルの位相再配列を個別のステップ
で行う装置ＳＹ１．．．ＳＹｎに接続されている。装置
ＳＹにより位相再配列されたセルは、ファイバーＦ’
１．．．Ｆ’ｎを通って、残存する位相シフトを連続的
に補償することを目的とする精密同期装置ＳＦ１．．．
ＳＦｎに送られる。更に、後に説明する装置ＳＹの応答
時間は相対的に長く、装置ＳＦはまた、これらのＳＹが
位相シフト検出に応答している期間に装置ＳＹに代わっ
て動作する。このような協力ができるように、装置ＳＹ
とＳＦは結線１−１．．．１−ｎを介して情報を交換す
る。精密同期装置ＳＦｍ１．．．ＳＦｍｈもまたノード
ＮＣの第１ステージに続いているステージの入力に接続
され、一つのステージとその次のステージの間でのセル
の起こりうる光経路差を補償する。装置ＳＦは上述した
イタリア特許出願に記載されているタイプのものが使え
る。

【０００９】図２は装置ＳＹの好ましい実施例を示して
いる。この実施例に対して、ノード素子の設定を可能に
する必要のある連続したセルと同期装置の動作の間の保
護時間は別として、ノードに入来するＡＴＭセルフロー
が実質的に連続的なフローであることを仮定すると、以
下の説明がより分かりやすくなる。必要なら、例とし
て、基準信号が６４バイトのセルを伴って６２２Ｍｂｉ
ｔ／ｓで伝送するのを考えると、全てのビットは１．６
ｎｓ続くことになる。保護時間が、例えば、６４バイト
中７バイト長（従って、約１００ｎｓ）とられる。

【００１０】図から分かるように、ファイバーＦｅは光
遅延ラインＬＲに接続され、この光遅延ラインは可変遅
延を有し、ローカル基準信号（以後、「同期信号」とい
う。）に対してセルを再配列するのに必要な時間だけ、
入来する信号を遅延できる。遅延ラインＬＲは、２入力
２出力を有する光スイッチを通して実現される、いわゆ
る対数関数的遅延ラインである。この光スイッチは、遅
延が無いと考えられる直接経路Ｚ１．．．Ｚｘ上か又
は、通過する信号を一定時間遅延する遅延素子Ｒ
１．．．Ｒｘ上に信号を送る。前記遅延する一定時間と
は、特に２に等しい一定の比率に従って次第に減少して
いく。経路Ｚ１．．．Ｚｘ及び素子Ｒ１．．．Ｒｘは適
当な長さの光ファイバーのスパンである。ラインの最後
の遅延素子Ｒｘにより引き起こされた遅延は、最小遅延
の一部である。その最小遅延の一部は装置ＳＦにより補
償でき、二つの装置の動作間におけるオーバーラップが
可能となる。例えば、装置ＳＦが１ビット周期（この例
では１．６ｎｓ）までの位相シフトを補償するならば、
Ｒｘによってもたらされた遅延はそのビット周期の１／
４（４００ｐｓ）がとれる。幾つかのスイッチＣＬ
１．．．ＣＬｘ、従って、遅延素子Ｒ１．．．Ｒｘは、
明らかにＬＲにより補償されうる最大の位相シフトを決
定する。実際には、１１の素子Ｒ１．．．Ｒｘを用い、
遅延範囲を１／２セル（２５６ビット、約４００ｎｓ）
から１／４ビットまでとすると、約０と８００ｎｓ（１
セル）間に含まれる遅延は４００ｐｓのステップにより
補償できる。

【００１１】個別に且つ互いに独立に制御できる光スイ
ッチＣＬ１．．．ＣＬｘには、特別な速度は要求され
ず、例えば熱−光学カップラーでよい。これらのスイッ
チは数ミリ秒のオーダーのスイッチング時間を有する。
スイッチＣＬ１．．．ＣＬｘのスイッチングは、配線３
−１．．．３−ｘを介してドライバーＤＲにより供給さ
れる信号によって制御される。このドライバーＤＲはス
イッチ制御に必要なレベルを送り、そのビットは実質的
な位相シフトを決める回路ＶＥにより結線２を介して供
給されるデジタルエラー信号ＥＲを構成している。特
に、以下においてより明瞭になるように、信号ＥＲのい
ずれのビットもスイッチＣＬの一つに接続され、その信
号により、例えばそのビットが論理値０なら直進位置
に、論理値１ならば交差位置にスイッチを設定する。最
後の遅延素子Ｒｘと最後の直接経路Ｚｘは、例えばＬｉ
ＮＢＯ３スイッチのような、更に相対的に高速な光スイ
ッチ（又はＹカップラー）の２つの入力に接続される。
そのようなスイッチのスイッチング時間は１ｎｓより小
さい。ＣＶのスイッチングは、配線４を介してドライバ
ーＤＲにより供給され、ＶＥにより放たれた信号ＳＷか
ら得られた信号により制御される。そのような信号の値
が０なら、例えば、ＣＶの入力を経路Ｚｘに切り換え、
値が１なら、ＣＶの入力を素子Ｒｘに切り換える。ＣＶ
の二つの位置もまた、直進及び交差位置と表記する。遅
延ライン内でＣＶのようなスイッチを使用するのは、都
合のよいことではない。というのは、それらは熱−光学
カップラーよりはるかに高価であり、さらに、光信号の
偏光に敏感であるからである。遅延ラインＬＲに沿って
その偏光を維持することは、従来のファイバーを用いて
いては保証できず、ずっと高価な偏光維持ファイバーを
使用することが求められる。

【００１２】ＣＶの出力は光増幅器ＡＭに接続される。
この増幅器は遅延ラインＬＲによりもたらされた減衰を
補償し、非対称パワー分割器ＲＰ１に接続される。この
パワー分割器はセルの光信号パワーの僅かな一部（例え
ば、１／１０）をセルの始まり検出器ＲＩＣにファイバ
ースパンｆ１を介して送る。残りのパワーは、装置ＳＹ
の出力Ｆ’に送られる。検出器ＲＩＣは上述したイタリ
ア特許出願において記載されているように実現され得
る。この検出器は、特に４ビットワードの、初期のセル
ワードの識別を基本的に行う。その構造は図３を参照し
て記載されるであろう。検出器ＲＩＣは為された識別を
表す信号ＩＣを発生する。その信号は回路ＶＥ、及び装
置ＳＦ内のＶＥと同じ機能を有する回路に、それぞれの
結線１（１−１．．．１−ｎ）の一つである配線１ａを
介して送られる。回路ＶＥはセルの始まり信号ＩＣとロ
ーカル基準、即ち、同期信号ＳＳ１の間の実質的な位相
シフトを決定する。この同期信号ＳＳ１は全ての装置Ｓ
Ｙで同一であり、ノードの時間ベースにより供給される
（図示は無し）。その動作については、ＶＥが結線１の
配線１ｂを介してＳＦ内の同様の装置により測定された
実質的な位相シフトについての情報を受け取る。後で分
かるように、定常状態の条件下でエラー信号が信号スイ
ッチＣＬの操作を通じ起こりうる位相シフトを補償する
ように、回路ＶＥが実現される。

【００１３】図３では、装置ＲＩＣがｆ１に存在するパ
ワーを４つの異なる出力に分割する第２のパワー分割器
ＲＰ２を含んでいる。これら４つの異なる出力はそれぞ
れ光ファイバースパンｆ２．．．ｆ５に接続されてい
る。４つのファイバースパンは、信号がそれぞれｆ２に
よる遅延の１、２、又は３ビット倍越えた遅延を有して
ｆ３，ｆ４，ｆ５から出ていくような長さを有してい
る。ファイバースパンｆ２．．．ｆ５はそれ故、光学的
シリアル−パラレル変換器ＳＰを形成する。初期ワード
の４ビットは、ブロックＲＩＶ内に示された同数の検出
器でパラレルに検出される。それらが閾値判定回路ＤＳ
により論理信号に変換された後に、比較器ＣＯＭに送ら
れる。この比較器は、ＲＩＶの出力に存在するパターン
と、メモリＭＥから読み込まれ、初期ワードに対して予
知されたパターンとを比較する。その比較の結果が正な
らば、比較器ＣＯＭは適当な論理レベル（例えば、レベ
ル１）を有する信号を送る。ＣＯＭの出力は制御回路Ｃ
Ｃに接続される。この制御回路では、比較器により識別
されたワードが本当に初期ワードであるか、セル内のデ
ータに存在するパターンが同一でないかを確かめなけれ
ばならない。例えば、ＣＯＭが１セル時間の間隔で所定
数（例えば、４）倍の信号１を発するときのみ、ＣＣは
出力配線１ａにセルの始まり信号ＩＣを送るようになっ
ている。この目的のために、ＣＣは同期信号ＳＳ１を受
け取らねばならないであろう。ＣＣのような装置は、こ
の分野では周知である。

【００１４】図４は装置ＶＥの好ましい実施例を示して
いる。この装置は（ｘ−２）ビットカウンタＣＮ１を含
んでいる。このカウンタは同期信号ＳＳ１により開始さ
れ、セルの始まり信号ＩＣにより停止され（又はその
逆）、クロック信号ＣＫのパルスをファイバーＦｅ上の
伝送レートでカウントする。カウンタＣＮ１はそれから
二つの信号間の位相シフトを１ビット周期の精度で算出
する。好ましくは、カウント停止時間に読み込まれたバ
イナリ値が同期信号と共に再配列するようにセルにもた
らされた遅延を表すように、ＣＮ１は実現される。停止
時間にＣＮ１が達したカウントは、第１ｘ位置レジスタ
ＲＧ１内にロードされる。このレジスタは２つの最下位
位置内にアナログ−デジタル変換器ＡＮにより与えられ
る１対のビットをロードする。このアナログ−デジタル
変換器は装置ＳＦにより測定された位相シフト値をデジ
タル信号に変換する。そのような構成では、ＲＧ１内の
ｘビットの一つは、各々、素子Ｒａ．．．Ｒｘの一つに
接続され、それが１のときは、その接続された素子が光
信号経路に沿って挿入されなければならないことを示し
ている。ＲＧ１の内容は加算器ＳＭに送られ、そこで第
２のレジスタＲＧ２内に含まれる値に加えられる。この
レジスタＲＧ２では、直前のセルまで補償された位相シ
フトが保存されている。加算の結果はＲＧ２内にロード
され、その内容は更新される。ＲＧ２の内容の隣接した
ビットは、組合せネットワークＥＸ内の排他的論理和に
おいて結合されエラー信号ＥＲを発生する。このエラー
信号は、結線２の配線群２ａ上に存在するｘビットから
構成される。レジスタＲＧ２に保存されている値の最下
位ビットは、更に、論理和ゲートＡ１，Ａ２、セットリ
セットフリップフロップＦＦ１（これは、論理値が１又
は０に依存して、そのセット又はリセット入力にそのビ
ットを受け取る）、及びＤフリップフロップＦＦ２を介
して、ＣＶに対する命令ＳＷに変形される。

【００１５】ＲＧ１に保存されるビットはまた、位相シ
フト判別装置ＲＳにも送られる。この判別装置は実際に
は、論理ＮＯＲゲートであり、ＲＧ１内の少なくとも１
ビットが０と異なることを判別する。位相シフトがある
ならば、ＲＳはカウンタＣＮ２による時間Ｔ１のカウン
トを開始する信号を発生する。この時間Ｔ１は、５０％
より大きい光パワーがスイッチＣＬ１．．．ＣＬｘの所
望の出力に存在するのに十分は時間（例えば、３ｍｓ周
期）である。ＲＳにより発生された信号は、ＳＭにおけ
る加算の実行及びＲＧ２の更新に必要な時間だけ遅延素
子ＲＴで遅延された後に、ＣＮ２に送られる。ＲＴから
出る信号もまたカウンタＣＮ１を使用不可にする。この
ことは、装置ＳＹがスイッチＣＬのスイッチングの後だ
け新しいセルを処理できることから、必要となる（図２
参照）。ＣＮ２の終端カウント信号により、ＲＧ２の最
下位ビットをＦＦ１にゲートＡ１、Ａ２を介して伝送で
きるようになる。実際の信号ＳＷはそれからＦＦ２を介
して発生され、二つの連続したセル間の保護時間の間、
ＣＶのスイッチングを可能にする。この信号はシステム
時間ベースによりまた発生された第２の同期信号ＳＳ２
によって信号化される。ＣＮ２の終端カウント信号はま
た、カウンタＣＮ１を再び使用可能にする。

【００１６】本発明の動作について以下に記載する。簡
単のため、５つの遅延素子Ｒ１．．．Ｒ５を含んだＬＲ
の例を考える。これらの遅延素子は４００ｐｓから６．
４ｎｓまで（１／４ビット周期から４ビット周期まで）
の遅延をもたらし、その結果、ＬＲにより１２．８ｎｓ
までの位相シフトが補償できるようになる。この動作に
対し、過渡的な期間と定常状態の条件下とでは、区別さ
れなければならない。ここで、過渡的な期間は、関係す
るライン上の伝送の始まりに対応し、その間は、重大な
影響を及ぼす位相シフトが補償されなければならない。
定常状態の条件下では、位相シフトは制限されていると
仮定でき、緩やかに変わり得る。これは、例えば、熱的
なドリフトによる位相シフトに典型される。初期位相シ
フトが補償されないかぎり、全てのセルが失われるであ
ろう。

【００１７】初期にはスイッチＣＬ１．．．ＣＬ５が直
進状の構成で配列されていると仮定すると、ファイバー
Ｆｅ上を入来する信号は無遅延経路Ｚ１．．．Ｚｘに沿
って進み、それ故、それらは直ぐに、位相シフトを決定
する装置に到達する。明らかに、ＣＶもまた直進位置に
ある。実行される最初の操作は、装置ＳＹにセル同期Ｓ
Ｓ１をロックすることである。装置ＲＩＣ内の制御回路
ＣＣ（図３）が初期のビットパターンを判別すると、所
定の周期の間、セル幅に対応する間隔で、ロッキングが
得られる。そのようなロッキングが達成した後に、ＳＹ
が実際に動作可能となる。第１の信号ＩＣにより、ＳＳ
１により示される時間までＣＫのパルスをカウントする
ＣＮ１がスタートする。位相シフトは４．５ｎｓ（即
ち、２と３ビット間の、より正確には２３／４ビットと
３ビットの間の位相シフト）を仮定する。その時にＣＮ
１内に読み込まれた値が、０１０となり、ＳＦにより与
えられる対をなしたビットは１１となるであろう。これ
らの５ビットはＲＧ１内にロードされ、ＲＧ２内で修正
されずに保存され、ＥＸによりエラー信号０１１１０に
変形される。これらは、ＣＬ２，ＣＬ３，ＣＬ４を交差
位置に設定し、ＣＬ１とＣＬ２を直進位置のままとす
る。従って、セルは経路Ｚ１，Ｒ２，Ｚ３，Ｒ４，Ｒ５
を通り、遅延全体として４．４ｎｓ（３．２ｎｓ、即
ち、Ｒ２で２ビット、Ｒ４で１／２ビット＝０．８ｎ
ｓ、及びＲ５で１／４ビット＝０．４ｎｓ）が挿入され
る。位相シフトが判別されると、時間Ｔ１のカウントが
開始される。Ｔ１のカウントの終わりに、ＲＧ２の最下
位ビットがＦＦ１の出力にゲートＡ１を介して伝送さ
れ、ＳＷを発生する。このビットは１なので、ＣＶは交
差位置に設定され、従って、それは実際にその出力に最
後の遅延素子から来る信号を伝送する。その時間から、
ＬＲから出ていくセルはＳＳ１と位相がそろっている。
但し、０．１ｎｓの残留位相シフトは別で、ＳＦにより
補償され、定常状態の条件が達せられる。

【００１８】定常状態の条件に達した後に最初にセルが
ＲＩＣに送られるときは、レジスタＲＧ１は全て０であ
ろう。ＲＧ２の内容とスイッチＣＬ、ＣＶの位置は変わ
らない。信号ＩＣとＳＳ１間の位相シフトがあるとして
もビット周期の１／４より小さい限り、状態は変わらず
にそのままである。ＳＹは介在せず、セルの到達時間の
起こりうる変化がＳＦにより補償される。ある時間に位
相シフトがビット周期の１／４に達する（全体の位相シ
フトは４．９ｎｓをとる）ならば、ＡＤから与えられる
最下位ビットは１となる。今、パターン００００１がＲ
Ｇ１に存在し、ＲＧ２に存在するパターン（０１０１
１）と加算すると、新しいパターンは０１１００とな
り、これはＥＸにより新しいエラー信号０１０１０に変
形される。従って、スイッチＣＬ３は直進位置に設定さ
れ、セルは今度は経路Ｚ１，Ｒ２，Ｒ３，Ｚ４，Ｚ５を
通り、４．８ｎｓの位相シフトを補償する。残留した
０．１ｎｓの位相シフトは上記ＳＦにより補償される。

【００１９】留意すべきは、エラー信号ＥＲ内で前のパ
ターンに対して、特に第３のスイッチＣＬ３に関するビ
ットについて、ただ１つのビットのみが変わることであ
る。ここで、この第３のスイッチＣＬ３は遅延素子Ｒ３
を挿入するために直進位置に設定される。予め挿入され
ている、ＣＬ３，Ｒ４，及びＲ５の位置の変化の結果と
して、残りのものは遮断されるであろう。更に、ＲＧ２
の最下位ビットは０となり、このことはＺ５から信号を
抽出することに対応する。過渡的時間の間では、加算器
ＳＭはスイッチＣＬのスイッチング時間Ｔ１の間、使用
禁止され、それゆえ、ＳＹはＣＶがスイッチング可能と
なった後まで、処理中のセルに続くセルに対しては、い
かなる動作も行わない。しかしながら、その時間の間で
さえ、そのパワーの一部が前記経路に沿って分割器ＲＰ
１に到達し続け、ＳＦに送られ、そこで検出された位相
シフトが補償される。光信号の経路変化はスイッチＣＬ
のスイッチング時間より十分遅いと考えられているの
で、位相シフトは確かにＳＦの動作範囲内に入るであろ
う。

【００２０】記載された構成では、遅い位相シフトの変
化を仮定すると、定常状態の条件下では初期位相シフト
を補償するためのスイッチＣＬによるどんな構成であっ
ても、単一熱−光学スイッチの変化は常にＲＧ１の最下
位ビットを１にすることは、直ぐに分かる。スイッチＣ
Ｌが遅いのにも拘わらず、このことにより、情報を失う
こと無く位相の再配列ができる。駆動されるスイッチが
１つより多いならば、異なって遅延された同じセルの複
製が重なり合い、ノード内でセルを処理するのが不可能
となる。ここに記載されたことは、非制限的な例として
のみ与えられたものであり、変形や修正は、特に電気回
路の実現に関して、本発明の範囲を逸脱することなく可
能であることは、明らである。

【図面の簡単な説明】

【図１】本発明を用いたスイッチングノードのブロック
図である。

【図２】本発明に従った装置のブロック図である。

【図３】図２における幾つかのブロックの更に詳細な図
である。

【図４】図２における幾つかのブロックの更に詳細な図
である。

【符号の説明】

ＮＣ光ＡＴＭスイッチングノードの接続ネットワー
クＦｅ入力ラインＦｕ出力ラインＳＹセル位相再配列装置ＳＦ精密同期装置Ｅスイッチング素子ＬＲ位相シフト補償装置（遅延ライン）ＣＬ光スイッチＲ遅延素子Ｚ直接的経路ＣＶ高速光スイッチＡＭ光増幅器ＲＰ１パワー分割器ＲＩＣセル始まり検出器ＶＥ位相シフト算出装置ＤＲドライバーＲＰ２パワー分割器ＳＰ光学的シリアル−パラレル変換器ＲＩＶ検出器ブロックＤＳ閾値判定回路ＭＥメモリＣＯＭ比較器ＣＣ制御回路ＣＮ１第１カウンタＲＧ１レジスタＳＭ加算器ＲＧ２レジスタＥＸ組合せ論理ネットワークＲＳ組合せ論理ネットワーク（位相シフト判別装
置）ＲＴ遅延装置ＣＮ２第２カウンタＡ１論理和ゲートＡ２論理和ゲートＦＦ１セットリセットフリップフロップＦＦ２Ｄフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブルーノ・ボスチカイタリー国ピノ（トリノ）、ヴイア・デイ・ピオツピ 12 (72)発明者パオラ・チナトイタリー国トリノ、ヴイア・ヴエグリア 10イント． 27 (72)発明者ツツケリ・リベロイタリー国アソラ（マントヴア）、ヴイア・パルマ25

Claims

【特許請求の範囲】

【請求項１】異なるライン（Ｆｅ１．．．Ｆｅｎ）に
存在するセルが同じ基準時間にノードの入力に現れるよ
うにする、光ＡＴＭスイッチングノードにおけるＡＴＭ
セルの位相再配列装置であって、該装置は、各入力ライ
ン（Ｆｅ１．．．Ｆｅｎ）に対して、（ア）ノードに入ってくるセルが有する光パワーの一
部を抽出するための手段（ＲＰ）（イ）前記光パワーの一部を用いてセルの始まりを識
別するため、及び為された識別を表す信号（ＩＣ）を発
生するための手段（ＲＩＣ）（ウ）基準時間に対するセルの位相シフトを算出する
ための手段（ＶＥ）であって、該手段はセルの始まりの
識別が為された信号（ＩＣ）を受け取り、その信号と同
期信号（ＳＳ１）を比較し、位相シフトそのものに結び
ついたエラー信号（ＥＲ）を発生するもの（エ）エラー信号（ＥＲ）により駆動される、位相シ
フトを補償するための手段（ＬＲ）を含み、（オ）位相シフトを補償するための手段が、対数関数
的な光遅延ライン（ＬＲ）を含み、該光遅延ラインは前
記抽出手段（ＲＰ１）の上流に接続され、直接的な経路
（Ｚ１．．．Ｚｘ）及び遅延素子（Ｒ１．．．Ｒｘ）の
両方を介して相互に接続された鎖状の光スイッチ（ＣＬ
１．．．ＣＬｘ）から構成され、この直接的な経路はそ
れを通って進むセルに実質的に遅延をもたらさず、前記
遅延素子は遅延ライン（ＬＲ）に沿った信号の伝播方向
において、一つの素子から次の素子へと一定の比率で減
少する一定の遅延をセルにもたらし、最後の素子（Ｒ
ｘ）は最小の遅延変化ステップに対応する遅延をもたら
すことになり（カ）光スイッチ（ＣＬ１．．．ＣＬｘ）は遅いスイ
ッチであり、そのスイッチング時間はセル幅より十分大
きく、エラー信号から得られた制御信号によって個別且
つ互いに独立に駆動され、検出された位相シフトを補償
するのに適した遅延素子（Ｒ１．．．Ｒｘ）をセル通路
に挿入し（キ）最後の遅延素子（Ｒｘ）とそれに対応する最後
の無遅延経路（Ｚｘ）が、セルのビット周期又はそれ以
下のスイッチング時間で動作する高速光スイッチ（ＣＶ
１）に入力され、そして（ク）位相シフトそのものを算出するための手段（Ｖ
Ｅ）が、デジタルエラー信号を発生し、そのいずれのビ
ットも遅延ライン（ＬＲ）中のスイッチ（ＣＬ１．．．
ＣＬｘ）に関連があり、その論理値に従ってスイッチを
直進又は交差位置に設定し、そのようなデジタル信号が
定常状態の条件下において一度に一つの単一スイッチ
（ＣＬ１．．．ＣＬｘ）を動作することにより遅延ライ
ン（ＬＲ）で位相シフトが補償されることを特徴とする
該ＡＴＭセルの位相再配列装置。
【請求項２】実質的にはセル幅のオーダーである位相
シフトをビット周期以下のステップで修復するような幾
つかの遅延素子（Ｒ１．．．Ｒｘ）を遅延ライン（Ｌ
Ｒ）が含むことを特徴とする請求項１に記載の装置。
【請求項３】実質的な最大位相シフトが前記遅延ライ
ン（ＬＲ）の幾つかの遅延変化ステップに等しいような
位相シフトを、連続的に実時間で補償するための精密同
期装置（ＳＦ）に送ることを特徴とする請求項１又は２
に記載の装置。
【請求項４】エラー信号を発生するための手段（Ｖ
Ｅ）が、（ア）セルの始まりを表す信号（ＩＣ）と同期信号
（ＳＳ１）間の位相シフトを表し、遅延ライン（ＬＲ）
内の遅延素子に一対一に対応する一群のビットを含んだ
第１のデジタル信号を発生し保存するための手段（ＣＮ
１，ＡＮ，ＲＧ１）であって、それらのビットはその論
理値に従って対応する遅延素子（Ｒ１．．．Ｒｘ）がセ
ル通路上に挿入されるべきか否かを示す、該手段（イ）遅延ライン（ＬＲ）内の遅延素子（Ｒ１．．．
Ｒｘ）に一対一にまた対応したビットを有する第２のデ
ジタル信号を保存する第１のメモリ装置（ＲＧ２）であ
って、この第２のデジタル信号は遅延ラインの構成を表
し、この構成で前記セルが到達するまで位相シフトの補
償が為された、該メモリ装置（ウ）メモリ装置（ＲＧ２）から読み込まれた第２の
デジタル信号の値と第１のデジタル信号を加えることに
より、第２のデジタル信号を更新するための手段（Ｓ
Ｍ）（エ）第２のデジタル信号の更新された値をエラー信
号（ＥＲ）に変換するための組合せ論理ネットワーク
（ＥＸ）（オ）第２のデジタル信号の最下位ビットを高速スイ
ッチ（ＣＶ）に制御信号として送るための手段（Ａ１，
Ａ２，ＦＦ１，ＦＦ２）を含むことを特徴とする請求項
１乃至３のいずれか一つに記載の装置。
【請求項５】第１のデジタル信号を発生し保存するた
めの手段（ＣＮ１，ＡＮ，ＲＧ１）が、（ア）ｘ−ｙビットからなるビットパターンを与える
第１のカウンタ（ＣＮ１）であって、ここで、ｘは遅延
ライン（ＬＲ）内の遅延素子の数であり、ｙは前記精密
同期装置（ＳＦ）内での位相シフトそのものを算出する
ための機器により測定された位相シフトをデジタルで表
わしたビット数であり、前記ｘ−ｙビットは第１のデジ
タル信号の最上位ビットを形成しているもの（イ）精密同期装置（ＳＦ）内で測定された位相シフ
トについての情報を受け取り、第１のデジタル信号の最
下位ビットとして前記ｙビットを与えるアナログ−デジ
タル変換器（ＡＮ）（ウ）第１のデジタル信号を保存し、第２のデジタル
信号を更新するための手段（ＳＭ）を使用できるように
保つ、ｘ個の場所を有する第２のメモリ装置（ＲＧ１）
を含むことを特徴とする前記請求項のいずれか一つに記
載の装置。
【請求項６】前記位相シフト算出装置（ＶＥ）が更
に、（ア）第１のデジタル信号を発生し保存する手段（Ｃ
Ｎ１，ＲＧ１）に接続された第２の組合せ論理ネットワ
ーク（ＲＳ）であって、この信号が位相シフトの存在を
示しているか否かを識別し、もし存在していれば、その
ような識別を表す信号を発生するもの（イ）位相シフトが識別されたことを示す信号を、第
２のデジタル信号を更新するのに必要な時間だけ遅延す
るための遅延装置（ＲＴ）（ウ）位相シフトの識別を示し、遅延装置（ＲＴ）内
で遅延した信号によって開始され、遅延ライン（ＬＲ）
内の低速光スイッチ（ＣＬ１．．．ＣＬｘ）のスイッチ
ング時間の半分より短くない時間をカウントし、その時
間の終わりに終端カウント信号を発生する第２のカウン
タ（ＣＮ２）であって、その終端カウント信号は高速ス
イッチ（ＣＶ）へ制御信号を送るための手段（Ａ１，Ａ
２，ＲＳ，ＦＦ）へのプリセット信号であるものを含む
ことを特徴とする請求項４又は５に記載の装置。
【請求項７】第２のデジタル信号の更新された値を計
算するための手段（ＳＭ）が、遅延装置（ＲＴ）内で遅
延した、位相シフトの識別を示す信号により使用不可に
され、第２カウンタ（ＣＮ２）の終端カウント信号によ
り再び使用可能にされることを特徴とする請求項５又は
６に記載の装置。
【請求項８】高速スイッチ（ＣＶ）へ制御信号を送る
ための手段（Ａ１，Ａ２，ＲＳ，ＦＦ）が、実際の放出
を可能にする信号として、連続したセル間の保護時間を
示す信号（ＳＳ２）を受け取ることを特徴とする請求項
５又は６に記載の装置。