JPH07170275A - 再シーケンスシステム - Google Patents

再シーケンスシステム

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JPH07170275A
JPH07170275A JP19330394A JP19330394A JPH07170275A JP H07170275 A JPH07170275 A JP H07170275A JP 19330394 A JP19330394 A JP 19330394A JP 19330394 A JP19330394 A JP 19330394A JP H07170275 A JPH07170275 A JP H07170275A
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cell
resequencing
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JP19330394A
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English (en)
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Leo Nederlof
ネーデルローフ・レオ
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Alcatel Lucent NV
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Alcatel NV
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Publication date
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Abstract

(57)【要約】 【目的】 本発明は、第１のスイッチング・ノード (Ｓ
Ｎ')とバッファレジスタ（ＯＢ）と第２のスイッチング
・ノード（ＳＮ）との縦続接続を通るセル流のセルの再
シーケンスにおける遅延ジッタを除去することを目的と
する。 【構成】 再シーケンスシステムはさらにバッファレジ
スタ（ＯＢ）に関連してこのバッファレジスタ（ＯＢ）
において各セルが受ける時間遅延を測定するように構成
された遅延測定回路（ＤＤＭ）を含み、セルが第２のス
イッチング・ノード（ＳＮ）によって切換えられた後
に、各セルの測定された遅延を再シーケンス手段（ＴＳ
Ｇ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に伝達する手段が
設けられ、このセルが受ける時間遅延が予め定められた
一定の時間遅延値と伝達された遅延の間の差に等しいこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、縦続接続された第１の
スイッチング・ノードとバッファ・レジスタと第２のス
イッチング・ノードを通して伝送されるセル流のセルを
再シーケンスし、前記第２のスイッチング・ノードに結
合されている再シーケンス手段を含む再シーケンスシス
テムに関する。
【０００２】
【従来の技術】このような再シーケンスシステムは従来
技術において既に知られており（例えば“Design and T
echnology Aspects of VLSI's for ATM Switches”by
T.R.Banniza e.a.,IEEE Journal on selected areas in
communications, Vol.9 No.8,october 1991, pp1255-1
264参照）、そこにおいて、再シーケンスシステムはバ
ッファレジスタと第２のスイッチング・ノードの間に入
力回路を具備し、この第２のスイッチング・ノードはタ
イムスタンプ発生器によって与えられたタイムスタンプ
値を入力回路の入力に供給された各セルへ割り当て、そ
の後これらのセルは第２のスイッチング・ノードによっ
て切換えられる。このスイッチ動作が行われた後に、こ
のセルは再シーケンスユニットによって付加的な可変遅
延を与えられ、この遅延はセルが入力回路の入力と再シ
ーケンスユニットの出力との間において受ける全遅延が
一定値に等しくなるように選択される。
【０００３】出力バッファは、第２のスイッチング・ノ
ードにセルを送信する前に第１のスイッチング・ノード
によって切換えられたセルを一時的に記憶する。第１の
スイッチング・ノードの異なった入力から来る異なった
セルが１セル時以内に第１のスイッチングノードの同じ
出力へ切換えられた時に起こり得る出力の競合を避ける
ためにそのような出力バッファが必要とされる。この出
力バッファのためにセルは遅延ジッタ等の付加的な不定
の遅延を受ける。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
の既知の型の再シーケンスシステムであるが、遅延ジッ
タが少なくとも部分的には排除されるシステムを提供す
ることである。
【０００５】
【課題を解決するための手段】本発明によれば、この目
的は、前記バッファレジスタに結合され、前記バッファ
レジスタにおいて前記各セルが受ける時間遅延を測定す
るように構成された遅延測定回路と、測定された各セル
の遅延を適応された前記再シーケンス手段に伝えるため
に設けられた手段とを再シーケンスシステムが具備して
いるという事実によって達成され、前記セルは前記第２
のスイッチング・ノードによって切換えられた後にこの
セルは予め定められた一定時間の遅延値と前記伝えられ
た遅延の間の差と等しい時間の遅延を与えられる。この
ようにして、バッファによって起こる遅延ジッタは再シ
ーケンス手段の出力から取り除かれる。
【０００６】本発明の他の特徴として前記バッファレジ
スタの出力とスイッチング・ノードの入力との間の遅延
は一定であることがあげられる。このように、セルが受
ける全遅延は、伝えられたバッファ遅延と、バッファレ
ジスタの出力とスイッチング・ノードの入力の間の一定
の遅延と、再シーケンス手段によってセルが受ける時間
の遅延の差との合計に等しく、すなわちバッファレジス
タの出力と、スイッチング・ノードの入力との間の一定
の遅延と、予め定められた一定の時間の遅延との合計に
等しい。従って、バッファレジスタの入力と再シーケン
ス手段の間の全遅延は一定であり、遅延ジッタは排除さ
れる。
【０００７】さらに、本発明は、バッファレジスタとス
イッチング・ノードの縦続接続をそれぞれ含む複数の相
互接続された再シーケンスセクションを含むスイッチン
グシステムにおいて使用されるということが特徴として
あげられる。すなわち、前記バッファレジスタと前記ス
イッチング・ノードの直列結合によってそれぞれ構成さ
れている複数の同じ再シーケンスセクションの相互接続
によってそれぞれ構成されているスイッチングシステム
がその入力の１つから出力の１つへの複数の通路を具備
し、後者のスイッチングシステムの入力へ供給された同
じセル流のセルが後者のスイッチングシステムの出力へ
の異なった通路を通って送信された時、再シーケンスが
なされ、予め定められた一定の値を与えられた各再シー
ケンスセクションに対して同じであるように行われる。
実際に、遅延ジッタが除去されるので、上述の各通路の
全遅延は同じ、すなわち、通路における再シーケンスセ
クションの数の積に等しく、それは各通路ともに同様
で、予め定められた一定値と同じである。注意すべきこ
とは、すべての通路中の再シーケンスセクションの数が
一様ではないとき、各通路のすべての再シーケンスセク
ションの合計がそれぞれ等しくなるように予め定められ
た一定値が選択されなければならないことである。添付
された図面と共に実施例を説明することによって、上述
またそれ以外の本発明の目的と特徴が明確になり、さら
に本発明そのものも明確に理解される。
【０００８】
【実施例】図１のシステムは後述の図４の１つの例とし
てのスイッチング・システムの部分を示している。それ
にはスイッチング・ノードＳＮ' と、タイムスタンプ発
生器ＴＳＧ' によって制御されている再シーケンスユニ
ットＲＳＵ' と、再シーケンス部分ＲＳＳと、遅延測定
回路ＤＤＭ' と出力バッファＯＢ' の直列接続とが含ま
れている。再シーケンス部分ＲＳＳは入口ＩＬＴと出口
ＯＬＴの間に、遅延測定回路ＤＤＭと、出力バッファＯ
Ｂと、入力回路ＩＣと、スイッチング・ノードＳＮと、
レジスタＲＥＧと、再シーケンスユニットＲＳＵの縦続
接続を具備している。入力回路ＩＣと再シーケンスユニ
ットＲＳＵ両方の制御入力はタイムスタンプ発生器ＴＳ
Ｇの出力に接続されている。スイッチング・ノードＳＮ
は複数の入力と出力を有しているが、図には入力ＩＰＴ
と出力ＯＰＴのみ示されている。レジスタＲＥＧはＲＥ
Ｇに蓄積されたセルのタイムスタンプフィールドとバッ
ファ遅延フィールドの内容物をそれぞれ蓄積するタイム
スタンプ位置ＴＳとバッファ遅延位置ＢＤとを有してい
る。ＴＳは減算回路ＳＵＢの正の入力に接続されてお
り、ＢＤはＳＵＢの負の入力に接続されている。ＳＵＢ
の出力は再シーケンスユニットＲＳＵのタイムスタンプ
入力に接続されている。
【０００９】出力バッファＯＢと結合した遅延測定回路
ＤＤＭの詳細は図２に示されている。遅延測定回路ＤＤ
Ｍは遅延割り当て回路ＩＤＣと、加算回路ＳＵＭと、バ
ッファＢＵＦと、リセット回路ＲＥＳと、クロック回路
ＣＬＫを含む。遅延割り当て回路ＩＤＣのセルの入力と
出力によって遅延測定回路ＤＤＭの入力と出力がそれぞ
れ構成されている。遅延割り当て回路ＩＤＣの遅延入力
は加算回路ＳＵＭの出力に接続され、また、バッファＢ
ＵＦを通ってＳＵＭの正の入力に接続されている。遅延
割り当て回路ＩＤＣの書込み出力Ｗは出力バッファＯＢ
の書込み入力ＷＰと加算回路ＳＵＭの第２の正の入力へ
接続されている。クロック回路ＣＬＫの出力は出力バッ
ファＯＢの読取り入力ＲＰと加算回路ＳＵＭの負の入力
に接続されている。最後に、出力バッファＯＢの読取り
入力ＲＰと書込み入力ＷＰは、その出力がクロック回路
ＣＬＫのリセット入力に接続されているリセット回路Ｒ
ＥＳのそれぞれの入力に接続されている。
【００１０】出力バッファＯＢと結合した遅延測定回路
ＤＤＭの第２の可能な構成の詳細は図３に示されてい
る。しかしながら、それにおいて遅延測定回路ＤＤＭは
出力バッファＯＢに先行するのではなく、その後に続く
ものであり、また、遅延割り当て回路ＩＤＣとプロセッ
サＰＲＯＣとクロック回路ＣＬＫを含む。ここでも遅延
割り当て回路ＩＤＣのセルの入力と出力によって遅延測
定回路ＤＤＭの入力と出力がそれぞれ構成されている。
遅延割り当て回路ＩＤＣの遅延入力はプロセッサＰＲＯ
Ｃの出力に接続されている。再シーケンスユニットセク
ションＲＳＳには属していないでＲＳＳに先行する再シ
ーケンスユニットＲＳＵ' のタイムスタンプ出力はプロ
セッサＰＲＯＣの第１の入力に接続されている。クロッ
ク回路ＣＬＫの出力は出力バッファＯＢの読取り入力Ｒ
ＰとプロセッサＰＲＯＣの第２の入力とに接続されてい
る。プロセッサＰＲＯＣのリセット出力はクロック回路
ＣＬＫのリセット入力ＲＥＳに接続されている。このク
ロック回路ＣＬＫは図１に示されているタイムスタンプ
発生器ＴＳＧ' と同期されている。
【００１１】図４に示されているスイッチングシステム
は複数の入力を有している第１のスイッチング・ノード
ＳＮ1 を含むが、図中にはスイッチング・システムの入
力を構成する入力ＩＮだけが示されており、同様に、複
数の出力のうち出力バッファＯＢ11, ＯＢ12, ＯＢ13に
それぞれ接続される出力Ｏ11、Ｏ12、Ｏ13だけが示され
ている。さらに、複数の入力を有する第２のスイッチン
グ・ノードＳＮ2 を含むが、入力Ｉ21, Ｉ22, Ｉ23だけ
が示されており、同様に、複数の出力のうち出力Ｏ2 だ
けが示されている。この出力Ｏ2 はスイッチング・シス
テムの出力ＯＵＴを構成する出力を有する出力バッファ
ＯＢ2 に接続されている。出力バッファＯＢ11, ＯＢ1
2, ＯＢ13の出力はそれぞれ第１、第２、第３の通路を
通って入力Ｉ21, Ｉ22, Ｉ23に結合され、第１の通路は
スイッチング・ノードと出力バッファの組ＳＮ3 ／ＯＢ
3 、ＳＮ4 ／ＯＢ4 、ＳＮ5 ／ＯＢ5 の縦続接続を具備
し、第２の通路はスイッチング・ノードと出力バッファ
の組ＳＮ6 ／ＯＢ6 、ＳＮ7／ＯＢ7 の縦続相互接続を
具備し、第３の通路は第３のスイッチング・ノードと出
力バッファの組はＳＮ8 ／ＯＢ8 を具備している。ここ
において、第１、第２、第３の通路は欧州特許出願ＥＰ
91201915.5に記載されている、いわゆるリンクグループ
を形成する。（Verhille 11 ） スイッチングシステムの動作は図１乃至図４を参照して
説明される。図４のスイッチングシステムの入力ＩＮに
入力されたセル流はスイッチングシステムの出力ＯＵＴ
へ送られる。このような目的で、セル流の中のセルは３
つの出力Ｏ11、Ｏ12、Ｏ13に分配されるようにＳＮ1 の
出力へ切換えられる。従って、セル流は３つの部分的な
流れに分けられ、上述の第１、第２、第３の各通路を通
ってＩ21, Ｉ22, Ｉ23にそれぞれ伝送される。ＳＮ2 に
おいて、それぞれの部分的な流れは、最初のセル流が再
び現れる出力Ｏ2 へ切換えられ、出力バッファＯＢ2 で
バッファされた後に出力ＯＵＴに現れる。
【００１２】以上を説明したスイッチングシステムが例
えば国際特許出願 PCT/EP89/00941(Henrion 17) に記載
されている方法で再シーケンスを行った場合、３つの部
分的なセル流のセルは出力Ｏ2 において再シーケンスさ
れた方法で現れるが、これはこの出力において結合され
たセル流のためではない。実際は、上記の第１、第２、
第３の通路は全体の遅延が異なるため、部分的なセル流
は正確な方法で結合されない。この問題は、第１のスイ
ッチング・ノードＳＮ1 の前にタイムスタンプ値をセル
流のセルへ割り当て、それと共に、第２のスイッチング
・ノードＳＮ2の後にセルを再シーケンスすることによ
って解決される。このように、入力ＩＮと出力Ｏ2 の間
のセル流の全てのセルの全遅延は、セルが第１、第２、
第３のどの通路を通って伝送されても一定値に等しく、
その結果、出力Ｏ2 における部分的な流れの結合によっ
て再シーケンスされ結合したセル流が得られる。しかし
ながら、このような解決法の欠点は、第１と第２のスイ
ッチング・ノードそれぞれに互いに同期されたタイムス
タンプ発生器を設けなければならないか、または、第１
と第２のスイッチング・ノード両方に同じタイムスタン
プ値の発生器によって発生されたタイムスタンプ値を送
信しなければならないことである。第１のスイッチング
・ノードＳＮ1 の前にセルに割り当てられたタイムスタ
ンプ値と、第２のスイッチング・ノードＳＮ2 の後に再
シーケンスユニットに提供されたタイムスタンプ値の位
相（図４には示されていない）は高い正確度（最大位相
差は約100 ナノ秒）で同期されなければならないという
事実のために、どちらの場合においても異なったスイッ
チング・ノードの間の距離が長いとき（数キロメート
ル）には問題が起きる。
【００１３】本発明の実施例を使用することによって、
セル流はスイッチング・ノードＳＮ1 において異なる部
分で分けられ、その後に、かなり離れているクロックを
同期したり、タイムスタンプ値を長距離で伝送する必要
なしに、スイッチング・ノードＳＮ２の出力において正
確に再び組立てられる。上記の第１、第２、第３の通路
は、図１に示されているＲＳＳ型の相互接続されている
複数の再シーケンスのセクションによって構成される。
第１の通路はＯＢ11からＳＮ3 へ、ＯＢ3 からＳＮ4
へ、ＯＢ4 からＳＮ5 へ、ＯＢ5 からＳＮ2 への再シー
ケンスのセクションを含み、第２の通路はＯＢ12からＳ
Ｎ6 へ、ＯＢ6 からＳＮ7 へ、ＯＢ7 からＳＮ2 への再
シーケンスのセクションを含み、第３の通路はＯＢ13か
らＳＮ8 へ、ＯＢ8 からＳＮ2 への再シーケンスのセク
ションを含む。従って、第１の通路を通ってＩＮとＯＵ
Ｔの間を伝送されるセルの全遅延は、ｄsn1 ＋ｄ11,3＋
ｄ3,4 ＋ｄ4,5 ＋ｄ5,2 ＋ｄob2 と等しく、ここで、ｄ
sn1 はセルがスイッチング・ノードＳＮ1 において受け
る全遅延である。ｄi,j は、出力バッファＯＢi （i＝1
1乃至13, 3 乃至8 ）とスイッチング・ノードＳＮj （j
＝2 乃至8 ）とによって構成される再シーケンスセク
ションにおいてセルが受ける全遅延であり、ｄob2 はセ
ルが出力バッファＯＢ2 において受ける全遅延である。
第２の通路を通ってＩＮとＯＵＴの間を伝送されるセル
の全遅延は、ｄsn1 ＋ｄ12,6＋ｄ6,7 ＋ｄ7,2 ＋ｄob2
に等しく、第３の通路を通って伝送されるセルの全遅延
はｄsn1＋ｄ13,8＋ｄ8,2 ＋ｄob2 に等しい。従って、
上記の３つの式が予め定められた一定の総合遅延に等し
くなるように異なった再シーケンスのセクションの遅延
ｄi,j を選ぶことによって、（上記の各遅延ｄsn1 とｄ
i,j は自由に選ぶことができる）入力ＩＮから出力ＯＵ
Ｔへ伝送されたセル流の各セルの全遅延はこの予め定め
られた一定の全遅延に等しい。結果としてセルは伝送さ
れた通路とは関係なく再シーケンスされて出力ＯＵＴに
おいて現れる。
【００１４】先に触れたように、図４に示されている各
再シーケンスセクションは図１のＲＳＳによって表わさ
れているタイプである。再シーケンスセクションＲＳＳ
に入るセルは出力バッファＯＢにおける可変バッファ遅
延と、スイッチング・ノードＳＮにおける可変スイッチ
ング・ノード遅延と、再シーケンスユニットＲＳＵにお
ける再シーケンス遅延を受ける。この再シーケンス遅延
はバッファ遅延とスイッチング・ノード遅延と再シーケ
ンス遅延の合計が一定であるように選択される。そのた
めに、バッファ遅延とスイッチング・ノード遅延の両者
の測定は再シーケンスセクションＲＳＳに供給された各
セルでなされる。
【００１５】遅延測定回路ＤＤＭにおいて、バッファ遅
延の値は図２を参照にして説明されるようにセルに割り
当てられる。スイッチングシステムの動作が始まる際
に、出力バッファＯＢは空であり、その読取りポインタ
と書込みポインタは共にゼロを示し、ＳＵＭの出力もゼ
ロを示す。新しい読取りポインタ値ＲＰまたは書込みポ
インタ値ＷＰがＯＢに提供される度にＳＵＭの出力は計
算され、新しい書込みポインタ値ＷＰもしくは読取りポ
インタ値ＲＰはそれぞれに増加されたり減少されたりし
てバッファＢＵＦによって貯えられた前の値に設定され
る。セルがＯＢ内で１つもバッファされない限り、リセ
ット回路ＲＥＳはクロック回路ＣＬＫの出力を一定値に
保ち、ＣＬＫによるクロックパルスも生じない。また、
その時、ＳＵＭの出力はゼロのため、セルが入口ＩＬＴ
に供給された時に遅延割り当て回路ＩＤＣはセルのバッ
ファ遅延フィールドにこのゼロ値を書き込み、そしてこ
のセルが書き込まれるＯＢの記憶位置のアドレスを示す
出力バッファＯＢへ新しい書込みポインタ値ＷＰが提供
される。この書込みポインタ値ＷＰはＯＢの第１の記憶
位置を示す。その後、ＳＵＭの出力は上で示されたよう
に計算され、前の値（ゼロ）＋１となる。このようにし
て、ＳＵＭの出力における値は入口ＩＬＴに到達するセ
ルのバッファ遅延フィールドに書き込まれ、それにおい
てこのセルは出力バッファＯＢに書き込まれ、ＳＵＭの
出力の新しい値が計算される。反対に、出力バッファＯ
Ｂが空でないときには、クロック回路の各刻み度に、出
力バッファＯＢに対する新しい読取りポインタ値ＲＰが
計算され（前の読取りポインタ値ＲＰ＋１）、ＯＢとＳ
ＵＭの負の入力に供給される。その時セルはＯＢから読
取られ、入力回路ＩＣへ送られ、ＳＵＭの出力は上に示
されたように再計算される（前の出力−１）。従って、
出力バッファＯＢがクロック回路ＣＬＫの割合で周期的
に読み取られる時と（バッファが空であるためにバッフ
ァ遅延がゼロで読取りポインタ値と書込みポインタ値が
等しい時は除く）、セルが到着した際にＯＢにおいてバ
ッファされたセルの数が各セルのバッファ遅延フィール
ドに書き込まれた時、このセルの数は、出力バッファＯ
Ｂにおいてセルが受けるバッファ遅延の目安となり、こ
のバッファ遅延はＣＬＫのクロックの１周期内の正確度
で定められる。注意すべきことは、出力バッファＯＢが
一杯の時にはセルはそこに書き込まれることは不可能で
あり、廃棄されることである。
【００１６】図３に示されている回路によってバッファ
遅延をより正確に測定することができ、すでに触れたよ
うに、図３の回路において出力バッファＯＢは遅延測定
回路ＤＤＭに先行する。上記の国際出願明細書に説明さ
れているように、再シーケンスユニットＲＳＵ' からの
出力であるセルは、タイムスタンプ発生器ＴＳＧ' によ
って提供された予め計算されたタイムスタンプ値が出現
する際の出力である。従ってこの予め計算されたタイム
スタンプ値は、いつセルが再シーケンスユニットＲＳ
Ｕ' から出力され、出力バッファＯＢに入るかを示す。
スイッチングシステムの動作が始まった時、出力バッフ
ァは空でプロセッサＰＲＯＣの出力はゼロに初期設定さ
れる。出力バッファＯＢが空である限り、プロセッサＰ
ＲＯＣのリセット出力はクロック回路ＣＬＫの出力を一
定値に保ち、その時ＣＬＫによるクロックパルスは生じ
ない。セルが再シーケンスユニットＲＳＵ' から出力さ
れる時には、それに対応する予め計算されたタイムスタ
ンプ値はＰＲＯＣに供給され、その中に具備されている
小型メモリー（図には示されていない）に記憶され、セ
ルは出力バッファＯＢに書き込まれる。再シーケンスユ
ニットＲＳＵ' から出力されたセル流の各次のセルのた
めに、対応する予め計算されたタイムスタンプ値はＰＲ
ＯＣに供給され、その中に具備されている小型メモリー
に記憶される。出力バッファＯＢが空でない限り、クロ
ック回路ＣＬＫの各刻み毎に新しい読取りポインタ値Ｒ
Ｐが計算され（前の読取りポインタ値ＲＰプラス１）、
出力バッファＯＢとプロセッサＰＲＯＣに提供される。
その時セルはＯＢから読取られ、遅延割り当て回路ＩＤ
Ｃに送られる。クロック回路ＣＬＫはタイムスタンプ発
生器ＴＳＧ' とともに同期されるので、クロック回路Ｃ
ＬＫによって与えられた値（読取りポインタ値ＲＰ）も
また、セルが出力バッファＯＢから読み取られる時点の
目安になる。送信されたセルに対応する予め計算された
タイムスタンプ値をＣＬＫによって与えられた読取りポ
インタ値から減算することによって、セルが出力バッフ
ァＯＢにおいて受けるバッファ遅延が得られる。そして
後者の値は遅延割り当て回路ＩＤＣに供給され、セルが
入力回路ＩＣへ送られる前にこのセルのバッファ遅延フ
ィールドに書き込まれる。注意すべきことは、このよう
に出力バッファＯＢは再シーケンスユニットＲＳＵ' に
具備されている再シーケンスバッファと結合されるとい
うことである。また、ＴＳＧ' によって提供されるタイ
ムスタンプ値とＣＬＫによって提供されるポインタ値の
両者は、ＴＳＧ' とＣＬＫの同期が必要ない場合に同じ
クロックから導出されることができることも注意すべき
である。
【００１７】すでに前記国際特許出願明細書で説明され
ているように、セルが入力回路ＩＣに到達したとき、タ
イムスタンプ発生器ＴＳＧによって提供されたタイムス
タンプ値はセルのタイムスタンプフィールドに書き込ま
れる。セルはスイッチング・ノードＳＮの入力ＩＰＴに
送られ、そこにおいて出力ＯＰＴへ切換えられ、そこで
再シーケンスユニットＲＳＵに先行するレジスタＲＥＧ
内に記憶される。このセルのタイムスタンプフィールド
とバッファ遅延フィールドの内容ははじめにレジスタＲ
ＥＧのタイムスタンプ位置ＴＳとバッファ遅延位置ＢＤ
からそれぞれ読み取られ、バッファ遅延は減算器ＳＵＢ
中でタイムスタンプ値から減算され、その差は再シーケ
ンスユニットＲＳＵへ供給される。この再シーケンスユ
ニットＲＳＵにおいて、タイムスタンプ発生器ＴＳＧが
予め定められた一定値と最後に触れた差の合計に等しい
タイムスタンプ値を提供するまでセルはバッファされ
る。別の実施例において、バッファ遅延は入力回路ＩＣ
においてすでにタイムスタンプ値から減算されている。
このような場合には、この差はセルのタイムスタンプフ
ィールドに書き込まれ、バッファ遅延が遅延測定回路Ｄ
ＤＭからセルのタイムスタンプフィールド中の入力回路
ＩＣへ伝送されるのでバッファ遅延フィールドは必要と
されない。その場合には、出力ＯＰＴと再シーケンスユ
ニットＲＳＵとの間のレジスタＲＥＧと減算器ＳＵＢは
省略され、減算回路ＳＵＢの機能は入力回路ＩＣにおい
て行われる。その後、タイムスタンプ発生器ＴＳＧが予
め定められた一定値とセルのタイムスタンプフィールド
に書き込まれた値の合計に等しいタイムスタンプ値を提
供するまでセルは再シーケンスユニットＲＳＵ中でバッ
ファされる。
【００１８】ＴＳＧが（タイムスタンプ値）−（バッフ
ァ遅延値）＋（予め定められた一定値）と等しいタイム
スタンプ値を提供する時、再シーケンスユニットＲＳＵ
からの出力はこのセルだけなので、再シーケンスセクシ
ョンＲＳＳの入口ＩＬＴと出口ＯＬＴの間でセルが受け
る全遅延は、この予め定められた一定値＋出力バッファ
ＯＢの出力（もしくは図４の装置の場合、遅延測定回
路）と入力回路ＩＣの入力との間でセルが受ける伝送ラ
イン遅延に等しく、この後者の伝送ライン遅延は一定で
ある。従って、セルが再シーケンスセクションＲＳＳに
おいて受ける全遅延は一定であり、いわゆる遅延ジッ
タ、すなわち、セルによってわずかに異なる遅延は排除
される。伝送ライン遅延が知られたときに、再シーケン
スセクションＲＳＳの全遅延も知られ、それによって図
４に示されているスイッチングシステムの再シーケンス
セクションは異なる通路の遅延が等しくなるように設計
されることができる。
【００１９】本発明の原理は特定の装置に関連して上述
されているが、この説明は例としてあげられたものであ
り、本発明の技術的範囲を限定するものではないことが
理解されるべきである。
【図面の簡単な説明】
【図１】前後に再シーケンスセクションが接続されてい
る本発明による再シーケンスシステムの再シーケンスセ
クションのブロック図。
【図２】図１の出力バッファと結合した遅延測定回路の
詳細図。
【図３】図１の出力バッファと遅延測定回路の組合わせ
の別の実施例の詳細図。
【図４】図１に示されている型の複数の再シーケンスセ
クションを含むスイッチングシステム。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１のスイッチング・ノード (ＳＮ')と
    バッファレジスタ（ＯＢ）と第２のスイッチング・ノー
    ド（ＳＮ）との縦続接続を通って伝送されるセル流のセ
    ルを再シーケンスし、前記第２のスイッチング・ノード
    （ＳＮ）に関連された再シーケンス手段（ＴＳＧ、Ｉ
    Ｃ、ＲＥＧ、ＳＵＢ、ＲＳＵ）を含む再シーケンスシス
    テム（ＤＤＭ、ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳ
    Ｕ）において、 前記再シーケンスシステム（ＤＤＭ、ＴＳＧ、ＩＣ、Ｒ
    ＥＧ、ＳＵＢ、ＲＳＵ）はさらに前記バッファレジスタ
    （ＯＢ）に関連され、前記バッファレジスタ（ＯＢ）に
    おいて前記各セルが受ける時間遅延を測定するように構
    成された遅延測定回路（ＤＤＭ）を含み、前記セルが第
    ２のスイッチング・ノード（ＳＮ）によって切換えられ
    た後に、各セルの測定された遅延を前記再シーケンス手
    段（ＴＳＧ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に伝達す
    る手段が設けられ、このセルが受ける時間遅延が予め定
    められた一定の時間遅延値と前記伝達された遅延の間の
    差に等しいことを特徴とする再シーケンスシステム。
  2. 【請求項２】 前記セルが前記再シーケンス手段（ＴＳ
    Ｇ、ＩＣ、ＲＥＧ、ＳＵＢ、ＲＳＵ）に送られるのに先
    立ち、前記遅延測定回路（ＤＤＭ）は前記セルの測定さ
    れた遅延をそのバッファ遅延フィールドに書き込み、そ
    れによって前記測定された遅延が伝達されることを特徴
    とする請求項１記載の再シーケンスシステム。
  3. 【請求項３】 前記再シーケンス手段（ＴＳＧ、ＩＣ、
    ＲＥＧ、ＳＵＢ、ＲＳＵ）は、 連続的なタイムスタンプ値を発生するタイムスタンプ発
    生器（ＴＳＧ）と、 前記セル流の各セルに対して、スイッチング・ノード入
    力（ＩＰＴ）上で前記セルを受け取ると直に前記タイム
    スタンプ発生器（ＴＳＧ）によって提供されたタイムス
    タンプ値から前記伝達されたバッファ遅延を減算し、そ
    れによって適応されたタイムスタンプ値を生成する減算
    回路（ＳＵＢ／ＩＣ）と、 前記第２のスイッチング・ノード（ＳＮ）の出力（ＯＰ
    Ｔ）と再シーケンスシステムの出口（ＯＬＴ）の間に結
    合され、前記タイムスタンプ発生器（ＴＳＧ）が前記適
    応されたタイムスタンプ値と前記予め定められた一定の
    時間遅延値の合計に等しい第２のタイムスタンプ値を発
    生した時にのみ、前記セルを前記出口（ＯＰＴ）に供給
    する再シーケンスユニット（ＲＳＵ）とを具備している
    ことを特徴とする請求項１記載の再シーケンスシステ
    ム。
  4. 【請求項４】 前記再シーケンス手段（ＴＳＧ、ＩＣ、
    ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに、 前記バッファレジスタ（ＯＢ）と前記スイッチング・ノ
    ードの入力（ＩＰＴ）との間に結合され、前記タイムス
    タンプ発生器（ＴＳＧ）によって提供された前記タイム
    スタンプ値を入ってきたセルに割当てる入力回路（Ｉ
    Ｃ）を具備し、 前記減算回路（ＳＵＢ）は前記出力（ＯＰＴ）と前記再
    シーケンスユニット（ＲＳＵ）の間に結合されているこ
    とを特徴とした請求項３記載の再シーケンスシステム。
  5. 【請求項５】 前記再シーケンス手段（ＴＳＧ、ＩＣ、
    ＲＥＧ、ＳＵＢ、ＲＳＵ）はさらに、 前記バッファレジスタ（ＯＢ）と前記減算回路（ＳＵ
    Ｂ）が結合されているスイッチング・ノードの入力（Ｉ
    ＰＴ）との間に結合され、前記適応されたタイムスタン
    プ値を前記スイッチング・ノードの入力（ＩＰＴ）で受
    けたセルに割当てる入力回路（ＩＣ）を具備しているこ
    とを特徴とする請求項３記載の再シーケンスシステム。
  6. 【請求項６】 前記バッファレジスタ（ＯＢ）と前記ス
    イッチングノードの入力（ＩＰＴ）の間の遅延は一定で
    あることを特徴とする請求項１記載の再シーケンスシス
    テム。
  7. 【請求項７】 相互接続された複数の再シーケンスセク
    ション（ＯＢ11／ＳＮ3 ，ＯＢ3 ／ＳＮ4 ，ＯＢ4 ／Ｓ
    Ｎ5 ，ＯＢ5 ／ＳＮ2 ；ＯＢ12／ＳＮ6 ，ＯＢ6 ／ＳＮ
    7 ，ＯＢ7 ／ＳＮ2 ；ＯＢ13／ＳＮ8 ，ＯＢ8 ／ＳＮ2
    ）を含み、各セクションはバッファレジスタとスイッ
    チング・ノードの縦続接続を含むスイッチングシステム
    において使用されることを特徴とする請求項６記載の再
    シーケンスシステム。
  8. 【請求項８】 前記セルは一定の割合で前記出力バッフ
    ァ（ＯＢ）からスイッチングノードの入力（ＩＰＴ）へ
    送られ、前記セルに割り当てられた前記バッファ遅延
    は、前記セルが前記バッファレジスタの入力に供給され
    たときに前記バッファレジスタに存在するセルの数の関
    数であることを特徴とする請求項１記載の再シーケンス
    システム。
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