JP3939715B2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路 Download PDFInfo
- Publication number
- JP3939715B2 JP3939715B2 JP2004241028A JP2004241028A JP3939715B2 JP 3939715 B2 JP3939715 B2 JP 3939715B2 JP 2004241028 A JP2004241028 A JP 2004241028A JP 2004241028 A JP2004241028 A JP 2004241028A JP 3939715 B2 JP3939715 B2 JP 3939715B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- frequency
- circuit
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Description
14 チャージポンプ回路
16,22 抵抗
18 周波数誤差検出回路
20 チャージポンプ回路
30 ループフィルタ
32 オペアンプ(演算増幅器)
38 基準電圧発生回路
40 VCO(電圧制御発振器)
42 周波数比較回路
44 DAC制御回路
46 DAC(ディジタル−アナログ変換器)
48 抵抗(DAC出力抵抗)
Claims (15)
- 入力信号に同期したクロックを生成する位相同期ループ回路であって、
前記クロックを発振出力し、アナログの制御電圧に応じて前記クロックの周波数を変化させる電圧制御発振器と、
周波数および位相の少なくとも一方について前記入力信号と前記電圧制御発振器より帰還されるクロックとを比較して、その比較誤差に応じた第1のアナログ誤差信号を出力する第1の比較回路と、
演算増幅器を有し、前記第1の比較回路からの前記第1のアナログ誤差信号を入力し、前記第1のアナログ誤差信号を積分して前記電圧制御発振器に対する前記制御電圧を出力するループフィルタと、
周波数および位相の少なくとも一方について任意の基準クロックと前記電圧制御発振器より帰還されるクロックとを比較して、その比較結果を表す信号を出力する第2の比較回路と、
前記第1の比較回路の出力から前記ループフィルタの入力を遮断した状態の下で、前記第2の比較回路の出力信号に応じた第2のアナログ誤差信号を前記ループフィルタに供給して、前記帰還クロックが前記基準クロックに同期しているときの前記第2のアナログ誤差信号の値をオフセット補正値と同定し、前記第1の比較回路の出力に前記ループフィルタの入力が接続された状態の下で前記ループフィルタに前記オフセット補正値を有するアナログのオフセット補正信号を供給するオフセット補正回路と
を有する位相同期ループ回路。 - 前記オフセット補正回路が、
前記第2の比較回路の出力信号に応じてディジタルのコードを可変するコード可変部と、
前記コード可変部により選択されたコードの中で前記オフセット補正値に対応するコードをオフセット補正コードとして保持するコード保持部と、
前記コード可変部または前記コード保持部より与えられる前記コードをアナログ信号に変換して前記第2のアナログ誤差信号または前記オフセット補正信号とするディジタル−アナログ変換器と
を有する請求項1に記載の位相同期ループ回路。 - 前記第1の比較回路の出力端子と前記演算増幅器の反転入力端子との間に第1の抵抗が接続され、前記演算増幅器の反転入力端子と出力端子との間に少なくともコンデンサを含む帰還回路が接続され、前記演算増幅器の出力端子が前記電圧制御発振器の入力端子に接続される請求項2に記載の位相同期ループ回路。
- 前記第2の比較回路の出力端子が第2の抵抗を介して前記演算増幅器の反転入力端子に接続され、前記演算増幅器の非反転入力端子に所定の基準電圧が入力される請求項2に記載の位相同期ループ回路。
- 前記第2の比較回路の出力端子が第2の抵抗を介して前記演算増幅器の非反転入力端子に接続され、前記演算増幅器の反転入力端子に所定の基準電圧が入力される請求項2に記載の位相同期ループ回路。
- 前記基準電圧が、基準電圧発生回路より第3の抵抗を介して前記演算増幅器の反転入力端子に供給される請求項5に記載の位相同期ループ回路。
- 前記第1の比較回路が、
前記入力信号の周波数と前記クロックの周波数とを比較して、その比較誤差に応じた周波数誤差信号を出力する周波数比較回路と、
前記入力信号の位相と前記クロックの位相とを比較して、その比較誤差に応じた位相誤差信号を出力する位相比較回路と
を有し、前記周波数比較回路を働かせて前記クロックの周波数を前記入力信号の周波数に合わせ、前記位相比較回路を働かせて前記クロックの位相を前記入力信号の位相に合わせる請求項1〜6のいずれか一項に記載の位相同期ループ回路。 - 前記入力信号が、ビット周期の整数倍の可変パルス幅を有する二値のパルス列信号であり、
前記周波数比較回路が、前記パルス列信号のビット周期を規定するチャネル・クロックの周波数を検出して、検出したチャネル・クロックの周波数と前記クロックの周波数とを比較し、
前記位相比較回路が、時間軸上で前記パルス列信号のパルスエッジのタイミングと前記クロックのクロックエッジのタイミングとを比較する請求項7に記載の位相同期ループ回路。 - アナログ入力信号に同期したアナログ周波数信号を生成する位相同期ループ回路であって、
前記周波数信号を発振出力し、制御電圧に応じて前記周波数信号の周波数を変化させる電圧制御発振器と、
周波数および位相の少なくとも一方について前記入力信号と前記電圧制御発振器より帰還される周波数信号とを比較して、その比較誤差に応じた第1の誤差信号を出力する第1の比較回路と、
演算増幅器を有し、前記第1の比較回路からの前記第1の誤差信号を入力し、前記第1の誤差信号を積分して前記電圧制御発振器に対する前記制御電圧を出力するループフィルタと、
周波数および位相の少なくとも一方について任意の基準周波数信号と前記電圧制御発振器より帰還される周波数信号とを比較して、その比較結果を表す信号を出力する第2の比較回路と、
前記第1の比較回路の出力から前記ループフィルタの入力を遮断した状態の下で、前記第2の比較回路の出力信号に応じた第2の誤差信号を前記ループフィルタに供給して、前記帰還周波数信号が前記基準周波数信号に同期しているときの前記第2の誤差信号の値をオフセット補正値と同定し、前記第1の比較回路の出力に前記ループフィルタの入力が接続された状態の下で前記ループフィルタに前記オフセット補正値を有するオフセット補正信号を供給するオフセット補正回路と
を有する位相同期ループ回路。 - 制御電圧に応じた周波数の発振信号を出力する電圧制御発信器と、
入力信号と上記発振信号とを入力して両信号の位相差又は周波数差に応じた第1の誤差信号を生成する第1の比較回路と、
基準信号と上記発振信号とを入力して両信号の位相差又は周波数差に応じた第1の誤差信号を生成する第2の比較回路と、
上記第2の誤差信号を保持し、その保持した上記第2の誤差信号の値を補正信号として出力する補正回路と、
オペアンプを有し、上記第1の誤差信号と上記補正信号とを入力して上記制御電圧を生成する能動型のローパルフィルタと、
を有し、
上記第2の誤差信号のみを上記ローパスフィルタに供給して上記基準信号と上記発振信号とが一致する上記第2の誤差信号を上記補正信号として決定し、その決定された上記補正信号と上記第1の誤差信号とを上記ローパスフィルタに供給して上記発振信号を上記入力信号に一致させる位相同期ループ回路。 - 上記ローパスフィルタが、上記オペアンプの出力と第1の入力との間に接続されたRC帰還回路とを有する請求項10に記載の位相同期ループ回路。
- 上記第1の誤差信号が上記オペアンプの第1の端子に第1の抵抗素子を介して供給され、上記補正信号が上記オペアンプの第1の端子に第2の抵抗素子を介して供給され、上記オペアンプの第2の端子に基準電圧が供給される請求項11記載の位相同期ループ回路。
- 上記第1の誤差信号が上記オペアンプの第1の端子に第1の抵抗素子を介して供給され、上記補正信号が上記オペアンプの第2の端子に第2の抵抗素子を介して供給され、基準電圧が上記オペアンプの第1の端子に第3の抵抗素子を介して供給される請求項11に記載の位相同期ループ回路。
- 上記補正回路は、上記第2の誤差信号に応じたディジタルコードを出力するアナログ−ディジタル変換器と、上記ディジタルコードを入力して上記補正信号を出力するディジタル−アナログ変換器とを有する請求項10乃至12のいずれかに記載の位相同期ループ回路。
- 上記入力信号が記録媒体から読み出されたシリアル・データ・ストリームである請求項10乃至14のいずれかに記載の位相同期ループ回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004241028A JP3939715B2 (ja) | 2004-08-20 | 2004-08-20 | 位相同期ループ回路 |
US11/209,267 US7554412B2 (en) | 2004-08-20 | 2005-08-22 | Phase-locked loop circuit having correction for active filter offset |
PCT/US2005/029633 WO2006023777A1 (en) | 2004-08-20 | 2005-08-22 | Phase -locked loop circuit |
CN2005800355347A CN101044681B (zh) | 2004-08-20 | 2005-08-22 | 锁相环路电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004241028A JP3939715B2 (ja) | 2004-08-20 | 2004-08-20 | 位相同期ループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006060570A JP2006060570A (ja) | 2006-03-02 |
JP3939715B2 true JP3939715B2 (ja) | 2007-07-04 |
Family
ID=35967879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004241028A Expired - Fee Related JP3939715B2 (ja) | 2004-08-20 | 2004-08-20 | 位相同期ループ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7554412B2 (ja) |
JP (1) | JP3939715B2 (ja) |
CN (1) | CN101044681B (ja) |
WO (1) | WO2006023777A1 (ja) |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652393B1 (ko) * | 2005-01-05 | 2006-12-01 | 삼성전자주식회사 | 디지털 아날로그 컨버터 및 이를 이용한 광 시스템에서의자동 레이저 파워 제어 장치 |
TWI278676B (en) * | 2005-07-22 | 2007-04-11 | Delta Electronics Inc | Optical transceiver module and control method thereof |
US8487707B2 (en) | 2006-08-08 | 2013-07-16 | Mstar Semiconductor, Inc. | Frequency synthesizer |
US20080036544A1 (en) * | 2006-08-08 | 2008-02-14 | Fucheng Wang | Method for adjusting oscillator in phase-locked loop and related frequency synthesizer |
US7868669B2 (en) * | 2008-03-26 | 2011-01-11 | Infineon Technologies Ag | Self-regulated charge pump with loop filter |
US8451971B2 (en) * | 2008-05-30 | 2013-05-28 | Mediatek Inc. | Communication systems, clock generation circuits thereof, and method for generating clock signal |
US8674753B2 (en) * | 2008-06-03 | 2014-03-18 | Texas Instruments Incorporated | Systems and methods for cancelling phase-locked loop supply noise |
JP5422924B2 (ja) | 2008-06-05 | 2014-02-19 | 富士通株式会社 | 発振装置、受信装置および発振制御方法 |
US8510589B2 (en) * | 2008-08-29 | 2013-08-13 | Intel Mobile Communications GmbH | Apparatus and method using first and second clocks |
US8471960B2 (en) * | 2008-11-24 | 2013-06-25 | Mediatek Inc. | Method capable of avoiding data error from incorrect sampling points |
US8169265B2 (en) * | 2009-04-29 | 2012-05-01 | Mediatek Inc. | Phase lock loop circuits |
CN101854169B (zh) * | 2009-11-24 | 2011-11-09 | 中国科学院声学研究所 | 一种提高声表面波振荡器频率稳定度的方法 |
EP2561611B1 (en) * | 2010-04-19 | 2015-01-14 | RF Micro Devices, Inc. | Pseudo-envelope following power management system |
US8531909B2 (en) * | 2010-06-18 | 2013-09-10 | SK Hynix Inc. | Delay-locked loop having loop bandwidth dependency on operating frequency |
US9954436B2 (en) | 2010-09-29 | 2018-04-24 | Qorvo Us, Inc. | Single μC-buckboost converter with multiple regulated supply outputs |
TWI419472B (zh) * | 2010-11-16 | 2013-12-11 | Mstar Semiconductor Inc | 鎖相迴路 |
JP2013027014A (ja) * | 2011-07-26 | 2013-02-04 | Sony Corp | 固体撮像装置およびad変換出力ビット数制御方法 |
US9484797B2 (en) | 2011-10-26 | 2016-11-01 | Qorvo Us, Inc. | RF switching converter with ripple correction |
US9515621B2 (en) | 2011-11-30 | 2016-12-06 | Qorvo Us, Inc. | Multimode RF amplifier system |
US9494962B2 (en) | 2011-12-02 | 2016-11-15 | Rf Micro Devices, Inc. | Phase reconfigurable switching power supply |
US9813036B2 (en) | 2011-12-16 | 2017-11-07 | Qorvo Us, Inc. | Dynamic loadline power amplifier with baseband linearization |
US8525598B2 (en) | 2012-01-17 | 2013-09-03 | Freescale Semiconductor, Inc. | Digital to analog converter for phase locked loop |
KR101373188B1 (ko) * | 2012-09-26 | 2014-03-12 | 연세대학교 산학협력단 | 능동 루프 필터 기능을 탑재한 전원 안정 전압 제어 발진기 및 이를 이용한 위상 고정 루프 |
US9627975B2 (en) | 2012-11-16 | 2017-04-18 | Qorvo Us, Inc. | Modulated power supply system and method with automatic transition between buck and boost modes |
US9319248B2 (en) | 2012-12-21 | 2016-04-19 | Nvidia Corporation | Decision feedback equalizer using current mode processing with CMOS compatible output level |
US9231802B2 (en) | 2012-12-26 | 2016-01-05 | Nvidia Corporation | Influence clock data recovery settling point by applying decision feedback equalization to a crossing sample |
US9184907B2 (en) | 2012-12-28 | 2015-11-10 | Nvidia Corporation | Flexible threshold counter for clock-and-data recovery |
US9300252B2 (en) | 2013-01-24 | 2016-03-29 | Rf Micro Devices, Inc. | Communications based adjustments of a parallel amplifier power supply |
US9762381B2 (en) | 2013-07-03 | 2017-09-12 | Nvidia Corporation | Adaptation of crossing DFE tap weight |
US9413518B2 (en) * | 2013-08-12 | 2016-08-09 | Nvidia Corporation | Clock data recovery circuit |
TWI630798B (zh) * | 2014-02-07 | 2018-07-21 | 美商線性科技股份有限公司 | 任意相位軌道的頻率合成器 |
US9614476B2 (en) | 2014-07-01 | 2017-04-04 | Qorvo Us, Inc. | Group delay calibration of RF envelope tracking |
JP6430738B2 (ja) * | 2014-07-14 | 2018-11-28 | シナプティクス・ジャパン合同会社 | Cdr回路及び半導体装置 |
JP6454495B2 (ja) * | 2014-08-19 | 2019-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその故障検出方法 |
JP2018512806A (ja) | 2015-03-23 | 2018-05-17 | マイクロセミ エスオーシー コーポレーション | 広い同期範囲を有するハイブリッド位相同期ループ |
EP3086126B1 (de) * | 2015-04-23 | 2020-12-16 | Siemens Healthcare Diagnostics Products GmbH | Verfahren zur bestimmung der lage von messpositionen in einem messsystem |
US9843294B2 (en) | 2015-07-01 | 2017-12-12 | Qorvo Us, Inc. | Dual-mode envelope tracking power converter circuitry |
US9912297B2 (en) | 2015-07-01 | 2018-03-06 | Qorvo Us, Inc. | Envelope tracking power converter circuitry |
JP6766427B2 (ja) * | 2016-04-25 | 2020-10-14 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
US9973147B2 (en) | 2016-05-10 | 2018-05-15 | Qorvo Us, Inc. | Envelope tracking power management circuit |
US9893916B2 (en) | 2016-07-01 | 2018-02-13 | Texas Instruments Incorporated | Methods and apparatus for performing a high speed phase demodulation scheme using a low bandwidth phase-lock loop |
US10848161B2 (en) * | 2017-06-28 | 2020-11-24 | Analog Devices, Inc. | Reference monitors with dynamically controlled latency |
CN107682007B (zh) * | 2017-09-22 | 2021-01-15 | 哈尔滨工业大学 | 基于双环路的快锁定低抖动的时钟数据恢复电路 |
US10476437B2 (en) | 2018-03-15 | 2019-11-12 | Qorvo Us, Inc. | Multimode voltage tracker circuit |
US10972109B2 (en) * | 2018-09-10 | 2021-04-06 | Apple Inc. | Sub sampling phase locked loop (SSPLL) with wide frequency acquisition |
US10924123B2 (en) * | 2018-12-13 | 2021-02-16 | Texas Instruments Incorporated | Phase-locked loop (PLL) with direct feedforward circuit |
CN109787587B (zh) * | 2018-12-27 | 2020-10-09 | 西北核技术研究所 | 一种灵巧型微波组合脉冲产生器 |
EP4110168A4 (en) * | 2020-02-27 | 2023-08-09 | Ganton, Robert Bruce | SYSTEM AND DEVICE FOR ACTIVATING LOW POWER WIRELESS DEVICES |
CN114070267A (zh) * | 2020-08-07 | 2022-02-18 | 京东方科技集团股份有限公司 | 数字指纹生成电路、生成方法和电子设备 |
US11546127B2 (en) | 2021-03-18 | 2023-01-03 | Samsung Display Co., Ltd. | Systems and methods for symbol-spaced pattern-adaptable dual loop clock recovery for high speed serial links |
US11588488B1 (en) * | 2021-12-09 | 2023-02-21 | Raytheon Company | Dual-loop phase-locking circuit |
CN116232318B (zh) * | 2023-05-08 | 2023-08-15 | 深圳市九天睿芯科技有限公司 | 锁相环、芯片及电子设备 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4069462A (en) * | 1976-12-13 | 1978-01-17 | Data General Corporation | Phase-locked loops |
US4404530A (en) * | 1980-10-22 | 1983-09-13 | Data General Corporation | Phase locked loop with compensation for loop phase errors |
JPS5850827A (ja) * | 1981-09-08 | 1983-03-25 | Fujitsu Ltd | フェーズ・ロック・ループ回路 |
US5254955A (en) * | 1989-08-25 | 1993-10-19 | Anritsu Corporation | Advanced phase locked loop circuit |
KR970003097B1 (ko) * | 1994-12-02 | 1997-03-14 | 양승택 | 다단 제어구조를 갖는 고속 비트동기 장치 |
US5546433A (en) * | 1995-03-21 | 1996-08-13 | National Semiconductor Corporation | Digital phase lock loop having frequency offset cancellation circuitry |
JPH11205102A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 遅延同期回路 |
US7010076B1 (en) * | 1999-10-29 | 2006-03-07 | Adc Telecommunications, Inc. | Systems and methods for holdover circuits in phase locked loops |
CN1159848C (zh) * | 2001-11-05 | 2004-07-28 | 威盛电子股份有限公司 | 相位检测装置 |
US6812797B1 (en) * | 2003-05-30 | 2004-11-02 | Agere Systems Inc. | Phase-locked loop with loop select signal based switching between frequency detection and phase detection |
-
2004
- 2004-08-20 JP JP2004241028A patent/JP3939715B2/ja not_active Expired - Fee Related
-
2005
- 2005-08-22 CN CN2005800355347A patent/CN101044681B/zh active Active
- 2005-08-22 US US11/209,267 patent/US7554412B2/en active Active
- 2005-08-22 WO PCT/US2005/029633 patent/WO2006023777A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US20060114069A1 (en) | 2006-06-01 |
CN101044681B (zh) | 2012-05-30 |
WO2006023777A1 (en) | 2006-03-02 |
US7554412B2 (en) | 2009-06-30 |
CN101044681A (zh) | 2007-09-26 |
JP2006060570A (ja) | 2006-03-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3939715B2 (ja) | 位相同期ループ回路 | |
US6404829B1 (en) | DC insensitive AGC circuit for optical PRML read channel | |
KR100652356B1 (ko) | 광대역 채널 클럭 복원 시 안정된 클럭 재생을 위한 위상동기 루프 및 그의 동작 방법 | |
JP2010035098A (ja) | 位相同期回路並びに記録再生装置および電子機器 | |
US6560053B1 (en) | Clock recovery apparatus | |
US20060197564A1 (en) | Clock generating apparatus and method in optical storage system | |
JPS58220226A (ja) | 位相ロツクル−プ制御回路 | |
TWI221705B (en) | Signal generating circuit, timing recovery PLL, signal generating system and signal generating method | |
US7203149B1 (en) | PLL circuit and data read-out circuit | |
JP5143602B2 (ja) | 位相同期回路 | |
JP2004208298A (ja) | クロック再生システムにおける遷移密度変化に起因する利得誤差を補正するためのシステム及び方法 | |
KR20060109325A (ko) | 논리 레벨 변환 회로 및 그것을 이용한 위상 동기 회로 | |
US6097560A (en) | Reproducing apparatus having clock generator controlled by detected phase-difference and tendency of phase-difference | |
US6215433B1 (en) | DC insensitive clock generator for optical PRML read channel | |
US6876707B2 (en) | Signal processing circuit and signal processing method | |
US5774290A (en) | Reproducing apparatus for varying clock frequencies based upon azimuth angles of a plurality of heads | |
JPH11219566A (ja) | ディジタルデータ再生装置および再生信号二値化レベル補正方法 | |
US7245687B2 (en) | Digital phase-locked loop device for synchronizing signal and method for generating stable synchronous signal | |
US8107328B1 (en) | Method and apparatus for calibrating optical recording system | |
JPH0896516A (ja) | クロック発生装置 | |
JP2000235771A (ja) | ディジタルデータスライス回路 | |
JP2002217720A (ja) | 温度補償型クロック再生装置 | |
JP3101497U (ja) | 位相ロックループ回路 | |
JP2004220736A (ja) | 光ディスク再生装置 | |
JPH11328858A (ja) | 高域強調フィルタのブ―スト調整方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061019 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070320 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |