CN101044681B - 锁相环路电路 - Google Patents

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Abstract

锁相环路(PLL)电路自动校正模拟(尤其是主动型)环路滤波器的偏移，以改进锁定时钟或频率信号的稳定性和精度。除了具有主动型环路滤波器(30)的一般的PLL电路配置之外，PLL电路还具有频率比较电路(42)、DAC控制器(44)和DAC(数字到模拟转换器)(46)。在偏移测量模式中，分别切断相位误差检测电路(12、14)和频率误差检测电路(18、20)的输出，以在偏移测量锁定环路(42、44、45、30、40)中建立锁定。在此情况下，识别并保持偏移校正代码(ED)。在正常模式下，DAC控制器(44)使偏移校正代码(ED)输入到DAC(46)，且DAC(46)将偏移校正信号(EA)发送到环路滤波器(30)。

Description

锁相环路电路
技术领域
本发明涉及一种锁相环路(PLL)电路；且具体地说，涉及一种含有模拟环路滤波器的PLL电路。
背景技术
图5说明含有模拟环路滤波器的数字PLL电路的基本布局。此PLL电路包含时钟信号输入/输出型相位比较电路100、模拟环路滤波器102和模拟输入/输出型压控振荡器(VCO)104。输入时钟信号INCK和从VCO 104输出的反馈时钟信号PLLCK被输入到相位比较电路100，所述相位比较电路100输出表示所述两个时钟信号INCK、PLLCK的相位误差的模拟相位误差信号Φer。环路滤波器102是低通滤波器，其对从相位比较电路100输出的相位误差信号Φer进行积分。环路滤波器102的输出电压是控制电压Sv，其被输入到VCO 104。VCO 104振荡并输出可变频率时钟PLLCK，所述PLLCK的频率对应于控制电压Sv。当PLL电路的输入时钟INCK与VCO时钟PLLCK的相位误差不为零时，相位误差信号Φer通过环路滤波器且输出为控制电压Sv，所述控制电压Sv馈入到VCO 104，且时钟PLLCK的频率一直变化，直到相位误差变为零为止。
通常，环路滤波器102被分类成包含运算放大器的主动型和由RC电路组成的被动型。图6说明主动型滤波器的示范性布局。所说明的主动环路滤波器102包括积分器，所述积分器包含运算放大器106以及输入电阻器108和RC反馈电路(110、112)。在此积分器中，相位比较电路100的输出端子经由输入电阻器108而连接到运算放大器106的反相输入端子(-)，参考电压VREF被施加到非反相输入端子(+)，且电阻器110和电容器112串联连接在反相输入端子(-)与输出端子之间。环路滤波器102的转移函数或积分常数是输入电阻器108和反馈电阻器110的电阻值与电容器112的电容的函数。
相位比较电路100包括比较器(图中未展示)，所述比较器输出对应于所述两个时钟信号INCK与PLLCK的相位误差的向上信号UP或向下信号DW；和电荷泵电路114，其处于输出段或后续段中。如果PLL时钟PLLCK的相位领先于输入时钟INCK的相位，那么从比较部分输出向上信号UP。在输出向上信号UP的时期期间，接通电荷泵电路114的正电极侧电源电压Vdd侧的开关116。因此，相位误差信号Φer增加，环路滤波器102的输出电压Sv减小，且PLL时钟PLLCK的频率降低。当PLL时钟PLLCK的相位滞后于输入时钟INCK的相位时，从比较部分输出向下信号DW，且在输出向下信号DW的时期期间内，接通电荷泵电路114的负电极侧电源电压Vss侧的开关118。因此，相位误差信号Φer减小，环路滤波器102的输出电压Sv增加，且PLL时钟PLLCK的频率升高。
可将施加到运算放大器106的非反相输入端子(+)的参考电压VREF设置为任何电压值。当将电荷泵电路114设置在相位比较电路100的输出段中(如上所述)时，还可将其设置为电源电压的中心电平(Vdd/2)。同样，也可采用以下方法：在电荷泵电路114中，可将源电流的恒定电流源(图中未展示)设置在正电极侧电源电压端子与开关116之间，且同时，灌电流的恒定电流源(图中未展示)可布置在开关118与负电极侧电源电压端子之间。开关116、118通常由晶体管组成。
以此方式，因为环路滤波器102是主动滤波器，所以与被动型相比，不仅可获得较高增益，而且也可能防止环路滤波器102的输出(即，控制电压Sv)的变化影响环路滤波器102的输入(即，相位比较电路100的输出)，这是有利的。具体地说，对于在再现光盘(例如CD(压缩光盘)、DVD(数字多功能光盘)等)中用于时钟数据恢复(CDR)的PLL电路来说，因为控制电压作为再现速度的函数而变化，所以主动型滤波器是优选的。在被动型滤波器的情况下，控制电压的变化经由环路滤波器而传输到相位比较电路的输出，且对电荷泵电路中源电流/灌电流的平衡具有不利影响，以使得信号再现的锁定点趋向于偏离。在主动型滤波器的情况下，即使当控制电压根据再现速度而变化时，因为电压变化不传输到相位比较电路的输出，所以电荷泵电路中源电流/灌电流的平衡不会崩溃，且可能在宽频带上以高稳定性保持信号再现的锁定点。
然而，因为主动型环路滤波器利用运算放大器，所以运算放大器的附接部分的偏移对于PLL电路的各种特征具有不利影响，这是不良的。举例来说，在用于光盘再现的PLL电路中，输入信号不是时钟本身。而是，输入信号作为具有多个类型脉冲宽度的二进制脉冲序列信号或串行数据流给出。对于PLL电路来说，必须具有检测串行数据流的规律性的功能并从每个脉冲边缘读取通道时钟信息(提取)。出于此目的，除了扩展锁定范围之外，将频率比较电路设置在相位比较电路100中或将其设置为与相位比较电路100平行。频率比较电路可与环路滤波器102和VCO 104形成锁频环路。
对于此类型的应用来说，问题在于由于光盘表面上的指纹、灰尘、划痕等的缘故而在再现中立即切断串行数据流。在此情况下，从检测到丢失再现RF信号的前段电路或控制电路处产生缺陷信号DF，且对应于此缺陷信号DF，保持VCO振荡频率。举例来说，在图6所示的配置中，当缺陷信号DF变成有效(接通)时，同时强制接通电荷泵电路114的两个开关116、118。因此，从输入电阻器108侧处观测到，电荷泵电路114的输出变成高阻抗。此时，从电荷泵电路114的输出到输入电阻器108的路径具有非常高(理想上为无限高)的阻抗，以使得可忽略输入电阻器108相对于运算放大器106的反相输入(-)的电阻。因此，积分速度变得无限更低，且看起来运算放大器106的输出电压(即，VCO控制电压Sv)保持在这个状态中。因而，VCO 104可进入自运行模式，而将恰在切断串行数据流之前的振荡频率维持为原样。
然而，当运算放大器106具有偏移时，偏移电压变为与保持状态有关的DC，且虽然缺陷信号DF继续，但VCO控制电压Sv变化，以使得在VCO 104的振荡频率中发生不合意的变化。如果振荡频率的变化在相位比较电路100的锁定范围(相位拉入范围)内，那么不存在任何问题。然而，如果其离开所述锁定范围，那么频率锁定偏离。因此，必须在释放缺陷信号DF之后开始锁频环路，以便拉入频率以再次开始，且需要长时间来重新建立相位锁定。因为用于重新建立相位锁定的时间变得更长，所以在CD或DVD回放的再现期间，可能跳过数据，从而造成音频空缺或图片不动，这对于用户欣赏节目来说是不合意的。
当在主动型环路滤波器的运算放大器中存在偏移时的另一缺点是在用PLL时钟信号锁定串行数据流的脉冲序列期间相位裕度的减小。通常，从光盘等读取的串行数据流由于制造光盘时的位长变化的缘故而具有显著的抖动分量。因此，类似于在眼孔图样中心处的0或1判断，如果未对眼孔图样中心实现锁定，那么非常可能将在抖动影响下发生错误的数据检测。因此，在CDR的PLL电路中，执行时序设计，以使得通过将PLL时钟锁定为通道时钟，PLL时钟的边缘(锁定点)到达眼孔图样的中心。然而，当在环路滤波器中存在偏移时，锁定点对应于偏移量而偏离眼孔图样的中心。因此，再现数据的错误率增加。
在现有技术中，虽然在环路滤波器的运算放大器中存在某一偏移，但可通过调整输入电阻器108和反馈电路(110、112)的值以便降低积分器的速度(输出变化斜率的梯度)来避免偏移的影响。然而，已存在增加串行数据流的频率以用于较高速度的趋势，且因此在光盘再现中，对于光盘再现中查找操作的拉入特征需要较高速度。因此，必须增加环路滤波器中的积分器的速度，且必须牺牲运算放大器的偏移电阻。以此方式，对于调整环路滤波器中积分器的特征的方法，在各种所需特性之间存在权衡，使得不可能同时改进所有所需特性。
本发明的目的在于通过提供锁相环路(PLL)电路来解决现有技术的前述问题，所述PLL电路的特征在于这样的事实，即其可自动校正模拟(尤其是主动型)环路滤波器的偏移，且其可改进锁定时钟和频率的稳定性和精度。
发明内容
提供一种锁相环路电路以用于产生锁定到输入信号的时钟信号，在第一实施例中所述锁相环路电路包含：压控振荡器，其振荡并输出时钟信号且对应于模拟控制电压改变时钟信号的频率；第一比较器，其将输入信号的频率和/或相位与从压控振荡器反馈的时钟信号的频率和/或相位进行比较，且输出对应于所述比较结果的第一模拟误差信号；环路滤波器，来自第一比较器的第一模拟误差信号作为输入而输入到所述环路滤波器，且所述环路滤波器对第一模拟误差信号进行积分且将控制电压输出到压控振荡器；第二比较器，其将参考时钟信号的频率和/或相位与从压控振荡器反馈的时钟信号的频率和/或相位进行比较，且输出指示所述比较结果的信号；和偏移校正器，其在将环路滤波器的输入与第一比较器的输出切断的状态下将对应于第二比较器的输出信号的第二模拟误差信号馈入到环路滤波器，当反馈时钟信号锁定到参考时钟信号时将第二模拟误差信号的值识别为偏移校正值，且在环路滤波器的输入连接到第一比较器的输出的状态下将具有偏移校正值的模拟偏移校正信号馈入环路滤波器。
在前述配置中，由于将第一比较器的输出与环路滤波器的输入被切断，且将来自偏移校正器的第二模拟误差信号输入到环路滤波器，并在此状态下建立锁定，因而环路滤波器中的运算放大器的输出电流变为接近零。偏移校正器将此情况下的第二模拟误差信号的值识别为偏移校正值。接着，当第一比较器的输出连接到环路滤波器的输入以执行正常操作时，通过偏移校正器，将具有偏移校正值的模拟偏移校正信号发送到环路滤波器，使得可校正环路滤波器中的运算放大器的偏移或将其消除，且以此方式，可能使得常规的同步环路工作。
作为本发明的优选方法，偏移校正器具有以下部分：代码改变电路，其可对应于第二比较器的输出信号而改变数字代码；代码保持电路，其保持与代码改变电路从所述代码中选出的偏移校正值相对应的代码作为偏移校正代码；和数字到模拟转换器，其将从代码改变电路或代码保持电路发送的代码转换成模拟信号，且使用其作为第二模拟误差信号或偏移校正信号。在此配置中，因为在偏移校正代码与偏移校正值或偏移校正信号之间存在唯一的对应关系，所以可通过直接识别偏移校正代码来间接识别偏移校正值(通过信号处理)。
作为本发明的优选方法，环路滤波器具有运算放大器。在此情况下，为了用运算放大器形成低通滤波器或积分器，可采用以下方案：将第一电阻器连接在第一比较器的输出端子与运算放大器的反相输入端子之间，将至少含有电容器的反馈电路连接在非反相输入端子与输出端子之间，且将运算放大器的输出端子连接到压控振荡器的输入端子。
作为本发明的另一优选方法，为了增加偏移校正的测量分辨率和校正分辨率，将第二比较器的输出端子经由第二电阻器而连接到运算放大器的反相输入端子，且将指定参考电压输入到运算放大器的非反相输入端子。作为另一优选方法，将第二比较器的输出端子连接到运算放大器的非反相输入端子，且将指定参考电压输入到运算放大器的反相输入端子。在此情况下，因为参考电压是从参考电压产生器经由第三电阻器而馈入运算放大器的反相输入端子，所以可进一步增加偏移校正的测量分辨率和校正分辨率。
同样，作为本发明的优选方法，第一比较器具有：频率比较电路，其将输入信号的频率与时钟的频率进行比较，并输出对应于所述比较误差的频率误差信号；和相位比较电路，其将输入信号的相位与时钟的相位进行比较，并输出对应于所述比较误差的相位误差信号；频率比较电路使得时钟的频率与输入信号的频率一致，且相位比较输出使得时钟的相位与输入信号的相位一致。因此，所述配置具有频率比较电路和相位比较电路两者，以使得可在正常操作中以高可靠性来建立锁定。同样，第一比较器可具有频率比较电路或相位比较电路。
同样，作为本发明的优选方法，输入信号是二进制脉冲序列信号，其脉冲宽度以位周期的整数倍进行变化；频率比较电路检测界定脉冲序列信号的位周期的通道时钟的频率，且将通道时钟的检测频率与时钟的频率进行比较；且相位比较电路在时间轴上将脉冲序列信号的脉冲边缘的时间与时钟的时钟边缘的时间进行比较。根据本发明，可校正环路滤波器的偏移，以使得可能以稳定且可靠的方式以高精度来执行时钟再现和信号再现识别。
根据另一实施例的用于产生锁定到模拟输入信号的模拟频率信号的锁相环路电路包含：压控振荡器，其振荡并输出频率信号，且对应于控制电压而改变频率信号的频率；第一比较器，其针对频率和/或相位而将输入信号与从压控振荡器反馈的频率信号进行比较，且输出对应于所述比较结果的第一误差信号；环路滤波器，来自第一比较器的第一误差信号输入到所述环路滤波器，所述环路滤波器对第一误差信号进行积分，并将控制电压输出到压控振荡器；第二比较器，其针对频率和/或相位将任一参考频率信号与从压控振荡器反馈的频率信号进行比较，并输出指示所述比较结果的信号；和偏移校正器，其在将环路滤波器的输入与第一比较器的输出被切断的状态下将对应于第二比较器的输出信号的第二误差信号馈入环路滤波器，在将反馈频率信号锁定到参考频率信号时将第二误差信号的值识别为偏移校正值，且在将环路滤波器的输入连接到第一比较器的输出的状态下将具有偏移校正值的偏移校正信号馈入环路滤波器。
在此完整的模拟型第二PLL电路中，也可实现与第一PLL电路相同的操作和效果。
同样，本发明的第三锁相环路电路是锁相环路电路，其特征在于以下事实：所述锁相环路电路具有：压控振荡器，其输出频率对应于控制电压的振荡信号；第一比较器，输入信号和振荡信号输入到所述第一比较器，且所述第一比较器产生对应于所述两个信号之间的相位差或频率差的第一误差信号；第二比较器，参考信号和振荡信号输入到所述第二比较器，且所述第二比较器产生对应于所述两个信号之间的相位差或频率差的第一误差信号；校正器，其保持第二误差信号且输出所保持的第二误差信号的值作为校正信号；和主动低通滤波器，第一误差信号和校正信号输入到所述主动低通滤波器，且所述主动低通滤波器产生控制电压；仅将第二误差信号馈入到低通滤波器，且将参考信号与振荡信号彼此一致的第二误差信号确定为校正信号；且将所确定的校正信号和第一误差信号馈入低通滤波器，以使得振荡信号与输入信号一致。
作为本发明的优选方法，低通滤波器具有运算放大器和连接在运算放大器的输出与第一输入之间的RC反馈电路。同样，作为另一优选方法，将第一误差信号经由第一电阻器元件而馈入运算放大器的第一端子，将校正信号经由第二电阻器元件而馈入运算放大器的第一端子，且将参考电压馈入运算放大器的第二端子。在另一方法中，将第一误差信号经由第一电阻器元件而馈入运算放大器的第一端子，将校正信号经由第二电阻器元件而馈入运算放大器的第二端子，且将参考电压经由第三电阻器元件而馈入运算放大器的第一端子。
在本发明的优选方法中，所述校正器具有：模拟/数字转换器，其输出对应于第二误差信号的数字代码；和数字到模拟转换器，数字代码输入到所述转换器且所述转换器输出校正信号；和数字到模拟转换器，数字代码输入到所述转换器且所述转换器输出校正信号。
附图说明
图1是说明本发明实施例中PLL电路的配置的方框图。
图2A-2G是示意性说明所述实施例中偏移校正效果的实例的信号波形图。
图3是说明所述实施例中DAC输出电阻器的操作的曲线图。
图4是说明所述实施例的修改实例中PLL电路的配置的方框图。
图5是说明具有模拟环路滤波器的数字型PLL电路的基本配置的方框图。
图6是说明图5所示的PLL电路中环路滤波器的配置的实例的电路图。
图式中所示的参考数字和符号
在图式中，12表示相位误差检测电路；14表示电荷泵电路；15、22表示电阻器；18表示频率误差检测电路；20表示电荷泵电路；30表示环路滤波器；32表示运算放大器；38表示参考电压产生器；40表示VCO(压控振荡器)；42表示频率比较电路；44表示DAC控制器；46表示DAC(数模转换器)；48表示电阻器(DAC输出电阻器)
具体实施方式
通过本发明的锁相环路电路，由于前述配置和操作的缘故，模拟(尤其是主动型)环路滤波器的偏移是被自动校正的，改进锁定时钟或锁定频率的稳定性和精度，且可改进PLL功能的可靠性。
本发明实施例的最佳方案
在下文中，将参考附图而给出关于本发明优选实施例的解释。
图1是说明本发明实施例中PLL电路的配置的图。此PLL电路形成为具有模拟环路滤波器的时钟提取型数字PLL电路，且举例来说，其可在再现光盘(例如CD和DVD)期间应用于时钟数据恢复(CDR)。
举例来说，在输入段的数据分割器10中，输入从光学拾取等的模拟前段电路(图中未展示)输出的再现RF信号(具有模拟波形的串行数据流)，且将输入的RF波形转换成二进制NRZ(无零结果)脉冲序列信号(数字串行数据流)DS。
输出段的压控振荡器(VCO)40振荡并输出对应于由环路滤波器30给出的模拟控制电压Sv的可变频率时钟PLLCLK。环路滤波器30是具有运算放大器32的主动型，且其形成积分器。电阻器34和电容器36串联连接在运算放大器32的反相输入端子(-)与输出端子之间。将具有恒定值的参考电压VREF从参考电压产生器38发送到运算放大器3的非反相输入端子(+)。虽然可将参考电压VREF设置为任何值，但也可考虑与电荷泵电路14、20的关系(下文将解释)而选择电源电压Vdd的中间值Vdd/2。
在此PLL电路中，为了实现可靠的锁定，存在锁相环路和锁频环路。更具体地说，在数据分割器10与环路滤波器30之间，并联连接以下部分：锁相环路型相位误差检测电路，其由相位误差检测器12和电荷泵电路14组成；和基于锁频环路的频率误差检测电路，其由频率误差检测器18和电荷泵电路20组成。
在相位误差检测电路中，相位误差检测器12检测从数据分割器10输入的输入脉冲序列信号(串行数据流)DS的脉冲边缘。接着，对输入脉冲序列信号DS的脉冲边缘与来自VCO 40的反馈时钟PLLCK的时钟边缘之间的相位误差进行比较，且以向上信号UP/向下信号DW的形式输出所述相位误差检测结果。也就是说，当从VCO 40输出的时钟PLLCK的相位领先于输入脉冲序列信号DS的相位时，使得向上信号UP有效。当时钟PLLCK的相位滞后于输入脉冲序列信号DS的相位时，使得向下信号DW有效。
电荷泵电路14可具有与图6所示的电路的配置和操作相同的配置和操作。因此，在相位误差检测器12使得向上信号UP有效的时期期间，接通正电极侧电源电压侧的开关116，且源电流经由电阻器16被馈入环路滤波器32中的运算放大器32的反相输入端子(-)。同样，在相位误差检测器12使得向下信号DW有效的时期期间，接通负电极侧电源电压侧的开关118，且漏电流经由电阻器16被馈入环路滤波器30中的运算放大器30的反相输入端子(-)。电阻器16与反馈电路的电阻器34和电容器36一起界定锁相环路系统的传输特征。
在此实施例中，相位误差检测器12也具有信号再现识别功能。其利用来自VCO 40的时钟PLLCK来锁定输入脉冲序列信号DS，且产生再现脉冲序列信号(重计时的数据)RDS。再现脉冲序列信号RDS和VCO时钟PLLCK被发送到处于下级段的信号处理器(图中未展示)以进行解码、误差校正或其它信号处理。
在锁频环路系统的频率误差检测电路中，频率误差检测器18检测从数据分割器10输入的输入脉冲序列信号DS的规则性，且检测其通道时钟的频率。接着，比较通道时钟频率与VCO时钟PLLCK的频率之间的误差，且以向上信号UP/向下信号DW的形式输出所述频率误差检测结果。也就是说，当VCO振荡频率高于通道时钟频率时，使得向上信号UP有效。当VCO振荡频率低于通道时钟频率时，使得向下信号DW有效。
电荷泵电路20可以是与图6所示的电路具有相同的配置和操作的电路。因此，在频率误差检测器18使得向上信号UP有效的时期期间，接通正电极侧电源电压侧的开关116，且源电流经由电阻器22而馈入环路滤波器30中的运算放大器30的反相输入端子(-)。同样，在频率误差检测器18使得向下信号DW有效的时期期间，接通负电极侧电源电压侧的开关118，且漏电流经由电阻器22而馈入环路滤波器30的运算放大器30的反相输入端子(-)。电阻器22与反馈电路的电阻器34和电容器36一起界定锁频环路型传输特征。
此实施例中的PLL电路的主要特征要素在于所述配置具有频率比较电路42、DAC控制器44和数字到模拟转换器(DAC)46。频率比较电路42是仅在偏移测量模式(下文将解释)中工作的电路。在此情况下，与来自VCO 40的反馈时钟PLLCK的输入一起，输入来自参考时钟产生器(图中未展示)的参考时钟RECLK，且在时钟PLLCK与RECLK的频率fPLL与fRE之间进行比较。以数字信号MK的形式输出比较结果。举例来说，在此配置中，当fPLL＝fRE时，输出(0，0)作为2位比较结果信号MK。当fPLL＞fRE时，输出(1，0)；且当fPLL＜fRE时，输出(0，1)。同样，可选择具有任何值(恒定值)的参考时钟RECLK的频率。
DAC控制器44是用于控制后段的DAC 46的电路，且其一直工作，不仅在偏移测量模式中工作。在偏移测量模式期间，对应于来自频率比较电路42的比较结果信号MK，DAC 46的数字输入值或数字代码ED发生改变或变化，直到最终锁定状态中的数字代码被确认或识别为偏移校正代码ED为止。在DAC控制器44中，存在寄存器或存储器以供保持数据。在偏移测量模式中识别的偏移校正代码ED保持在此存储器中。
DAC 46将从DAC控制器44输入的数字代码ED转换为模拟信号EA。此处，当从DAC控制器44输入偏移校正代码ED时，从DAC 46输出的模拟信号是偏移校正信号EA。从DAC 46输出的模拟信号EA通过电阻器48而发送到环路滤波器30中的运算放大器30的反相输入端子(-)。
控制器50由(例如)微计算机组成，且其控制各部分的操作和PLL电路的全部。
在下文中，将给出关于此实施例中PLL电路的操作的解释。在此PLL电路中，存在正常模式和偏移测量模式。正常模式是在光盘再现中执行CDR操作的模式。在偏移测量模式中，可间接测量出现在环路滤波器30的运算放大器32中的偏移，且识别用于消除所述偏移的偏移校正模式ED或偏移校正信号EA。
首先，将给出关于偏移测量模式中的操作的解释。在偏移测量模式中，在不执行CDR操作的时期期间，可对应于来自外部的指定命令来执行操作，或可在指定的内部例行程序(例如初始化)中执行。
在偏移测量模式中，在控制器50的控制下，分别切断锁相环路系统的相位误差检测电路12、14和锁频环路系统的频率误差检测电路18、20，也就是说，将其与环路滤波器30切断。相反地，启用偏移测量锁定环路42、44、46、30、40。同样，为了切断相位误差检测电路12、14和频率误差检测电路18、20的输出，举例来说，可强制电荷泵电路14、20的开关116、118断开到高阻抗状态。
在偏移测量锁定环路中，来自频率比较电路42的比较结果输出MK经由DAC控制器44、DAC 46和环路滤波器30而负反馈到VCD 40。更具体地说，当从频率比较电路42输出的比较结果信号MK对应于此状态为(1，0)(其指示fPLL＞fRE)时，由DAC控制器44在用于增加DAC 46的输出(模拟信号EA)的方向上改变数字代码ED的值。因此，环路滤波器30的输出(控制电压Vs)减小，且VCO时钟PLLCK的频率减小。同样，当频率比较电路42的输出MK对应于此状态是(0，1)且指示fPLL＜fRE时，由DAC控制器44在用于减小DAC 46的输出(模拟信号EA)的方向上改变ED的值。因此，环路滤波器30的输出(控制电压Vs)增加，且VCO时钟PLLCK的频率增加。
在此情况下，在偏移测量锁定环路(42、44、46、30、40)中建立锁定，且VCO时钟PLLCK的频率fPLL达到与参考时钟RECLK的频率fRE一致。在此情况下，如果环路滤波器30的运算放大器32在理想状态下而没有偏移，那么由于运算放大器32的非反相输入端子(+)与反相输入端子(-)之间的部分短路的缘故，DAC 46的输出电压EA收敛到参考电位VRE(Vdd/2)。然而，当在运算放大器32中存在偏移时，DAC 46的输出电压EA收敛到与参考电位VRE(Vdd/2)偏离的电压，以使得在运算放大器32的输入侧消除偏移。当运算放大器32的输出偏移显示为输入等效值时指示输入电压中的偏离。例如，偏移测量锁定环路被锁定意味着运算放大器32的输出电流变为零。
当来自频率比较电路42的比较结果输出MK稳定地收敛到(0，0)时，DAC控制器44将所述状态判断为锁定状态。在此情况下，DAC输入代码ED和DAC输出信号EA分别被识别为偏移校正代码ED和偏移校正信号EA，且在存储器中写入偏移校正代码ED。恰在那之后，控制器50可终止偏移测量模式。
在再现光盘期间CDR工作的正常模式中，在控制器50的控制下，分别将锁相环路系统的相位误差检测电路12、14和锁频环路系统的频率误差检测电路18、20的输出连接到环路滤波器30的输入。在另一方面，将DAC控制器44的输入与频率比较电路42的输出切断，且所述偏移测量锁定环路变为OFF状态。
在此实施例中，首先，仅使得锁频环路18、20、30、40工作以建立频率锁定(调谐)。接着，在完成频率调谐之后，从锁频环路切换到锁相环路12、14、30、40以建立相位锁定。在正常模式下，DAC控制器44将输入到DAC 46的代码ED设置在偏移校正模式ED中，且DAC 46输出偏移校正信号EA。因此，不管环路滤波器30如何偏移，其仍可能建立锁频或锁相状态且消除偏移。
以此方式，在此实施例的PLL电路中，消除主动型环路滤波器30的偏移且执行CDR操作。因而，可一直将用于通过再现时钟PLLCK锁定输入脉冲序列信号(串行数据流)DS的锁定点设置在眼孔图样的中心，且可能改进信号再现识别能力。
同样，甚至在由于光盘表面上的指纹、灰尘、划痕等的缘故而立即切断输入脉冲序列信号(串行数据流)DS的情况下的保持处理中，可在保持时期期间消除运算放大器32的偏移的影响，以便将下限30的输出上的变化抑制到最小值。因而，可防止锁定偏离，且可能在保持时期之后以高速度执行CDR恢复操作。
图2A到2G是说明本发明的与CDR的保持处理有关的操作和效果的示意图。图2C展示用图1所示的电路配置(实施例)获得的运算放大器32的输出波形，且图2D-2G展示在通过省略作为本发明图1所示的电路配置的特征要素的频率比较电路42、DAC控制器44和DAC 46而制备的配置(参考实例)中获得的运算放大器32的输出波形。
根据本发明，如图2C所示，在保持时期期间，可消除主动型环路滤波器中运算放大器的偏移的影响。因此，可将运算放大器输出保持在恰在保持之前的值。另一方面，作为参考实例，如果在主动型环路滤波器的运算放大器中存在偏移，那么在保持时期期间，运算放大器的输出对应于偏移量而变化。当运算放大器的偏移较小时，如图2D和2E所示，即使当运算放大器的输出(VCO控制电压)在保持时期期间变化时，其仍收敛在锁定范围内。然而，如果运算放大器的偏移较大，如图2F和2G所示，运算放大器的输出脱离锁定范围，且对于重新进入的操作需要较长时间。
在此实施例中，电阻器48插入在DAC 46与环路滤波器30之间。如下文将解释，此电阻器48具有改进偏移测量模式中测量分辨率的功能。
因为处于输入等效值中的运算放大器32的输出偏移极小(若干mV)，所以为了执行正确的偏移测量，具有高分辨率的DAC元件是优选的。同样，当在运算放大器32的输入处添加DAC 46的输出电压时，在用开环增益(通常约60dB)放大电压之后所获得的结果出现在运算放大器32的输出处。因此，在本发明的系统中，当在运算放大器32的输入部分中添加电压以校正输出偏移时，必需使用分辨率足够高的DAC元件来产生偏移校正信号EA。然而，从成本角度来看，仅使用具有高分辨率的DAC元件来进行偏移校正是不良的。在此实施例中，通过在DAC 46的输出侧设置电阻器46来解决所述问题。
图3是说明当10位模拟/数字转换器用作DAC 46时电阻器48的电阻的量值(相对值)与由DAC控制器42获得的偏移校正代码ED之间的关系的曲线图。曲线A、B、C、D每一者分别对应于样本。也就是说，曲线A对应于当在+侧存在相对较大偏移时的情况；曲线B对应于当在+侧存在相对较小偏移的情况；曲线C对应于当在-侧存在相对较小偏移时的情况；且曲线D对应于当在-侧存在相对较大偏移时的情况。也就是说，可以看到与没有偏移的理想值511的偏离越大，样本的输出偏移就越大。
从图3所示的特征中可以看到，DAC输出电阻器46的电阻越大，在偏移测量模式中DAC控制器42中的偏移校正代码ED就越大，且因此可增加测量分辨率。
同样，DAC输出电阻器46不仅可用于偏移测量模式，而且也可继续在现在的正常模式中连续使用。也就是说，即使在正常模式中，与在偏移测量模式中一样，从DAC控制器42处给出偏移校正模式ED，DAC 46输出偏移校正信号EA。此偏移校正信号EA经由电阻器48而输入运算放大器30。
同样，更严格地说，此实施例中偏移校正是凭借电流注入而并非电压添加来实现的。同样，在偏移测量模式中，测量将运算放大器32的输出电流设置为零所需的电流注入量。总之，与偏移测量模式中获得的电流注入量相同的电流也可甚至在正常模式操作(CDR操作)期间从DAC 46侧注入到运算放大器32的输入中。因此，当DAC输出电阻器48的电阻增大时，为了获得相同的电流注入量，应增加DAC 46的输出电压。因此，可增加测量分辨率和校正输出分辨率。
同样，当事先已知运算放大器32的偏移的散布范围时，甚至可通过将DAC 46的输出电压范围降低到获得必要的电流校正量的范围来实现分辨率的改进。举例来说，通过将输出电压范围减半，可实现与通过将DAC 46的分辨率增加1位而获得的效果相同的效果。通常，因为输入等效值中的运算放大器32的输出偏移非常小，所以不必扩展DAC46的输出范围。
如上文解释，通过恰当组合DAC 46的输出电阻器48和输出电压范围，可在不增加成本且不使用具有高分辨率的DAC元件的情况下良好地实现本发明的操作和效果。
图4是说明前述实施例的修改实例的图。在此修改实例中，与图1所示的电路配置相反，DAC 46的输出被输入到运算放大器32的非反相输入端子(+)，且来自参考电压产生器38的参考电压VREF经由电阻器50而输入到运算放大器32的反相输入端子(-)。此处，同样，相位误差检测电路12、14和频率误差检测电路1 8、20的输出可施加到运算放大器32的反相输入端子(-)。同样，在图4中，为了简化图式，图中省略了控制器50(图1)。
在图4所示的电路配置中，与在前述内容中一样，也执行偏移测量模式。因此，甚至在正常模式中由DAC控制器44获得的偏移校正代码ED被设置为DAC输入代码，且从DAC 46输出偏移校正信号EA。因此，可校正附接到运算放大器30的组件的任何偏移。同样，通过增加参考电压产生器38的输出电阻器50的电阻，可进一步改进测量分辨率和校正分辨率。另外，在此电路配置中，可完全避免DAC 46的输出对相位误差检测电路12、14和频率误差检测电路18、20侧的输出(即，电荷泵电路14、20的输出)的影响。因此，可改进锁相环路和锁频环路的稳定性，这也是一个优点。
在下文中，将概述前述实施例中的主要特征要素。
因为可能将偏移测量结果设置为DAC控制器44的校正输出，所以不必执行任何复杂的计算、查阅查找表等。
因为可将DAC 46用作偏移校正输出元件来测量环路滤波器30中运算放大器32的输出偏移，所以可将用于所述一系列校正功能的组装成本降到最小。
因为所述配置添加有偏移校正专用的VCO频率测量(比较)电路42和DAC控制器44，所以不必改变或修改现有电路(例如频率比较电路12、相位比较电路18等)，且因此可将组装风险抑制到最小。
因为用DAC控制器44和DAC 46执行偏移的测量和校正值的设置，所以即使当DAC46本身存在比例误差和线性误差时，也对偏移校正功能完全不存在任何影响。
通过在DAC输出部分中设置电阻器48，即使在不使用具有高分辨率(多个位)的DAC时，也可在实际应用中实现足够高的测量分辨率和校正分辨率。
因为可能在没有任何外部测量设备的情况下在较短时间内执行偏移测量和偏移校正，所以可执行所述一系列偏移校正处理(偏移测量、校正值设置)，所述偏移校正处理不仅在制造产品期间需要，而且在使用产品时也需要。
通过在执行CDR操作时执行一系列偏移校正过程(偏移测量、校正值的设置)，可不仅校正由于制造变化引起的偏移，而且校正由于电源电压和环境温度波动造成的变化而引起的偏移。
因为可通过固件将偏移测量结果辨认为多位数字信号，所以可将其用于其它应用中来改进产品特征。
本发明不限于前述实施例。可在本发明的技术概念范围内作出各种修改。举例来说，在前述实施例中，并联设置锁频环路系统和锁相环路系统以选择性地执行操作。然而，也可能使其同时操作，且也可在配置中仅具有其中一者。在偏移测量部分中，也可采用由相位频率比较电路(其同时比较相位和频率)或相位比较电路(其仅比较相位)来代替频率比较电路42的配置。同样，可与同时将另一频率比较电路用作频率比较电路42以进行偏移测量。在DAC控制器44中，保持偏移校正代码ED的功能可布置在电路外部(例如，处于控制器50中)。
前述实施例涉及具有时钟信号输入/输出的数字PLL电路。然而，本发明也可用于具有模拟频率信号的输入/输出的完整模拟型PLL电路。前述实施例中环路滤波器30的配置仅仅是一个实例。本发明可应用于具有存在偏移的模拟环路滤波器的任何PLL电路。因此，CDR也是一个实例，且允许任何PLL应用。

Claims (10)

1.一种锁相环路电路，其产生锁定到输入信号的时钟或模拟频率信号，所述电路包含：
压控振荡器，其振荡并输出所述时钟或模拟频率信号，且对应于控制电压而改变所述时钟或模拟频率信号的频率；
第一比较器，其在正常运行模式将所述输入信号的频率和相位中的至少一者与从所述压控振荡器的输出反馈的所述时钟或模拟频率信号进行比较以产生第一比较结果，且输出对应于所述第一比较结果的第一误差信号；
具有内在偏移电压的主动环路滤波器，其从所述第一比较器接收所述第一误差信号，且所述主动环路滤波器对所述第一误差信号进行积分，并将所述控制电压输出到所述压控振荡器；
第二比较器，其将参考信号的频率和相位中的至少一者与从所述压控振荡器的输出反馈的所述时钟或模拟频率信号进行比较以产生第二比较结果，且输出对应于所述第二比较结果的信号；和
偏移电压校正器，其在所述主动环路滤波器的输入从所述第一比较器的输出切断时，将对应于由所述第二比较器输出的所述信号的第二误差信号馈入所述主动环路滤波器，当所述反馈时钟或模拟频率信号被锁定到所述参考信号时，基于所述第二误差信号来产生偏移校正值，且当所述主动环路滤波器的输入连接到所述第一比较器的输出时，将具有所述偏移校正值的偏移校正信号馈入所述主动环路滤波器，其中在所述正常运行模式中将所述第一误差信号和所述偏移校正信号都输入到所述主动环路滤波器。
2.根据权利要求1所述的锁相环路电路，其中所述偏移电压校正器包含：
代码改变电路，其可对应于由所述第二比较器输出的所述信号来改变数字代码，
代码保持电路，其保持与所述代码改变电路从所述数字代码中选出的所述偏移校正值相对应的代码作为偏移校正代码，以及
数字到模拟转换器，其将从所述代码保持电路发送的所述偏移校正代码转换为模拟信号，且将其用作所述第二误差信号或所述偏移校正信号。
3.根据权利要求1或2所述的锁相环路电路，其中所述主动环路滤波器包括运算放大器。
4.根据权利要求3所述的锁相环路电路，其进一步包含第一电阻器，所述第一电阻器连接在所述第一比较器的输出端子与所述运算放大器的反相输入端子之间；和反馈电路，其包括至少一个电容器，所述反馈电路连接在所述运算放大器的所述反相输入端子与输出端子之间；所述运算放大器的所述输出端子经连接以将所述控制电压提供到所述压控振荡器。
5.根据权利要求4所述的锁相环路电路，其进一步包含连接在所述第二比较器的输出端子与所述运算放大器的所述反相输入端子之间的第二电阻器，以及连接到所述运算放大器的非反相输入端子的参考电压源。
6.根据权利要求4所述的锁相环路电路，其进一步包含连接在所述第二比较器的输出端子与所述运算放大器的非反相输入端子之间的第二电阻器。
7.根据权利要求6所述的锁相环路电路，其进一步包含第三电阻器和参考电压源，所述参考电压源经由所述第三电阻器而连接到所述运算放大器的所述反相输入端子。
8.根据权利要求1或2所述的锁相环路电路，其中：
所述第一比较器包含：
频率比较电路，其将所述输入信号的频率与所述时钟或模拟频率信号的频率进行比较，且输出对应于所述第一比较结果的频率误差信号；和
相位比较电路，其将所述输入信号的相位与所述时钟或模拟频率信号的相位进行比较，且输出对应于所述第一比较结果的相位误差信号；
其中所述频率比较电路用于使所述时钟或模拟频率信号的频率与所述输入信号的频率一致，且所述相位误差信号用于使所述时钟或模拟频率信号的相位与所述输入信号的相位一致。
9.根据权利要求8所述的锁相环路电路，其中：
所述输入信号是二进制脉冲序列信号，其脉冲宽度以位周期的整数倍进行变化；
所述频率比较电路检测界定所述二进制脉冲序列信号的所述位周期的通道时钟信号的频率，且将所述通道时钟信号的所述检测到的频率与所述时钟或模拟频率信号的频率进行比较；且
所述相位比较电路在时间轴上将所述二进制脉冲序列信号的脉冲边缘的时间与所述时钟或模拟频率信号的时钟或频率信号边缘的时间进行比较。
10.根据权利要求1或2所述的锁相环路电路，其中所述输入信号是从记录媒体读取的串行数据流。
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