CN114116581A - 提高高速串行总线突发传输响应性能的方法及装置 - Google Patents
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Abstract
本发明提供一种提高高速串行总线突发传输响应性能的方法及装置，方法包括，通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输，由于采用双回路的方式分别实现频率锁定和相位同步，锁定速度快、相位抖动小，有效地提高了突发传输的性能。
Description
技术领域
本发明涉及通信传输技术领域，尤其涉及一种提高高速串行总线突发传输响应性能的方法及装置。
背景技术
对于总线型高速串行接口，突发接收能力直接影响到数据吞吐率和实时响应能力。目前高速串行总线绝大多数是点对点通信，数据链路一直保持，不需要进行突发传输，因此关注该指标的生产厂家相对较少。但在总线型高速串行接口拓扑应用中，所有的从接口的发送是复用同一条高速串行接口，那么所有的从接口只能按照分时复用的方式完成通信，在没有数据传输的时候从接口的发送端口为静默状态，此时主接收端口就没有数据进行同步，而且不同的从接口的发送也不是相位同步的，所以每次接收都需要进行数据相位的同步，才能完成突发接收功能。
目前，大多数的高速串行总线突发传输通过单回路实现数据相位同步，容易出现相位抖动大和锁定时间长的问题，导致突发传输性能较差。
发明内容
本发明提供一种提高高速串行总线突发传输响应性能的方法及装置，用以解决现有技术中突发传输相位抖动大、锁定时间长的缺陷，实现通过减小相位抖动，加快锁定速度，有效提高突发传输的性能。
本发明提供一种提高高速串行总线突发传输响应性能的方法，包括：
通过频率控制环路对待传输数据中的时钟信号进行频率锁定；
通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
根据本发明提供的一种提高高速串行总线突发传输响应性能的方法，所述通过频率控制环路对待传输数据中的时钟信号进行频率锁定，包括：
通过鉴频鉴相器获取待传输数据中的时钟信号的时钟频率；
控制数控振荡器以所述时钟频率为基准进行振荡，对所述时钟信号进行频率锁定。
根据本发明提供的一种提高高速串行总线突发传输响应性能的方法，所述控制数控振荡器以所述时钟频率为基准进行振荡，包括：
确定所述时钟频率与数控振荡器的当前振荡频率的频率差值；
根据所述频率差值，通过二分查找原理控制所述数控振荡器的当前振荡频率转化为所述时钟频率进行振荡，所述振荡频率与所述时钟频率的误差在初步频率误差阈值范围以内。
根据本发明提供的一种提高高速串行总线突发传输响应性能的方法，所述通过二分查找原理控制所述数控振荡器的当前振荡频率转化为所述时钟频率进行振荡之后，还包括：
基于顺序查找原理，控制所述数控振荡器以所述时钟频率为基准进行振荡，以降低所述数控振荡器的当前振荡频率与时钟频率的差值至目标频率误差阈值以内。
根据本发明提供的一种提高高速串行总线突发传输响应性能的方法，所述通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，包括：
通过鉴相器确定所述待传输数据中的数据信号的相位；
当所述数据信号的相位与所述时钟信号的相位的误差大于预设相位误差阈值时，通过延时电路对所述时钟信号进行延时处理，以实现数据信号的相位同步至所述时钟信号。
根据本发明提供的一种提高高速串行总线突发传输响应性能的方法，所述通过延时电路对所述时钟信号进行延时处理，包括：
通过二分查找原理控制所述时钟信号输出的延时环数量；
当所述延时环数量大于预设数量时，基于顺序查找原理对所述时钟信号进行延时处理，以减小所述数据信号的相位与同步信号的相位的误差至目标相位误差阈值以内。
本发明还提供一种提高高速串行总线突发传输响应性能的装置，包括：
频率锁定模块，用于通过频率控制环路对待传输数据中的时钟信号进行频率锁定；
相位同步模块，用于通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
本发明还提供一种数据传输设备，包括：频率控制环路和相位控制环路；
所述频率控制环路用于对待传输数据中的时钟信号进行频率锁定；
所述相位控制环路用于将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述提高高速串行总线突发传输响应性能的方法的步骤。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述提高高速串行总线突发传输响应性能的方法的步骤。
本发明还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述提高高速串行总线突发传输响应性能的方法的步骤。
本发明提供的一种提高高速串行总线突发传输响应性能的方法及装置，方法包括，通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输，由于采用双回路的方式分别实现频率锁定和相位同步，锁定速度快、相位抖动小，有效地提高了突发传输的性能。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的提高高速串行总线突发传输响应性能的方法的流程示意图；
图2是本发明实施例提供的提高高速串行总线突发传输响应性能的装置的结构示意图；
图3是本发明实施例提供的数据传输设备的原理示意图；
图4是本发明实施例提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1-图4描述本发明的一种提高高速串行总线突发传输响应性能的方法及装置。
图1是本发明实施例提供的提高高速串行总线突发传输响应性能的方法的流程示意图。
如图1所示，本发明实施例提供的一种提高高速串行总线突发传输响应性能的方法，包括以下步骤：
101、通过频率控制环路对待传输数据中的时钟信号进行频率锁定。
具体的，通过频率控制环路对待传输数据中的时钟信号进行频率锁定，可以是通过鉴频鉴相器获取待传输数据中的时钟信号的时钟频率；鉴频鉴相器是一种新型的鉴相电路，它利用输入信号的跳变沿触发工作，属边缘控制数字式鉴频鉴相器，它既能鉴相又能鉴频，由于它只是对两个输入信号的跳变沿进行比较，因此对输入信号的占空比无固定要求，其性能优越，因此，本实施例中选用鉴频鉴相器。然后控制数控振荡器以时钟频率为基准进行振荡，对时钟信号进行频率锁定。其中，控制数控振荡器以时钟频率为基准进行振荡，可以是确定时钟频率与数控振荡器的当前振荡频率的频率差值；根据频率差值，通过二分查找原理控制数控振荡器的当前振荡频率转化为时钟频率进行振荡，振荡频率与时钟频率的误差在初步频率误差阈值范围以内，例如可以通过二分查找算法快速达到时钟频率的1％以内。然后，基于顺序查找原理即顺序查找算法，控制数控振荡器以时钟频率为基准进行振荡，以降低数控振荡器的当前振荡频率与时钟频率的差值至目标频率误差阈值以内，也就是进一步的提高频率锁定的精度，达到频率精度的100ppm以内，对于生成的时钟频率于数据上升沿或下降沿的频率误差在允许范围之内，因此，默认没有频率误差，只有相位误差。
102、通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
在频率完成锁定以后，便会给出频率锁定的指示信号，然后便启动相位控制，通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，具体可以为通过鉴相器确定待传输数据中的数据信号的相位；当数据信号的相位与时钟信号的相位的误差大于预设相位误差阈值时，通过延时电路即延时环对时钟信号进行延时处理，以实现数据信号的相位同步至时钟信号。其中，通过延时电路对时钟信号进行延时处理，可以是通过二分查找原理控制时钟信号输出的延时环数量，也就是用N个100ps左右的延时电路对时钟信号进行延时，从而达到相位同步的目的，而当延时环数量大于预设数量时，基于顺序查找原理对时钟信号进行延时处理，以减小数据信号的相位与同步信号的相位的误差至目标相位误差阈值以内，从而达到100ps以内的精度误差。
于是，在频率完成锁定，相位完成同步以后，便可以进行数据采样，此时就可以认为突发接收锁定过程完成。整体思路主要为通过双回路实现数据时钟的同步，分为粗调和细调两部分，粗调即频率控制环路可以加快速度完成频率锁定，时间短，细调即相位控制环路完成数据相位同步，从而达到既满足锁定快，又达到锁定精度高的效果，快速完成接收时钟与数据的同步，实现突发接收，缩短同步码的数量和传输时间。
本发明实施例提供的一种提高高速串行总线突发传输响应性能的方法，包括，通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输，由于采用双回路的方式分别实现频率锁定和相位同步，锁定速度快、相位抖动小，有效地提高了突发传输的性能。
基于同一总的发明构思，本申请还保护一种提高高速串行总线突发传输响应性能的装置，下面对本发明提供的提高高速串行总线突发传输响应性能的装置进行描述，下文描述的提高高速串行总线突发传输响应性能的装置与上文描述的提高高速串行总线突发传输响应性能的方法可相互对应参照。
图2是本发明实施例提供的提高高速串行总线突发传输响应性能的装置的结构示意图。
如图2所示，本发明实施例提供的一种提高高速串行总线突发传输响应性能的装置，包括：
频率锁定模块21，用于通过频率控制环路对待传输数据中的时钟信号进行频率锁定；
相位同步模块22，用于通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
本发明实施例提供的一种提高高速串行总线突发传输响应性能的装置，包括通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输，由于采用双回路的方式分别实现频率锁定和相位同步，锁定速度快、相位抖动小，有效地提高了突发传输的性能。
进一步的，本实施例中的频率锁定模块21具体用于：
通过鉴频鉴相器获取待传输数据中的时钟信号的时钟频率；
控制数控振荡器以时钟频率为基准进行振荡，对时钟信号进行频率锁定。
进一步的，本实施例中的频率锁定模块21具体还用于：
确定时钟频率与数控振荡器的当前振荡频率的频率差值；
根据频率差值，通过二分查找原理控制数控振荡器的当前振荡频率转化为时钟频率进行振荡，振荡频率与时钟频率的误差在初步频率误差阈值范围以内。
进一步的，本实施例中的频率锁定模块21具体还用于：
基于顺序查找原理，控制数控振荡器以时钟频率为基准进行振荡，以降低数控振荡器的当前振荡频率与时钟频率的差值至目标频率误差阈值以内。
进一步的，本实施例中的相位控制模块22，具体用于：
通过鉴相器确定待传输数据中的数据信号的相位；
当数据信号的相位与时钟信号的相位的误差大于预设相位误差阈值时，通过延时电路对时钟信号进行延时处理，以实现数据信号的相位同步至时钟信号。
进一步的，本实施例中的相位控制模块22，具体还用于：
通过二分查找原理控制时钟信号输出的延时环数量；
当延时环数量大于预设数量时，基于顺序查找原理对时钟信号进行延时处理，以减小数据信号的相位与同步信号的相位的误差至目标相位误差阈值以内。
图3是本发明实施例提供的数据传输设备的原理示意图。
如图3所示，本发明实施例提供的一种数据传输设备，包括：频率控制环路和相位控制环路；频率控制环路用于对待传输数据中的时钟信号进行频率锁定；相位控制环路用于将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
其中，频率控制环路主要是鉴频鉴相器、控制算法与数控振荡器所在的环路，相位同步环路主要是鉴相器、控制算法、环路滤波和数控振荡器的环路，图3所示的两条分别由数控振荡器流向鉴频鉴相器和鉴相器的线条，为反馈控制。其中，参考时钟与上述实施例中的待传输数据的时钟信号相对应，参考数据与待传输数据的数据信号相对应。
图4是本发明实施例提供的电子设备的结构示意图。
如图4所示，该电子设备可以包括：处理器(processor)410、通信接口(Communications Interface)420、存储器(memory)430和通信总线440，其中，处理器410，通信接口420，存储器430通过通信总线440完成相互间的通信。处理器410可以调用存储器430中的逻辑指令，以执行提高高速串行总线突发传输响应性能的方法，该方法包括：通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
此外，上述的存储器430中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，计算机程序产品包括计算机程序，计算机程序可存储在非暂态计算机可读存储介质上，计算机程序被处理器执行时，计算机能够执行上述各方法所提供的提高高速串行总线突发传输响应性能的方法，该方法包括：通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的提高高速串行总线突发传输响应性能的方法，该方法包括：通过频率控制环路对待传输数据中的时钟信号进行频率锁定；通过相位控制环路将待传输数据中的数据信号的相位同步至时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种提高高速串行总线突发传输响应性能的方法，其特征在于，包括：
通过频率控制环路对待传输数据中的时钟信号进行频率锁定；
通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
2.根据权利要求1所述的提高高速串行总线突发传输响应性能的方法，其特征在于，所述通过频率控制环路对待传输数据中的时钟信号进行频率锁定，包括：
通过鉴频鉴相器获取待传输数据中的时钟信号的时钟频率；
控制数控振荡器以所述时钟频率为基准进行振荡，对所述时钟信号进行频率锁定。
3.根据权利要求2所述的提高高速串行总线突发传输响应性能的方法，其特征在于，所述控制数控振荡器以所述时钟频率为基准进行振荡，包括：
确定所述时钟频率与数控振荡器的当前振荡频率的频率差值；
根据所述频率差值，通过二分查找原理控制所述数控振荡器的当前振荡频率转化为所述时钟频率进行振荡，所述振荡频率与所述时钟频率的误差在初步频率误差阈值范围以内。
4.根据权利要求3所述的提高高速串行总线突发传输响应性能的方法，其特征在于，所述通过二分查找原理控制所述数控振荡器的当前振荡频率转化为所述时钟频率进行振荡之后，还包括：
基于顺序查找原理，控制所述数控振荡器以所述时钟频率为基准进行振荡，以降低所述数控振荡器的当前振荡频率与时钟频率的差值至目标频率误差阈值以内。
5.根据权利要求1所述的提高高速串行总线突发传输响应性能的方法，其特征在于，所述通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，包括：
通过鉴相器确定所述待传输数据中的数据信号的相位；
当所述数据信号的相位与所述时钟信号的相位的误差大于预设相位误差阈值时，通过延时电路对所述时钟信号进行延时处理，以实现数据信号的相位同步至所述时钟信号。
6.根据权利要求5所述的提高高速串行总线突发传输响应性能的方法，其特征在于，所述通过延时电路对所述时钟信号进行延时处理，包括：
通过二分查找原理控制所述时钟信号输出的延时环数量；
当所述延时环数量大于预设数量时，基于顺序查找原理对所述时钟信号进行延时处理，以减小所述数据信号的相位与同步信号的相位的误差至目标相位误差阈值以内。
7.一种提高高速串行总线突发传输响应性能的装置，其特征在于，包括：
频率锁定模块，用于通过频率控制环路对待传输数据中的时钟信号进行频率锁定；
相位同步模块，用于通过相位控制环路将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
8.一种数据传输设备，包括：频率控制环路和相位控制环路；
所述频率控制环路用于对待传输数据中的时钟信号进行频率锁定；
所述相位控制环路用于将所述待传输数据中的数据信号的相位同步至所述时钟信号，以生成与锁定后的频率相同的同步信号，实现高速串行总线的突发传输。
9.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述提高高速串行总线突发传输响应性能的方法的步骤。
10.一种计算机程序产品，包括计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述提高高速串行总线突发传输响应性能的方法的步骤。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564027A (en) * | 1995-04-20 | 1996-10-08 | International Business Machines Corporation | Low latency cadence selectable interface for data transfers between busses of differing frequencies |
| CN1706143A (zh) * | 2002-09-16 | 2005-12-07 | 希格纳尔集成产品公司 | 突发通信的时钟恢复方法 |
| CN1938788A (zh) * | 2004-04-05 | 2007-03-28 | 爱德万测试株式会社 | 测试装置、相位调整方法及存储器控制器 |
| CN101098220A (zh) * | 2006-06-29 | 2008-01-02 | 中兴通讯股份有限公司 | 一种基于数字锁相环的时钟同步方法及其系统 |
| CN101394181A (zh) * | 2008-09-24 | 2009-03-25 | 硅谷数模半导体（北京）有限公司 | 时钟与数据恢复电路以及具有该电路的集成芯片 |
| CN102064825A (zh) * | 2010-12-15 | 2011-05-18 | 硅谷数模半导体（北京）有限公司 | 时钟与数据恢复电路以及具有该电路的集成芯片 |
| CN106209074A (zh) * | 2015-05-27 | 2016-12-07 | 阿尔特拉公司 | 用于时钟数据恢复锁相回路的行为模拟模型 |
| CN109150175A (zh) * | 2017-06-28 | 2019-01-04 | 美国亚德诺半导体公司 | 用于时钟同步和频率转换的设备和方法 |
-
2021
- 2021-10-14 CN CN202111199985.1A patent/CN114116581A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5564027A (en) * | 1995-04-20 | 1996-10-08 | International Business Machines Corporation | Low latency cadence selectable interface for data transfers between busses of differing frequencies |
| CN1706143A (zh) * | 2002-09-16 | 2005-12-07 | 希格纳尔集成产品公司 | 突发通信的时钟恢复方法 |
| CN1938788A (zh) * | 2004-04-05 | 2007-03-28 | 爱德万测试株式会社 | 测试装置、相位调整方法及存储器控制器 |
| CN101098220A (zh) * | 2006-06-29 | 2008-01-02 | 中兴通讯股份有限公司 | 一种基于数字锁相环的时钟同步方法及其系统 |
| CN101394181A (zh) * | 2008-09-24 | 2009-03-25 | 硅谷数模半导体（北京）有限公司 | 时钟与数据恢复电路以及具有该电路的集成芯片 |
| CN102064825A (zh) * | 2010-12-15 | 2011-05-18 | 硅谷数模半导体（北京）有限公司 | 时钟与数据恢复电路以及具有该电路的集成芯片 |
| CN106209074A (zh) * | 2015-05-27 | 2016-12-07 | 阿尔特拉公司 | 用于时钟数据恢复锁相回路的行为模拟模型 |
| CN109150175A (zh) * | 2017-06-28 | 2019-01-04 | 美国亚德诺半导体公司 | 用于时钟同步和频率转换的设备和方法 |
Non-Patent Citations (1)
| Title |
|---|
| 全国计算机等级考试命题研究组: "《全国计算机等级考试 四级教程》", vol. 2002, 31 July 2002, 海潮出版社, pages: 65 * |
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