JP5420641B2 - デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 - Google Patents

デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 Download PDF

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Description

本開示は概して位相ロックループ（ＰＬＬ）に関し、より具体的には、デジタル位相ロックループ（ＤＰＬＬ）における電力消費を制御するシステム及び方法に関する。
通信デバイスは一般に、別の遠隔通信デバイスへ及び別の遠隔通信デバイスから信号を同期して送信及び受信するために、局部発振器（ＬＯ）を含む。しばしばこれらの信号は、決められた周波数チャネルを介して送信または受信される。特定の周波数チャネルを選択する場合、選択されたチャネルを介して適切に送信または受信するために、ＬＯの周波数は一般的に変更される。しばしば、デジタルＰＬＬ（ＤＰＬＬ）のような位相ロックループ（ＰＬＬ）が、ＬＯ周波数の変更を実行するために用いられる。
一般的なＤＰＬＬは、入力アキュムレータ、ローパスフィルタ（ＬＰＦ、しばしば“ループフィルタ”と呼ばれる）、デジタル制御発振器（ＤＣＯ）、ＤＣＯアキュムレータ、時間／デジタル変換器（ＴＤＣ：time-to-digital converter）、及びその他のデジタルデバイスのような様々なデジタルデバイスを含む。これらのデジタルデバイスのいくつかは、それらが意図する機能を実行するために参照クロックを用いる。例えば入力アキュムレータは、ＤＰＬＬへの入力信号の位相及び周波数を示す信号を生成するために、参照クロックを用いる。またＤＣＯアキュムレータ及びＴＤＣは、ＤＣＯの出力信号の位相及び周波数を示す信号を生成するために、参照クロックを用いる。
そのようなデジタルデバイスの電力消費は一般的に、参照クロックの周波数に比例または直接に関連する。よって、参照クロックの周波数が相対的に高くなればＤＰＬＬはより多くの電力を消費し、参照クロックの周波数が相対的に低くなればより少ない電力を消費する。しばしば、そのようなＤＰＬＬを使用する通信デバイスは、連続ベースで動作するためにバッテリのような制限された電源を用いる携帯型デバイスである。そのような通信デバイスの連続動作を延ばすために、デバイスは可能ならいつでも低電力モードで動作されることが好ましい。この一つの方法は、通信デバイスが高い性能モデルで動作する必要の無い場合には、参照クロックの周波数を低下させることにより得られる。
参照クロックの周波数を変更することによる一つの問題は、それがＤＰＬＬのループ制御に重大な影響を与えることなく行われなければならないということである。従前、ＤＰＬＬのループ制御に大きな影響を与えることなく参照クロックの周波数を変更出来るアプローチが進められてきている。しかしながら、これらのアプローチは一般的に、周波数の変更及び再ロック（relocking）動作を実行するために相当の期間を要し、これは多くのアプリケーションでは受け入れられないかもしれない。
本開示の側面は、相異なる周波数クロックの組から選択された参照クロックを生成するように適合されたプログラマブル周波数デバイスを備える装置に関連し、プログラマブル周波数デバイスは更に、相異なる周波数クロック間の切り替えの際に、参照クロックのトリガエッジの同じ時間的関係を実質的に維持するように適合される。装置は更に、入力信号と出力信号との間の所定の位相関係を確立するために選択された参照クロックを使用する、デジタルＰＬＬ（ＤＰＬＬ）のような位相ロックループ（ＰＬＬ）を備える。相異なる周波数クロック間の切り替えの際に参照信号の同じ時間的関係を実質的に維持することで、参照クロックの周波数が変化しても、位相ロックループ（ＰＬＬ）の連続且つ有効な動作は、大きくはディスターブされない。これば、装置の電力消費を制御するために使用され得る。これは、装置の電力消費を制御するために使用され得る。
本開示の更なる別の側面では、プログラマブル周波数デバイスは、未処理の参照クロックによって駆動されるように適合され、フリップフロップのカスケードチェーンを備え得る、相異なる周波数クロックのソースを備える。更に別の側面では、プログラマブル周波数デバイスは、参照クロックのために相異なる周波数クロックのうちでの選択を指示する入力周波数選択制御信号を非同期で受信し、特定の時刻に参照クロックの選択をもたらす出力周波数選択制御信号を同期して生成するように適合された回路を備える。更に別の側面では、出力周波数選択制御信号は、最も長い周期を有するクロックのような、相異なる周波数クロックの一つの周期に一度、生成される。別の側面では、出力周波数選択制御信号は、相異なる周波数クロックが全てhighまたは全てlowのような所定の論理レベルであることに応答して生成される。
本開示の他の側面、利点、及び新規な特徴は、添付図面と共に考慮される際に、本開示の以下の詳細な説明から明白になるであろう。
図１は、本開示の側面に従った典型的なデジタル位相ロックループ（ＤＰＬＬ）のブロック図を例示する。 図２は、本開示の別の側面に従った典型的なプログラマブル周波数デバイスの概念図を例示する。 図３は、本開示の別の側面に従った典型的なプログラマブル周波数デバイス内で生成された典型的な信号のタイミング図を例示する。 図４は、本開示の別の側面に従った典型的な通信デバイスのブロック図を例示する。 図５は、本開示の別の側面に従った典型的な通信デバイスにおける電力消費を制御する典型的な方法のフロー図を例示する。
図１は、本開示の側面に従った典型的なデジタル位相ロックループ（ＤＰＬＬ）のブロック図を例示する。要約すれば、ＤＰＬＬは、ＤＰＬＬのループ制御に重大な影響を与えることなく、電力消費の目的で参照クロックの周波数のプログラマビリティを可能にする。ＤＰＬＬは、参照クロックの周波数が変化しても参照クロックのトリガエッジ（triggering edge）のタイミングが実質的に変化しないことを保証することで、これを実行する。先に議論したように、参照クロックの周波数が実質的に低下されれば、ＤＰＬＬは低電力モードになり得る。逆に、参照クロックの周波数が実質的に増大すれば、ＤＰＬＬは高電力モードになり得る。
より具体的には、ＤＰＬＬは、プログラマブル周波数デバイス１０２、入力アキュムレータ１０４、第１加算デバイス１０６、ローパスフィルタ（ＬＰＦ）またはループフィルタ１０８、デジタル制御発振器（ＤＣＯ）１１０、時間／デジタル変換器（ＴＤＣ）１１２、ＤＣＯアキュムレータ１１４、ラッチ１１６、第２加算デバイス１１８、及び周波数コントローラ１２０を備える。
プログラマブル周波数デバイス１０２は、未処理の参照クロック（raw reference clock）REF_INを受信し、入力制御信号ENABLE及びDIVIN_<1:0>に基づいて出力参照クロックREFOUTを生成する。ENABLE信号は、周波数選択制御信号DIVIN_<1:0>に基づいて参照クロック周波数を変更する機能をイネーブルとする。例えば、もしENABLE信号が非活性化（deactivated）または非アサート（non-asserted）とされていれば、プログラマブル周波数デバイス１０２は、未処理の参照信号REF_INをその出力に通過させるに過ぎない（例えばREFOUT≒REF_IN）。他方、もしENABLE信号が活性化またはアサートされていれば、プログラマブル周波数デバイス１０２は、未処理の参照クロックREF_INに関連し且つ周波数選択制御信号DIVIN_<1:0>に基づく周波数を有する出力参照クロックREFOUTを生成する。
例えば、DIVIN_<1:0>が００の場合、プログラマブル周波数デバイス１０２は係数１により未処理の参照クロックREF_INの周波数を分割（divide）して、出力参照クロックREFOUTを生成する（例えばｆREFOUT≒ｆREF_IN）。DIVIN_<1:0>が０１の場合、プログラマブル周波数デバイス１０２は係数２により未処理の参照クロックREF_INの周波数を分割して、出力参照クロックREFOUTを生成する（例えばｆREFOUT≒ｆREF_IN／２）。DIVIN_<1:0>が１１の場合、プログラマブル周波数デバイス１０２は係数４により未処理の参照クロックREF_INの周波数を分割して、出力参照クロックREFOUTを生成する（例えばｆREFOUT≒ｆREF_IN／４）。そして、DIVIN_<1:0>が１０の場合、プログラマブル周波数デバイス１０２は係数８により未処理の参照クロックREF_INの周波数を分割して、出力参照クロックREFOUTを生成する（例えばｆREFOUT≒ｆREF_IN／８）。
先に議論したように、プログラマブル周波数デバイス１０２は、トリガエッジのタイミングまたは時間的な関係（temporal relationship）が周波数の変化に対して実質的に変化しない方法で、周波数の変更を実施する。このことは、ＤＰＬＬ１００のループ制御の混乱（disruption）の可能性を防止または低減する。プログラマブル周波数デバイス１０２はまた、入力周波数選択制御信号DIVIN_<1:0>を非同期に受信し、そして出力参照クロックREFOUTにつき選択された周波数をＤＰＬＬ１００のその他のモジュールに知らせる出力周波数選択制御信号DIVRO_<1:0>を同期して生成するように適合される。
入力アキュムレータ１０４は、ＰＬＬ入力及び出力参照クロックREFOUTを受信し、入力位相信号を生成する。実質的に、入力アキュムレータ１０４は、ＰＬＬ入力により命令された数により出力参照信号の周期をカウントするカウンタを備える。例えばＰＬＬ入力が１０であれば、カウンタは１０ずつカウントする（例えば０、１０、２０、３０等）。ＰＬＬ入力は、出力参照クロックREFOUTの周波数に対するＤＣＯ出力の周波数の比を決定する。例えば、出力参照クロックREFOUTの周波数が１００ＭＨｚでありＰＬＬ入力が１０の場合、ＤＣＯ出力の周波数は（ループがロックされていれば）、約１ＧＨｚである。周波数選択制御信号DIVRO_<1:0>が００であれば、入力アキュムレータ１０４は、出力参照クロックREFOUTの周期を１倍のＰＬＬ入力でカウントする（例えばｆREFOUT≒ｆREF_INであるため）。周波数選択制御信号DIVRO_<1:0>が０１であれば、入力アキュムレータ１０４は、出力参照クロックREFOUTの周期を２倍のＰＬＬ入力でカウントする（例えばｆREFOUT≒ｆREF_IN／２であるため）。周波数選択制御信号DIVRO_<1:0>が１１であれば、入力アキュムレータ１０４は、出力参照クロックREFOUTの周期を４倍のＰＬＬ入力でカウントする（例えばｆREFOUT≒ｆREF_IN／４であるため）。そして、周波数選択制御信号DIVRO_<1:0>が１０であれば、入力アキュムレータ１０４は、出力参照クロックREFOUTの周期を８倍のＰＬＬ入力でカウントする（例えばｆREFOUT≒ｆREF_IN／８であるため）。
第１加算デバイス１０６は、入力アキュムレータ１０４から入力位相信号を受信し、第２加算デバイス１１８からフィードバック位相信号を受信し、そして入力位相信号とフィードバック位相信号との間の位相差を示す位相エラー信号を生成する。タイミング及びエラー訂正の目的のため、第１加算デバイス１０６は出力参照クロックREFOUT及び周波数選択制御信号DIVRO_<1:0>を受信し得る。例えば、第１加算デバイス１０６は、入力アキュムレータ１０４及び第２加算デバイス１１８から位相信号を受信した後の出力参照クロックREFOUTの１クロック周期、位相エラー信号を生成し得る。REFOUTクロックの周波数、すなわちクロック周期がプログラマブル周波数デバイス１０２により変更され得るので、第１加算デバイス１０６は位相エラー信号を出力するための適切な遅延を設定する目的で、出力参照クロックREFOUT及び周波数選択制御信号DIVRO_<1:0>を受信する。
ＬＰＦまたはループフィルタ１０８は、第１加算デバイス１０６からの位相エラー信号をフィルタリングしてＤＣＯ１１０の周波数制御信号を生成する。ループフィルタ１０８の伝達関数（transfer function）は、出力参照クロックREFOUTの周波数に依存し得る。従って、ループフィルタ１０８はまた、参照クロックREFOUTの現在の周波数をそれに通知するため、出力参照クロックREFOUTと周波数選択制御信号DIVRO_<1:0>を受信する。ループフィルタ１０８はこの情報を用いて、出力参照クロックREFOUTの現在の周波数に従って、その伝達関数を調整する。
ＤＣＯ１１０は、ループフィルタ１０８からの周波数制御信号と出力参照クロックREFOUTを受信し、制御ループがロックされた際に入力位相信号と特定の位相関係を有するＰＬＬ出力信号を生成する。ＤＣＯアキュムレータ１１４は、ＰＬＬ出力信号の位相の荒い測定値（coarse measurement）を示す信号を生成する。実質的にＤＣＯアキュムレータ１１４は、ＰＬＬ出力信号の周期を増加的にカウントするカウンタを備える。ラッチ１１６は、出力参照クロックREFOUTのトリガエッジに応答して、荒い位相情報を出力する。
ＴＤＣ１１２は、ＰＬＬ出力信号の位相の精細な測定値（fine measurement）を示す信号を生成する。より具体的にはＴＤＣ１１２は、ＰＬＬ出力信号を受信する遅延素子のチェーンを備える。遅延素子の出力はそれぞれフリップフロップのデータ入力に結合される。フリップフロップは、出力参照クロックREFOUTによってクロックされる。フリップフロップのＱ出力は、参照クロックREFOUTとPLL出力信号の位相との間の差の端数（fractional difference）を示す信号を生成する温度計デコーダに結合される。周波数分周器が、ＤＣＯ１１０の出力とＤＣＯアキュムレータ１１４及びＴＤＣ１１２の入力との間に設けられても良いことが理解されるべきである。
第２加算デバイス１１８は、ラッチ１１６及びＴＤＣ１１２からそれぞれ荒い測定値と精細な測定値とを受信し、そしてＰＬＬ出力信号の位相に関連するフィードバック位相信号を生成する。タイミング及びエラー訂正の目的で、第２加算デバイス１１８は出力参照クロックREFOUT及び周波数選択制御信号DIVRO_<1:0>を受信し得る。例えば、第２加算デバイス１１８は、ラッチ１１６及びＴＤＣ１１２から位相情報を受信した後の出力参照クロックREFOUTの１クロック周期、フィードバックエラー信号を生成し得る。出力参照クロックREFOUTの周波数、すなわちクロック周期がプログラマブル周波数デバイス１０２により変更され得るので、第２加算デバイス１１８は、出力参照クロックREFOUTの現在の周波数をそれに通知するため、出力参照クロックREFOUTと周波数選択制御信号DIVRO_<1:0>を受信する。第２加算デバイス１０６はこの情報を用いて、フィードバック位相信号の出力のための適切な遅延を選択する。
周波数コントローラ１２０は、プログラマブル周波数デバイス１０２のため、入力周波数選択DIVIN_<1:0>及びENABLE制御信号を生成する。特定のパワーセーブアルゴリズムに基づいて、周波数コントローラ１２０は、ＤＰＬＬ１００を特定の電力消費モードとするため、例えば２、４、または８の係数で、参照クロックREFOUTの周波数を低減させ得る。周波数コントローラ１２０は、ＤＰＬＬが高性能モードで動作される必要がない時に、この参照クロックREFOUTの周波数の低減を実行し得る。そして周波数の低減から得られた削減された電力消費は、バッテリのような制限された電源で動作される際に、デバイスの連続動作を長くするだろう。ＤＰＬＬ１００により高い性能が必要とされる際には、周波数コントローラ１２０は、より良いループ制御が得られるように、参照クロックREFOUTの周波数を増加させ得る。周波数コントローラ１２０はまた、ENABLE信号を非活性化または非アサートすることにより、周波数変更機能を完全にディセーブルとし得る。
図２は、本開示の別の側面に従った、典型的なプログラマブル周波数デバイス２００のブロック図を例示する。プログラマブル周波数デバイス２００は、先に議論されたプログラマブル周波数デバイス１０２の詳細な実装の単なる一例に過ぎない。より具体的には、プログラマブル周波数デバイス２００は、周波数分割動作（frequency division operation）をイネーブルまたはディセーブルとする制御信号ENABLEに応答し、そして入力周波数選択制御信号DIVIN_<1:0>によって指定されるように適切な周波数選択動作を実行する。また先に議論したように、プログラマブル周波数デバイス２００は、出力参照クロックREFOUTの異なる周波数間でのスイッチングの際に、トリガエッジ（例えば立ち上がりエッジ）の時間的関係が実質的に変化しないように、周波数変更を行う。この方法により、参照クロックREFOUTの周波数の変化によるループ制御へのディスターブは最小限となる。
より具体的には、プログラマブル周波数デバイス２００は、第１ＡＮＤゲート２０２、遅延素子２０４のチェーン２０４、第１及び第２インバータ２０６及び２０８、複数のＤフリップフロップ２１０、２１２、２１４、２１８、２２０、２２２、２２４、２２６、２２８、２３０、２３２、２４０、及び２４２、３入力ＡＮＤゲート２３４、３入力ＮＯＲゲート２３６、第２ＡＮＤゲート２３８、４入力マルチプレクサ（ＭＵＸ）２４４、２クロックＤフリップフロップ２４６、並びに２入力ＭＵＸ２４８を備える。
ＡＮＤゲート２０２は、未処理の参照クロックREF_INを受信するように適合された第１入力と、周波数コントローラ１２０からのENABLE制御信号を受信するように適合された第２入力とを含む。ＡＮＤゲート２０２は、遅延チェーン２０４の入力に結合された出力を含む。遅延チェーン２０４は第１インバータ２０６の入力に結合される出力を含み、第１インバータ２０６は第２インバータ２０８の入力に結合される出力を含む。下記でより詳細に議論されるように、３つのタイミング制御信号REF_D、REF_DB、及びREF_D1が、それぞれ遅延チェーン２０４、第１インバータ２０６、及び第２インバータ２０８の出力において生成される。
Ｄフリップフロップ２１０は、未処理の参照クロックREF_INを受信するように適合されたクロック入力、そのデータ入力に結合されたＱＢ出力、及びＤフリップフロップ２１２のクロック入力に結合されたＱ出力を含む。Ｄフリップフロップ２１２は、そのデータ入力に結合されたＱＢ出力、及びＤフリップフロップ２１４のクロック入力に結合されたＱ出力を含む。Ｄフリップフロップ２１４は、そのデータ入力に結合されたＱＢ出力を含む。この３つのカスケードされたフリップフロップ２１０、２１２、及び２１４は、未処理の参照クロックREF_INの周波数を分割（divide）して、それぞれＤフリップフロップ２１０、２１２、及び２１４のＱ出力において相異なる周波数クロック（distinct frequency clock）DIV2、DIV3、及びDIV8を生成するように動作する。クロックDIV2は未処理の参照クロックREF_INの周波数の実質的に半分の周波数を有し、クロックDIV4は未処理の参照クロックREF_INの周波数の実質的に１／４の周波数を有し、そしてクロックDIV8は未処理の参照クロックREF_INの周波数の実質的に１／８の周波数を有する。
Ｄフリップフロップ２２２は、クロックDIV2を受信するように適合されたデータ入力、タイミング制御信号REF_DBを受信するクロック入力、及び３入力ＡＮＤゲート２３４の第１入力に結合されたＱＢ出力を含む。同様に、Ｄフリップフロップ２２４は、クロックDIV4を受信するように適合されたデータ入力、タイミング制御信号REF_DBを受信するクロック入力、及び３入力ＡＮＤゲート２３４の第２入力に結合されたＱＢ出力を含む。更に、Ｄフリップフロップ２２６は、クロックDIV8を受信するように適合されたデータ入力、タイミング制御信号REF_DBを受信するクロック入力、及び３入力ＡＮＤゲート２３４の第３入力に結合されたＱＢ出力を含む。以下でより詳細に議論するように、Ｄフリップフロップ２２２、２２４、及び２２６は、出力参照クロックREFOUTの周波数の変更を同期してトリガするための時間の確立をアシストする。
Ｄフリップフロップ２２８は、クロックDIV2を受信するように適合されたデータ入力、タイミング制御信号REF_D1を受信するクロック入力、及び３入力ＮＯＲゲート２３６の第１入力に結合されたＱＢ出力を含む。同様にＤフリップフロップ２３０は、クロックDIV4を受信するように適合されたデータ入力、タイミング制御信号REF_D1を受信するクロック入力、及び３入力ＮＯＲゲート２３６の第２入力に結合されたＱＢ出力を含む。更に、Ｄフリップフロップ２３２は、クロックDIV8を受信するように適合されたデータ入力、タイミング制御信号REF_D1を受信するクロック入力、及び３入力ＮＯＲゲート２３６の第３入力に結合されたＱＢ出力を含む。以下でより詳細に議論するように、Ｄフリップフロップ２２８、２３０、及び２３２は、出力参照クロックREFOUTの周波数の変更を同期してトリガするための時間の確立をアシストする。
３入力ＡＮＤゲート２３４は、第２ＡＮＤゲート２３８の第１入力に結合された出力を含む。３入力ＮＯＲゲート２３６は、第２ＡＮＤゲート２３８の第２入力に結合された出力を含む。第２ＡＮＤゲート２３８の出力は、Ｄフリップフロップ２４０及び２４２のクロック入力に結合される。Ｄフリップフロップ２１８は、周波数コントローラ１２０からの入力周波数選択制御信号DIVIN_1を受信するように適合されたデータ入力、タイミング制御信号REF_DBを受信するクロック入力、及びＤフリップフロップ２４２のデータ入力に結合されたＱ出力を含む。Ｄフリップフロップ２２０は、周波数コントローラ１２０からの入力周波数選択制御信号DIVIN_0を受信するように適合されたデータ入力、タイミング制御信号REF_DBを受信するクロック入力、及びＤフリップフロップ２４０のデータ入力に結合されたＱ出力を含む。出力周波数選択制御信号DIVRO_0及びDIVRO_1は、Ｄフリップフロップ２４０及び２４２の各Ｑ出力で生成される。
４入力ＭＵＸ２４４は、未処理の参照クロックREF_IN、並びに相異なる周波数クロックDIV2、DIV4、及びDIV8を受信するように適合された４つの入力を含む。４入力ＭＵＸは、周波数選択制御信号DIVRO_0及びDIVRI_1を受信するように適合された２つの選択入力を含む。４入力ＭＵＸ２４４は、２クロックＤフリップフロップ２４６のデータ入力に結合された出力を含む。２クロックＤフリップフロップ２４６は、タイミング制御信号REF_Dを受信するように適合された第１クロック入力、及びタイミング制御信号REF_Bを受信するように適合された第２クロック入力を含む。２クロックＤフリップフロップ２４６は、２入力ＭＵＸ２４８の第１入力に結合されたＱ出力を含む。２入力ＭＵＸ２４８は、未処理の参照クロックREF_INを受信するように適合された第２入力、及び出力参照クロックREFOUTを生成するように適合された出力を含む。プログラマブル周波数デバイスの動作がこれより議論される。
図３は、本開示の他の側面に従った、典型的なプログラマブル周波数デバイス２００内で生成された典型的な信号のタイミング図を例示する。一番上のグラフは未処理の参照クロックREF_INを例示する。次のグラフはタイミング制御信号REF_Dを例示する。タイミング制御信号REF_Dは実質的に、遅延チェーン２０４により未処理の参照クロック周波数REF_INを遅延させたものであることに留意する。次のグラフは、実質的に反転させたタイミング制御信号REF_Dであるタイミング信号REF_DBを例示する。次のグラフは、実質的にタイミング制御信号REF_Dを遅延させたものであるタイミング信号REF_D1を例示する。次の３つのグラフはそれぞれ、相異なる周波数クロックDIV2、DIV4、及びDIV8を例示する。次のグラフの対は、周波数コントローラ１２０によって生成された入力選択制御信号DIVIN_1及びDIVIN_0の例を例示する。次のグラフは、出力周波数選択制御信号DIVRO_0の例を例示する。そして最後のグラフは、出力参照クロックREFOUTを例示する。
ENABLE制御信号は、プログラマブル周波数デバイス２００の周波数分割機能（frequency division function）をイネーブルまたはディセーブルとするために使用される。ENABLE制御信号がアサートされておらず、プログラマブル周波数分割機能がディセーブルであることを意味する場合、ＡＮＤゲート２０２のENABLE入力にはlow論理レベルが現れる。これは基本的にタイミング信号REF_D、REF_DB、及びREF_D1をディセーブルとする。実際には、これによってプログラマブル周波数デバイス２００の全体が事実上ディセーブルとされる。また、ENABLE制御信号がアサートされていないことにより、ＭＵＸ２４８は、未処理の参照クロックREF_INを出力参照クロックREFOUTとして出力する。よって、ENABLE制御信号をアサートさせないことにより、周波数分割機能はバイパスされ得る。
他方、ENABLE制御信号がアサートされていれば、ＡＮＤゲート２０２は、未処理の参照クロックREF_INを遅延チェーン２０４の入力に印加させ、これによりタイミング制御信号REF_D、REF_DB、及びREF_D1の生成を可能とする。更に、ENABLE制御信号がアサートされていることにより、ＭＵＸ２４８は、２クロックＤフリップフロップ２４６のＱ出力における信号を、出力参照クロックREFOUTとして選択する。
この典型的なタイミング図では、入力周波数選択制御信号DIVIN_<1:0>の初期値（時刻Ｔ１よりも前）は００に設定され、これによりＤフリップフロップ２４０及び２４２は、それらのフリップフロップ２４０及び２４２がクロックされた際に、出力周波数選択制御信号DIVRO_<1:0>を００に設定する。これにより、ＭＵＸ２４４は未処理の参照クロックREF_INを出力する。２クロックＤフリップフロップ２４６がタイミング信号REF_D及びREF_DBの両方によってクロックされるため、それが実質的にタイミング制御信号REF_Dに適時にアライン（timely align）されている点を除いては、Ｑ出力は基本的に未処理の参照クロックREF_INである。この構成では、タイミング制御信号REF_Dは、未処理の参照クロックREF_INの周期の半分をクロックアウト（clock out）するために用いられ、タイミング制御信号REF_DBは、未処理の参照クロックREF_INの周期のもう一方の半分をクロックアウトするために用いられる。
周波数コントローラ１２０からの入力周波数制御信号DIVIN_<1:0>は、プログラマブル周波数デバイス２００内で生成された信号REF_IN、REF_D、REF_DB等と非同期でプログラマブル周波数デバイス２００により受信され得る。本例では、DIVIN_0制御信号は、タイミング図に示すように、時刻Ｔ１で論理lowレベルから論理highレベルに遷移する。これにより制御信号DIVIN_<1:0>が０１となり、これはプログラマブル周波数デバイス２００に対して半分の周波数のクロックDIV2を出力参照クロックREFOUTとして出力するよう命令する。
相異なる周波数クロックDIV2、DIV4、及びDIV8が全てlow論理レベルであれば、Ｄフリップフロップ２２２、２２４、及び２２６は、実質的にタイミング制御信号REF_DBのトリガエッジ（例えば立ち上がりエッジ）において（例えばタイミング図に示すように時刻Ｔ２で）、それらの各ＱＢ出力にhigh論理レベルをクロックアウトする。この時刻Ｔ２では、３入力ＡＮＤゲート２３４への入力はhigh論理レベルであり、これによりＡＮＤゲート２３４はhigh論理レベルを生成する。同様に、相異なる周波数クロックDIV2、DIV4、及びDIV8が全てhigh論理レベルであれば、Ｄフリップフロップ２２８、２３０、及び２３２は、実質的にタイミング制御信号REF_D1のトリガエッジ（例えば立ち上がりエッジ）において（例えばタイミング図に示すように時刻Ｔ３で）、それらの各ＱＢ出力にlow論理レベルをクロックアウトする。この時刻Ｔ３では、３入力ＮＯＲゲート２３４への入力はlow論理レベルであり、これによりＮＯＲゲート２３６はhigh論理レベルを生成する。
従って、時刻Ｔ３では、ＡＮＤゲート２３４とＮＯＲゲート２３６の両方が、それぞれの各出力にhigh論理レベルを生成する。よって、ＡＮＤゲート２３８への入力もまたhigh論理レベルであり、これによってＡＮＤゲート２３８の出力はlow論理レベルからhigh論理レベルに遷移される。このことが、Ｄフリップフロップ２４０及び２４２のクロック入力でトリガエッジを生成する。入力周波数選択制御信号DIVIN_<1:0>が今０１であるので、Ｄフリップフロップ２４０及び２４２もまた出力周波数選択制御信号DIVRO_<1:0>を０１としてクロックアウトする。これは、タイミング図では時刻Ｔ３でのDIVRO_0の立ち上がりエッジとして示されている。時刻Ｔ３で出力周波数選択制御信号DIVRO_<1:0>が０１になることにより、ＭＵＸ２４４は周波数分割されたクロックDIV2を出力する。タイミング図に示すように時刻Ｔ４では、タイミング制御信号REF_DBにより２クロックＤフリップフロップ２４６が選択されたクロックDIV2をクロックアウトする。時刻Ｔ４において、出力参照クロックREFIN及びクロックDIV2がhigh論理レベルにあり、よって出力参照クロックREFOUTの論理レベルがこの時刻では変化しないことに留意する。しかしながら時刻Ｔ５で、タイミング制御信号REF_Dのトリガエッジ（たとえば立ち上がりエッジ）により、２クロックＤフリップフロップはlow論理レベルを出力する。なぜなら、この時刻ではDIV2クロックがlow論理レベルだからである。
要約すれば、イネーブルとされている場合、プログラマブル周波数デバイス１０２は、タイミング信号REF_Dのそれと実質的に同じトリガエッジを有する出力参照クロックREFOUTを生成する。このことは、時刻Ｔ６〜Ｔ９での出力参照クロックREFOUTのトリガエッジが、タイミング制御信号REF_Dのタイミングエッジに実質的に揃っている（line up）とされる図に示される。これは、タイミング制御信号REF_Dが、選択されたREF_IN、DIV2、DIV4、またはDIV8クロックをクロックアウトするために使用されるからである。よって、クロックREF_IN、DIV2、DIV4、及びDIV8の間での変更の際、トリガエッジは実質的に揃い、よってＤＰＬＬの制御ループの動作に重大なディスターブを生じさせない。
更に、Ｄフリップフロップ２２２、２２４、２２６、２２８、２３０、及び２３２、３入力ＡＮＤゲート２３４、３入力ＮＯＲゲート２３６、並びにＡＮＤゲート２３８を備える回路は、特定の時刻で周波数変更が生じるように、出力周波数選択制御信号DIVRO_<1:0>をＭＵＸ２４４の入力で変化させるトリガエッジを生成する。本例では、未処理の参照クロックREF_INの８サイクル毎、またはクロックDIV8のサイクルにつき１回、トリガが生じる。Ｄフリップフロップ２１８、２２０、２４０、２４２を備える回路は、入力周波数選択制御信号DIVIN_<1:0>が非同期で受信され、特定の時刻に周波数変更を実行するために出力周波数選択制御信号DIVRO_<1:0>を同期的（synchronously）に生成することを可能にする。
ＡＮＤゲート２０２、遅延チェーン２０４、並びにインバータ２０６及び２０８を備える回路は、ENABLE制御信号がアサートされている場合にタイミング信号REF_D、REF_DB、及びREF_D1を生成するよう動作し、ENABLE信号がアサートされていない場合にはプログラマブル周波数デバイス２００の周波数分割機能を事実上ディセーブルとする。Ｄフリップフロップ２１０、２１２、及び２１４を備える回路は、出力参照クロックREFOUTの様々な周波数についてのソースである相異なる周波数クロックDIV2、DIV4、及びDIV8を生成する。最後に、ＭＵＸ２４８は、ENABLE制御信号がアサートされていない際に、未処理の参照クロックREF_INを単にその出力に通過させることで、周波数分割機能がバイパスされることを可能とする。
図４は、本開示の別の側面に従った、送受信機のような典型的な通信デバイスのブロック図を例示する。要約すれば、送受信機４００は、先に議論されたＤＰＬＬのある典型的なアプリケーションとして機能する。より具体的には、送受信機４００は、ＤＰＬＬの出力参照クロックREFOUTの周波数を制御する電源管理デバイスを含む。本方法では、電源管理デバイスは、高い性能が必要でない際には、ＤＰＬＬの出力参照クロックREFOUTの周波数を低くし、より高い性能が必要でない際には、出力参照クロックREFOUTの周波数を高くする。
より具体的には、送受信機４００は、アンテナ４０２、送信／受信（ＴＸ／ＲＸ）分離デバイス４０４、受信機４０６、先に議論されたＤＰＬＬを含む局部発振器（ＬＯ）４０８、電源管理デバイス４１０、及び送信機４１２を備える。アンテナ４０２は、無線媒体を介して１つまたはそれ以上の遠隔通信デバイスから無線周波数（ＲＦ）信号を受信し、無線媒体を介して１つまたはそれ以上の遠隔通信デバイスにＲＦ信号を送信するように機能する。ＴＸ／ＲＸ分離デバイス４０４は、受信機４０６の入力を送信信号から実質的に分離しつつ、受信信号を受信機４０６に送り、送信信号をアンテナ４０２に送るように機能する。受信機４０６は、受信したＲＦ信号を中間周波数（ＩＦ）またはベースバンド信号にダウンコンバートするよう機能する。送信機４１２は、ＩＦまたはベースバンド出力信号をＲＦ信号にアップコンバートするよう機能する。上記議論されたようなＤＰＬＬを含む局部発振器（ＬＯ）４０８は、それがそのダウンコンバート機能を達成できるように、受信機４０６のための受信局部発振ソースＬＯＲを供給する。同様に局部発振器（ＬＯ）４０８は、それがそのアップコンバート機能を達成できるように、送信機４１２のための送信局部発振ソースＬＯＴを供給する。
以下で詳細に議論されるように、電力管理デバイス４１０は、性能と電力消費の要求に対応して、局部発振器４０８のＤＰＬＬの出力参照クロックREFOUTの周波数を制御する。例として、ＤＰＬＬの高い性能が求められる際には、電力管理デバイス４１０は、出力参照クロックREFOUTの周波数を、未処理の参照クロックREFINのそれと実質的に同じなるように設定し得る（例えば、周波数分割＝１）。別の例としては、ＤＰＬＬの低い性能が許容され、電力の保持が望まれる際には、電力管理デバイス４１０は、出力参照クロックREFOUTの周波数を、実質的にDIV8クロックの周波数に設定し得る（例えば、周波数分割＝８）。更に別の例としては、ＤＰＬＬの中間的な性能が許容され、電力消費も同じように求められる際には、電力管理デバイス４１０は、出力参照クロックREFOUTの周波数を、実質的にDIV2またはDIV4クロックの周波数のそれに設定し得る（例えば、周波数分割＝２または４）。
図５は、本開示の他の側面に従った、典型的な送受信機４００における電力消費を制御する典型的な方法５００のフロー図を例示する。方法５００によれば、電力管理デバイス４１０は、送信機４００につき現在の性能要求を判断する（ブロック５０２）。そして電力管理デバイス４１０は、送受信機４００の現在の性能要求に基づき、ＤＰＬＬの出力参照クロックの周波数を調整する（ブロック５０４）。このプロセスは、送受信機４００の連続的な動作にわたる性能と電力消費との間の所望のトレードオフを得るため、必要に応じて繰り返され得る。ＤＰＬＬの特定のアプリケーションを例示するために送受信機が用いられたが、ＤＰＬＬは、受信機、送信機、クロック及びデータ再生デバイス、及びその他のような他のアプリケーションで用いられても良いことを理解すべきである。
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、この機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶媒体及び通信媒体の双方を含み得る。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを搬送または保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または他の遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
この発明は種々の側面に関連して述べられてきたが、この発明は更なる変形が可能であることが理解される。この出願は、この発明のあらゆる変形、使用、または適合をカバーすることを意図され、それは概してこの発明の原理に従い、そしてこの発明が属する技術内で既知の、そして慣習的なプラクティスに入る限りは、本開示からのそのような広がりを含む。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]相異なる周波数クロック（distinct frequency clock）の組から選択された参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記参照クロックのトリガエッジ（triggering edge）の同じ時間的関係を実質的に維持するように適合されたプログラマブル周波数デバイスと、
前記参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ（ＰＬＬ）と
を備える装置。
[2]前記プログラマブル周波数デバイスは、前記相異なる周波数クロックのソース（source）を備える、[1]の装置。
[3]前記相異なる周波数クロックの前記ソースは、未処理の参照クロック（raw reference clock）を受信するように適合されたフリップフロップのカスケードチェーン（cascaded chain）を備える、請求項２の装置。
[4]前記プログラマブル周波数デバイスは、前記参照クロックのために前記相異なる周波数クロック間での選択を指示する入力周波数選択制御信号を非同期で受信し、特定の時刻に前記参照クロックの前記選択を生じさせる出力周波数選択制御信号を同期して生成する、ように適合された回路を備える、[1]の装置。
[5]前記回路は、前記相異なる周波数クロックの一つの周期に一度、前記出力周波数選択制御信号を生成する、[4]の装置。
[6]前記相異なる周波数クロックの前記一つは、前記相異なるクロックのうちで最も長い周期を有する前記クロックを含む、[5]の装置。
[7]前記回路は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記出力周波数選択制御信号を同期して生成するよう適合される、[4]の装置。
[8]前記プログラマブル周波数デバイスは、前記出力周波数選択制御信号に応答して、前記相異なる周波数クロックのうちから選択されたクロックを出力するよう適合された第１マルチプレクサを更に備える、[4]の装置。
[9]前記位相ロックループ（ＰＬＬ）は、前記出力周波数選択制御信号に基づいて前記入力信号を生成するように適合された入力アキュムレータを備える、[4]の装置。
[10]前記位相ロックループ（ＰＬＬ）は、前記出力周波数選択制御信号に基づく伝達関数（transfer function）を含むフィルタを備える、[4]の装置。
[11]前記位相ロックループ（ＰＬＬ）は、前記入力信号と前記出力信号との間の位相差に関連する位相エラー信号を生成するように適合された位相エラーデバイスを備え、
前記位相エラー信号の生成における遅延は、前記出力周波数選択制御信号に基づく、[4]の装置。
[12]前記位相ロックループ（ＰＬＬ）は、
前記出力信号の位相の荒い値に関連付けられた第１信号を生成するように適合されたアキュムレータと、
前記出力信号の位相の精細な値に関連づけられた第２信号を生成するように適合された時間／デジタル変換器（ＴＤＣ）と、
前記第１及び第２信号の組み合わせに関連づけられたフィードバック位相信号を生成するように適合されたデバイスと
を備え、前記フィードバック位相信号の生成における遅延は、前記出力周波数選択制御信号に基づく、[4]の装置。
[13]タイミング制御信号に応答して前記参照クロックをクロックアウト（clock out）するように適合されたフリップフロップを更に備える、[1]の装置。
[14]前記位相ロックループ（ＰＬＬ）は、前記参照クロックを用いて前記入力信号を生成するように適合された入力アキュムレータを備える、[1]の装置。
[15]前記位相ロックループ（ＰＬＬ）は、前記参照クロックを用いて前記出力信号の位相に関連づけられた信号を生成するように適合されたラッチまたは時間／デジタル変換器（ＴＤＣ）を備える、[1]の装置。
[16]参照クロックを供給する方法であって、
相異なる周波数クロック（distinct frequency clock）の組から第１クロックを選択することと、
前記第１クロックを前記参照クロックとして供給することと、
前記相異なる周波数クロックの組から第２クロックを選択することと、
前記第２クロックを前記参照クロックとして供給することと
を備え、前記第１クロックの第１周波数は、前記第２クロックの第２周波数と異なり、
前記第２クロックのトリガエッジ（triggering edge）の時間的関係は、前記第１クロックのトリガエッジの時間的関係と実質的に同じである、方法。
[17]前記相異なる周波数クロックを生成すること、を更に備える[16]の方法。
[18]前記相異なる周波数クロックは、未処理の参照クロック（raw reference clock）の周波数を分割（divide）することにより、前記相異なる周波数クロックを生成すること、を備える[16]の方法。
[19]前記第２クロックを前記参照クロックとして選択するための第１周波数選択制御信号を受信すること、を更に備え、
前記第２クロックを前記参照クロックとして選択することは、前記第１周波数選択制御信号に応答して実行される、[16]の方法。
[20]前記第１周波数選択制御信号を受信することは、前記第１周波数選択制御信号を非同期に受信すること、を備え、
第２周波数選択制御信号を同期して生成すること、を更に備え、
更に、前記第２クロックを前記参照クロックとして選択することは、前記第２周波数選択制御信号に応答して実行される、[19]の方法。
[21]前記第２周波数選択制御信号を生成することは、前記相異なる周波数クロックの一つの周期に一度、前記第２周波数選択制御信号を生成すること、を備える[20]の方法。
[22]前記第２周波数選択制御信号を生成することは、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第２周波数選択制御信号を生成すること、を備える[20]の方法。
[23]前記第１及び第２クロックを前記参照クロックとして供給することは、前記参照クロックを位相ロックループ（ＰＬＬ）に供給すること、を備える[16]の方法。
[24]相異なる周波数クロック（distinct frequency clock）の組から選択された参照クロックを生成する手段と、
前記相異なる周波数クロック間の切り替えの際に、前記参照クロックのトリガエッジ（triggering edge）の同じ時間的関係を実質的に維持する手段と、
前記参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立する手段と
を備える装置。
[25]前記相異なる周波数クロックを生成する手段、を更に備える[24]の装置。
[26]前記参照クロックのために前記相異なる周波数クロック間での選択を指示する第１周波数選択制御信号を非同期で受信する手段と、
特定の時刻に前記参照クロックの前記選択を生じさせる第２周波数選択制御信号を同期して生成する手段と
を更に備える[24]の装置。
[27]前記第２周波数選択制御信号を同期して生成する手段は、前記相異なる周波数クロックの一つの周期に一度、前記第２周波数選択制御信号を生成するように適合される、[26]の装置。
[28]前記第２周波数選択制御信号を同期して生成する手段は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第２周波数選択制御信号を生成するように適合される、[26]の装置。
[29]受信機または送信機と、
参照クロックを用いて前記受信機または送信機の局部発振ソース（source）を生成するように適合された局部発振器（ＬＯ）と、
相異なる周波数クロック（distinct frequency clock）の組から選択された参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記参照クロックのトリガエッジ（triggering edge）の同じ時間的関係を実質的に維持するように適合されたプログラマブル周波数デバイスと
を備える通信デバイス。
[30]前記受信機または送信機の性能要求を判断するように適合され、前記受信機または送信機の前記性能要求に基づいて前記プログラマブル周波数デバイスに周波数選択制御信号を供給するように適合された電源管理デバイス、を更に備える[29]の通信デバイス。
[31]コンピュータに対して参照クロックを供給させるコードを備えるコンピュータ読み取り可能な媒体を備えるコンピュータプログラム製品であって、前記コードは、
相異なる周波数クロック（distinct frequency clock）の組から第１クロックを選択する命令と、
前記第１クロックを前記参照クロックとして供給する命令と、
前記相異なる周波数クロックの前記組から第２クロックを選択する命令と、
前記第２クロックを前記参照クロックとして供給する命令と
を備え、前記第１クロックの第１周波数は、前記第２クロックの第２周波数と異なり、
前記第２クロックのトリガエッジ（triggering edge）の時間的関係は、前記第１クロックのトリガエッジの時間的関係と実質的に同じである、コンピュータプログラム製品。
[32]前記コンピュータに対して参照クロックを供給させるコードは、前記相異なる周波数クロックを生成する命令、を更に備える[31]のコンピュータプログラム製品。
[33]前記第１及び第２クロックを前記参照クロックとして供給する命令は、前記参照クロックを位相ロックループ（ＰＬＬ）に供給する命令、を備える[31]のコンピュータプログラム製品。
[34]前記コンピュータに対して参照クロックを供給させるコードは、前記第２クロックを前記参照信号として選択するための第１周波数選択制御信号を受信する命令を備え、
前記第２クロックを前記参照クロックとして選択することは、前記第１周波数選択制御信号に応答して実行される、[31]のコンピュータプログラム製品。
[35]前記第１周波数選択制御信号を受信する命令は、前記第１周波数選択制御信号を非同期に受信する命令を備え、
第２周波数選択制御信号を同期して生成する命令、を更に備え、
更に、前記第２クロックを前記参照クロックとして選択することは、前記第２周波数選択制御信号に応答して実行される、[34]のコンピュータプログラム製品。
[36]前記第２周波数選択制御信号を生成する命令は、前記相異なる周波数クロックの一つの周期に一度、前記第２周波数選択制御信号を生成する命令を備える[35]のコンピュータプログラム製品。
[37]前記第２周波数選択制御信号を生成する命令は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第２周波数選択制御信号を生成する命令を備える[35]のコンピュータプログラム製品。

Claims (28)

  1. 相異なる周波数クロック（distinct frequency clock）の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ（triggering edge）を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
    前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ（ＰＬＬ）と
    を備え、
    前記ＰＬＬは、時間／デジタル変換器（ＴＤＣ）、入力アキュムレータを含むデジタル位相ロックループ（ＤＰＬＬ）であり、
    前記プログラマブル周波数デバイスは、前記出力参照クロックのために前記相異なる周波数クロック間での選択を指示する入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を生じさせる出力周波数選択制御信号を、特定の時刻に同期して生成する、ように適合された回路を備え、
    前記入力アキュムレータは、前記出力周波数選択制御信号に基づいて前記入力信号を生成するように適合されている装置。
  2. 前記ＴＤＣは、前記出力参照クロック及び前記出力信号を受信するように適合され、
    前記入力アキュムレータは、前記出力参照クロック及び前記入力信号を受信するように適合されている請求項１の装置。
  3. 前記プログラマブル周波数デバイスは、前記相異なる周波数クロックのソース（source）を備える、請求項２の装置。
  4. 前記相異なる周波数クロックの前記ソースは、未処理の参照クロック（raw reference clock）を受信するように適合されたフリップフロップのカスケードチェーン（cascaded chain）を備える、請求項３の装置。
  5. 前記回路は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記出力周波数選択制御信号を、前記特定の時刻に同期して生成するよう適合される、請求項１の装置。
  6. 前記プログラマブル周波数デバイスは、前記出力周波数選択制御信号に応答して、前記相異なる周波数クロックのうちから選択されたクロックを出力するよう適合された第１マルチプレクサを更に備える、請求項１の装置。
  7. 前記位相ロックループ（ＰＬＬ）は、前記入力信号と前記出力信号との間の位相差に関連する位相エラー信号を生成するように適合された位相エラーデバイスを備え、
    前記位相エラー信号の生成における遅延は、前記出力周波数選択制御信号に基づく、請求項１の装置。
  8. タイミング制御信号に応答して前記出力参照クロックをクロックアウト（clock out）するように適合されたフリップフロップを更に備える、請求項２の装置。
  9. 前記プログラマブル周波数デバイスは、未処理の参照クロックから、前記相異なる周波数クロックの組を生成し、前記未処理の参照クロックは、複数のエッジを有し、前記プログラマブル周波数デバイスは、前記出力参照クロックの全てのエッジが、前記未処理の参照クロックの前記複数のエッジと時間が合わせられるように、前記相異なる周波数クロック間で切り替える請求項１の装置。
  10. 前記位相ロックループ（ＰＬＬ）は、前記出力参照クロックを用いて前記入力信号を生成するように適合された入力アキュムレータを備える、請求項１の装置。
  11. 前記位相ロックループ（ＰＬＬ）は、前記出力参照クロックを用いて前記出力信号の位相に関連づけられた信号を生成するように適合されたラッチまたは時間／デジタル変換器（ＴＤＣ）を備える、請求項１の装置。
  12. 相異なる周波数クロック（distinct frequency clock）の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ（triggering edge）を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
    前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ（ＰＬＬ）と、
    を備え、
    前記プログラマブル周波数デバイスは、前記出力参照クロックについての相異なる周波数クロック間の選択を示す入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を引き起こす出力周波数選択制御信号を、特定の時刻に同期して生成するように適合された回路を備え、
    前記回路は、前記相異なる周波数クロックの一つの周期に一度、前記出力周波数選択制御信号を生成し、
    前記ＰＬＬは、入力アキュムレータを含み、
    前記入力アキュムレータは、前記出力周波数選択制御信号に基づいて前記入力信号を生成するように適合されている装置。
  13. 前記相異なる周波数クロックの前記一つは、前記相異なるクロックのうちで最も長い周期を有する前記クロックを含む、請求項１２の装置。
  14. 相異なる周波数クロック（distinct frequency clock）の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ（triggering edge）を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
    前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ（ＰＬＬ）と、
    を備え、
    前記プログラマブル周波数デバイスは、前記出力参照クロックについての相異なる周波数クロック間の選択を示す入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を引き起こす出力周波数選択制御信号を、特定の時刻に同期して生成し、
    前記位相ロックループ（ＰＬＬ）は、前記出力周波数選択制御信号に基づく伝達関数（transfer function）を含むフィルタを備える装置。
  15. 相異なる周波数クロック（distinct frequency clock）の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ（triggering edge）を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
    前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ（ＰＬＬ）と、
    を備え、
    前記プログラマブル周波数デバイスは、前記出力参照クロックについての相異なる周波数クロック間の選択を示す入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を引き起こす出力周波数選択制御信号を、特定の時刻に同期して生成し、
    前記位相ロックループ（ＰＬＬ）は、
    前記出力信号の位相の荒い値に関連付けられた第１信号を生成するように適合されたアキュムレータと、
    前記出力信号の位相の精細な値に関連づけられた第２信号を生成するように適合された時間／デジタル変換器（ＴＤＣ）と、
    前記第１及び第２信号の組み合わせに関連づけられたフィードバック位相信号を生成するように適合されたデバイスと
    を備え、前記フィードバック位相信号の生成における遅延は、前記出力周波数選択制御信号に基づく装置。
  16. 出力参照クロックを供給する方法であって、
    相異なる周波数クロック（distinct frequency clock）の組から第１クロックを選択することと、
    前記第１クロックを前記出力参照クロックとして供給することと、
    前記相異なる周波数クロックの組から第２クロックを選択することと、
    前記第２クロックを前記出力参照クロックとして供給することと、
    前記出力参照クロックをデジタル位相ロック・ループ（ＤＰＬＬ）の入力アキュムレータへ提供することと、
    前記出力参照クロックを、前記ＤＰＬＬにおいての時間／デジタル変換器（ＴＤＣ）に提供することと、
    前記第２クロックを前記出力参照クロックとして選択するための第１周波数選択制御信号を受信することと、
    前記第２クロックの前記選択を生じさせる第２周波数選択制御信号を、特定の時刻に同期して生成することと、
    を備え、前記第１クロックの第１周波数は、前記第２クロックの第２周波数と異なり、
    前記第２クロックのトリガエッジ（triggering edge）、及び前記第１クロックのトリガエッジは、入力参照クロック信号を遅延させたタイミング信号のトリガエッジと揃っており、
    前記入力アキュムレータは、前記第２周波数選択制御信号に基づいて入力信号を前記ＤＰＬＬに対して生成するように適合されている方法。
  17. 前記第２クロックを前記出力参照クロックとして選択することは、前記第１周波数選択制御信号に応答して実行される、請求項１６の方法。
  18. 更に、前記第２クロックを前記出力参照クロックとして選択することは、前記第２周波数選択制御信号に応答して実行される、請求項１７の方法。
  19. 前記第２周波数選択制御信号を生成することは、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第２周波数選択制御信号を生成すること、を備える請求項１８の方法。
  20. 前記相異なる周波数クロックを生成すること、を更に備える請求項１６の方法。
  21. 前記相異なる周波数クロックは、未処理の参照クロック（raw reference clock）の周波数を分割（divide）することにより、前記相異なる周波数クロックを生成すること、を備える請求項１６の方法。
  22. 前記出力参照クロックを前記ＤＰＬＬのデジタル制御発振器（ＤＣＯ）へ提供することを更に備える請求項１６の方法。
  23. デジタル位相ロック・ループ（ＤＰＬＬ）の入力アキュムレータに出力参照クロックを提供する方法において、
    相異なる周波数クロック（distinct frequency clock）の組から第１のクロックを選択することと、
    前記出力参照クロックとして、前記第１のクロックを提供することと、
    前記相異なる周波数クロック（distinct frequency clock）の組から第２のクロックを選択し、前記第１のクロックの第１の周波数は、前記第２のクロックの第２の周波数と異なることと、
    前記出力参照クロックとして前記第２のクロックを提供し、前記第２クロックのトリガエッジ（triggering edge）、及び前記第１クロックのトリガエッジは、入力参照クロック信号を遅延させたタイミング信号のトリガエッジと揃っていることと、
    前記出力参照クロックとして、前記第２のクロックを選択する第１の周波数選択制御信号を受信し、前記出力参照クロックとして前記第２のクロックを選択することは、前記第１の周波数選択制御信号に応じて実行されることと、
    前記特定の時刻に同期して第２の周波数選択制御信号を生成することとを含み、
    前記出力参照クロックとして、前記第２のクロックを選択することは、前記第２の周波数選択制御信号に応じて実行され、
    前記第２の周波数選択制御信号を生成することは、前記相異なる周波数クロックの一つの周期に一度、前記第２の周波数選択制御信号を生成することを含み、
    前記入力アキュムレータは、前記第２の周波数選択制御信号に基づいて入力信号を生成するように適合されている方法。
  24. 相異なる周波数クロック（distinct frequency clock）の組から選択された出力参照クロックを生成する手段と、
    前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ（triggering edge）を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃える手段と、
    前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するデジタル位相ロックループ（ＤＰＬＬ）と、
    前記出力参照クロックについて、前記相異なる周波数クロック間の選択を示す第１の周波数選択制御信号を受信する手段と、
    特定の時刻に同期して、前記出力参照クロックの前記選択を引き起こす第２の周波数選択制御信号を生成する手段と、
    前記第２の周波数選択制御信号に基づいて、前記ＤＰＬＬに対して入力信号を生成する手段と、
    を備え、
    前記第２の周波数選択制御信号を、前記特定の時刻に同期して生成する手段は、前記相異なる周波数クロックの一つの周期に一度、前記第２周波数選択制御信号を生成するように適合されている装置。
  25. 未処理の参照クロックを受信し、前記未処理の参照クロックから相異なる周波数クロック（distinct frequency clock）の組を生成する手段と、
    入力アキュムレータ、及び時間／デジタル変換器（ＴＤＣ）を備えるデジタル位相ロックループ（ＤＰＬＬ）と、
    を備え、
    前記未処理の参照クロックは複数のエッジを有し、前記組の前記周波数クロックのそれぞれは複数のエッジを有し、前記手段は、前記組の第１の前記周波数クロックを選択し、出力参照クロックとして前記選択された周波数クロックを出力し、第２の前記周波数クロックを選択するように切り替え、前記出力参照クロックの全てのエッジは、前記切り替えの前後の両方で前記未処理の参照クロックの複数のエッジと時間が合わせられるように、前記出力参照クロックとして前記第２の選択された周波数クロックを出力し、
    前記手段は、前記出力参照クロックのために前記相異なる周波数クロック間での選択を指示する入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を生じさせる出力周波数選択制御信号を、特定の時刻に同期して生成する、ように適合された手段を備え、
    前記入力アキュムレータは、ＤＰＬＬ入力信号及び前記出力参照クロックを受信するように適合され、前記ＴＤＣは、ＤＰＬＬ出力信号及び前記出力参照クロックを受信するように適合され、
    前記入力アキュムレータは、前記出力周波数選択制御信号に基づいて入力アキュムレータ出力信号を生成するように適合されている装置。
  26. 前記ＤＰＬＬは更にデジタル制御発振器（ＤＣＯ）を含み、前記ＤＣＯは、前記ＤＰＬＬ出力信号を出力し、前記出力参照クロックを受信するように適合される請求項２５の装置。
  27. プロセッサ読み取り可能な命令を記憶する、非一時的なプロセッサ読み取り可能記憶媒体であって、
    プロセッサ読み取り可能な命令の実行は、
    （ａ）周波数コントローラに、プログラマブル周波数デバイスが出力参照クロックとして第１の周波数クロックの出力から、前記出力参照クロックとして第２の周波数クロックの出力へと切り替えるように、入力周波数選択制御信号を前記プログラマブル周波数デバイスへ送信させ、前記プログラマブル周波数デバイスは、未処理の参照クロックを受信し、前記未処理の参照クロックから前記第１の周波数クロック及び前記第２の周波数クロックを生成し、前記第２の周波数クロックの出力に切り替えるための出力周波数選択制御信号を、特定の時刻に同期して生成し、前記未処理の参照クロックは複数のエッジを有し、前記出力参照クロックは複数のエッジを有し、前記切り替えは、前記出力参照クロックの全てのエッジが、前記切り替えの前後の両方における前記未処理の参照クロックのエッジと時間が合わせられるように生じること
    を目的とし、
    前記プログラマブル周波数デバイスは、前記出力周波数選択制御信号に基づいてデジタル位相ロックループ（ＤＰＬＬ）に対して入力信号を生成するように構成されている入力アキュムレータに、前記出力参照クロックを提供する、非一時的なプロセッサ読み取り可能記憶媒体。
  28. プロセッサ読み取り可能な命令の実行はまた、
    （ｂ）パフォーマンス要求を決定し、前記決定に対応して、前記周波数コントローラに、（ａ）の前記入力周波数選択制御信号を送信させることを目的とする請求項２７の非一時的なプロセッサ読み取り可能記憶媒体。
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