CN102017418B - 控制数字锁相环(dpll)中的功率消耗的系统和方法 - Google Patents

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Abstract

一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。

Description

控制数字锁相环(DPLL)中的功率消耗的系统和方法
技术领域
本发明大体上涉及锁相环(PLL)，且特定来说，涉及一种控制数字锁相环(DPLL)中的功率消耗的系统和方法。
背景技术
通信装置通常包括用于同步地将信号发射到其它远程通信装置和从其它远程通信装置接收信号的本机振荡器(LO)。通常，经由经界定的频率信道而发送或接收这些信号。为了选择特定频率信道，通常改变LO的频率，以便经由选定信道而适当地发射或接收信号。通常，使用例如数字锁相环(DPLL)的锁相环(PLL)以执行LO频率的改变。
典型的DPLL包括若干数字装置，例如，输入累加器、低通滤波器(LPF)(通常被称为“环滤波器”)、数字控制振荡器(DCO)、DCO累加器、时间-数字转换器(TDC)和其它数字装置。这些数字装置中的一些使用参考时钟以执行其既定功能。举例来说，输入累加器使用参考时钟以产生指示到DPLL的输入信号的相位和频率的信号。而且，DCO累加器和TDC使用参考时钟以产生指示DCO的输出信号的相位和频率的信号。
此类数字装置的功率消耗通常与参考时钟的频率成比例或正相关。因此，DPLL在参考时钟的频率相对较高时消耗较多功率，且在参考时钟的频率相对较低时消耗较少功率。通常，使用此类DPLL的通信装置为使用有限功率供应(例如，电池)以连续操作的便携式装置。为了延长此类通信装置的连续操作，优选使所述装置在无论何时可能时在低功率模式中操作。此可被实现的一种方式是通过在通信装置不需要在高性能模式中操作时降低参考时钟的频率。
改变参考时钟的频率的一个问题为：其应在不显著地影响DPLL的环控制的情况下进行。已开发出允许在不显著地影响DPLL的环控制的情况下改变参考时钟的频率的现有方法。然而，这些方法通常花费大量时间来执行频率改变和再锁定操作，其在许多应用中可能为不可接受的。
发明内容
本发明的一方面涉及一种设备，所述设备包含可编程频率装置，可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中可编程频率装置进一步适于在相异频率时钟之间切换时维持参考时钟的触发沿的相同的时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，锁相环(PLL)使用选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持参考时钟的大体上相同的时间关系，在改变参考时钟的频率的同时未显著地干扰锁相环(PLL)的连续且有效的操作。此可用以控制设备的功率消耗。
在本发明的又一方面中，可编程频率装置包含相异频率时钟的源，源可包含适于由原始参考时钟驱动的级联式触发器链。在又一方面中，可编程频率装置包含电路，所述电路适于异步地接收指示针对参考时钟的在相异频率时钟中的选择的输入频率选择控制信号，且同步地产生致使在特定时间处选择参考时钟的输出频率选择控制信号。在再一方面中，在相异频率时钟中的一者(例如，具有最长周期的时钟)的一周期内产生一次输出频率选择控制信号。在另一方面中，响应于相异频率时钟处于预定逻辑电平(例如，全高或全低)而产生输出频率选择控制信号。
当结合附图来考虑时，本发明的其它方面、优点和新颖特征将从本发明的以下详细描述而变得显而易见。
附图说明
图1说明根据本发明的一方面的示范性数字锁相环(DPLL)的框图。
图2说明根据本发明的另一方面的示范性可编程频率装置的示意图。
图3说明在根据本发明的另一方面的示范性可编程频率装置内所产生的示范性信号的时序图。
图4说明根据本发明的另一方面的示范性通信装置的框图。
图5说明控制根据本发明的另一方面的示范性通信装置中的功率消耗的示范性方法的流程图。
具体实施方式
图1说明根据本发明的一方面的示范性数字锁相环(DPLL)100的框图。总之，DPLL允许在不显著地影响DPLL的环控制的情况下用于功率消耗目的的参考时钟的频率的可编程性。DPLL通过确保当参考时钟频率改变时参考时钟的触发沿的时序大体上不改变而执行此过程。如先前所论述，当参考时钟的频率大体上减小时，DPLL可置于低功率模式中。相反地，当参考时钟的频率大体上增加时，DPLL可置于高功率模式中。
特定来说，DPLL包含可编程频率装置102、输入累加器104、第一求和装置106、低通滤波器(LPF)或环滤波器108、数字控制振荡器(DCO)110、时间-数字转换器(TDC)112、DCO累加器114、锁存器116、第二求和装置118和频率控制器120。
可编程频率装置102接收原始参考时钟REF_IN且基于输入控制信号ENABLE和DIVIN_<1:0>而产生输出参考时钟REFOUT。ENABLE信号实现基于频率选择控制信号DIVIN_<1:0>而改变参考时钟频率的功能。举例来说，如果减活或未断言ENABLE信号，则可编程频率装置102仅将原始参考信号REF_IN传递到其输出(例如，)。另一方面，如果激活或断言ENABLE信号，则可编程频率装置102产生具有与原始参考时钟REF_IN的频率相关且基于频率选择控制信号DIVIN_<1:0>的频率的输出参考时钟REFOUT。
举例来说，如果DIVIN_<1:0>为00，则可编程频率装置102将原始参考时钟REF_IN的频率除以一(1)倍以产生输出参考时钟REFOUT(例如，)。如果DIVIN<1:0>为01，则可编程频率装置102将原始参考时钟REF_IN的频率除以二(2)倍以产生输出参考时钟REFOUT(例如，)。如果DIVIN_<1:0>为11，则可编程频率装置102将原始参考时钟REF_IN的频率除以四(4)倍以产生输出参考时钟REFOUT(例如，)。而且，如果DIVIN_<1:0>为10，则可编程频率装置102将原始参考时钟REF_IN的频率除以八(8)倍以产生输出参考时钟REFOUT(例如，)。
如先前所论述，可编程频率装置102以触发沿的时序或时间关系大体上不会随着频率的改变而改变的方式来执行频率的改变。此防止或减少DPLL 100的环控制中的破坏的可能性。可编程频率装置102还适于异步地接收输入频率选择控制信号DIVIN_<1:0>，且同步地产生指令DPLL 100的具有选定频率的其它模块用于输出参考时钟REFOUT的输出频率选择控制信号DIVRO_<1:0>。
输入累加器104接收PLL输入和输出参考时钟REFOUT，且产生输入相位信号。本质上，输入累加器104包含通过PLL输入所规定的数目而对输出参考信号的周期进行计数的计数器。举例来说，如果PLL输入为10，则计数器通过10(例如，0、10、20、30，等等)进行计数。PLL输入规定DCO输出的频率与输出参考时钟REFOUT的频率的比率。举例来说，如果输出参考时钟REFOUT的频率为100MHz且PLL输入为10，则DCO输出的频率(当环经锁定时)处于大约1GHz。如果频率选择控制信号DIVRO_<1:0>为00，则输入累加器104通过1x PLL输入而对输出参考时钟REFOUT的周期进行计数(例如，因为)。如果频率选择控制信号DIVRO_<1:0>为01，则输入累加器104通过2x PLL输入而对输出参考时钟REFOUT的周期进行计数(例如，因为)。如果频率选择控制信号DIVRO_<1:0>为11，则输入累加器104通过4xPLL输入而对输出参考时钟REFOUT的周期进行计数(例如，因为)。而且，如果频率选择控制信号DIVRO_<1:0>为10，则输入累加器104通过8x PLL输入而对输出参考时钟REFOUT的周期进行计数(例如，因为)。
第一求和装置106接收来自输入累加器104的输入相位信号和来自第二求和装置118的反馈相位信号，且产生指示输入相位信号与反馈相位信号之间的相位差的相位误差信号。为了时序和误差校正目的，第一求和装置106可接收输出参考时钟REFOUT和频率选择控制信号DIVRO_<1:0>。举例来说，第一求和装置106可在其已接收来自输入累加器104和第二求和装置118的相位信号之后的输出参考时钟REFOUT的一个(1)时钟周期内产生相位误差信号。由于REFOUT时钟的频率(即，时钟周期)可由可编程频率装置102改变，所以第一求和装置106为了设定用于输出相位误差信号的适当延迟的目的而接收频率选择控制信号DIVRO_<1:0>和输出参考时钟REFOUT。
LPF或环滤波器108对来自第一求和装置106的相位误差信号进行滤波以产生用于DCO 110的频率控制信号。环滤波器108的转移函数可取决于输出参考时钟REFOUT的频率。因此，环滤波器108还接收输出参考时钟REFOUT和频率选择控制信号DIVRO_<1:0>，以向环滤波器108通知参考时钟REFOUT的当前频率。环滤波器108使用此信息以根据输出参考时钟REFOUT的当前频率来调整其转移函数。
DCO 110接收来自环滤波器108的频率控制信号和输出参考时钟REFOUT，且当控制环经锁定时产生与输入相位信号具有指定相位关系的PLL输出信号。DCO累加器114产生指示PLL输出信号的相位的粗略测量的信号。本质上，DCO累加器114包含对PLL输出信号的周期进行递增地计数的计数器。锁存器116响应于输出参考时钟REFOUT的触发沿而输出粗略相位信息。
TDC 112产生指示PLL输出信号的相位的精细测量的信号。特定来说，TDC 112包含接收PLL输出信号的延迟元件链。延迟元件的输出分别耦合到触发器的数据输入。触发器通过输出参考时钟REFOUT而经计时。触发器的Q输出耦合到温度计解码器，温度计解码器产生指示PLL输出信号的相位与参考时钟REFOUT的相位之间的分数差的信号。应理解，频率除法器可位于DCO 110的输出与DCO累加器114和TDC 112的输入之间。
第二求和装置118接收分别来自锁存器116和TDC 112的粗略相位信号和精细相位信号，且产生与PLL输出信号的相位相关的反馈相位信号。为了时序和误差校正目的，第二求和装置118可接收输出参考时钟REFOUT和频率选择控制信号DIVRO_<1:0>。举例来说，第二求和装置118可在其已接收来自锁存器116和TDC 112的相位信息之后的输出参考时钟REFOUT的一个(1)时钟周期内产生反馈相位信号。由于可由可编程频率装置102改变输出参考时钟REFOUT的频率(即，时钟周期)，所以第二求和装置118接收输出参考时钟REFOUT和频率选择控制信号DIVRO_<1:0>，以向第二求和装置118通知输出参考时钟REFOUT的当前频率。第二求和装置106使用此信息以选择用于输出反馈相位信号的适当延迟。
频率控制器120产生用于可编程频率装置102的输入频率选择DIVIN_<1:0>和ENABLE控制信号。基于指定的功率节省算法，频率控制器120可致使参考时钟REFOUT的频率减小(例如)二(2)、四(4)或八(8)倍，以便将DPLL 100置于指定的功率消耗模式中。当DPLL不需要在高性能模式中操作时，频率控制器120可执行参考时钟REFOUT的频率的此减小，且由频率减小引起的减少的功率消耗将延长装置在通过有限功率供应(例如，电池)而操作时的连续操作。当DPLL 100需要高性能时，频率控制器120可递增参考时钟REFOUT的频率，使得实现较佳的环控制。频率控制器120还可通过减活或未断言ENABLE信号而完全停用频率改变功能。
图2说明根据本发明的另一方面的示范性可编程频率装置200的框图。可编程频率装置200仅为先前所论述的可编程频率装置102的详细实施方案的一个实例。特定来说，可编程频率装置200响应于控制信号ENABLE以启用或停用频率除法操作，且执行如由输入频率选择控制信号DIVIN_<1:0>规定的适当频率选择操作。而且，如先前所论述，可编程频率装置200执行频率改变，使得在输出参考时钟REFOUT的不同频率之间切换时触发沿(例如，上升沿)的时间关系大体上不改变。以此方式，参考时钟REFOUT的频率的改变最低程度地干扰环控制。
特定来说，可编程频率装置200包含：第一“与”门202；延迟元件链204；第一反相器206和第二反相器208；多个D触发器210、212、214、218、220、222、224、226、228、230、232、240和242；三输入“与”门234；三输入“异或”(NOR)门236；第二“与”门238；四输入多路复用器(MUX)244；二时钟D触发器246；以及二输入MUX 248。
“与”门202包括适于接收原始参考时钟REF_IN的第一输入，和适于接收来自频率控制器120的ENABLE控制信号的第二输入。“与”门202包括耦合到延迟链204的输入的输出。延迟链204又包括耦合到第一反相器206的输入的输出，第一反相器206又包括耦合到第二反相器208的输入的输出。如下文更详细地论述，分别在延迟链204、第一反相器206和第二反相器208的输出处产生三个时序控制信号REF_D、REF_DB和REF_D1。
D触发器210包括适于接收原始参考时钟REF_IN的时钟输入、耦合到其数据输入的QB输出，和耦合到D触发器212的时钟输入的Q输出。D触发器212又包括耦合到其数据输入的QB输出，和耦合到D触发器214的时钟输入的Q输出。D触发器214包括耦合到其数据输入的QB输出。三个级联式触发器210、212和214操作以对原始参考时钟REF_IN的频率进行除法运算，以分别在D触发器210、212和214的Q输出处产生相异频率时钟DIV2、DIV4和DIV8。时钟DIV2具有为原始参考时钟REF_IN的频率的大体上一半的频率；时钟DIV4具有为原始参考时钟REF_IN的频率的大体上四分之一的频率；且时钟DIV8具有为原始参考时钟REF_IN的频率的大体上八分之一的频率。
D触发器222包括适于接收时钟DIV2的数据输入、用以接收时序控制信号REF_DB的时钟输入，和耦合到三输入“与”门234的第一输入的QB输出。类似地，D触发器224包括适于接收时钟DIV4的数据输入、用以接收时序控制信号REF_DB的时钟输入，和耦合到三输入“与”门234的第二输入的QB输出。另外，D触发器226包括适于接收时钟DIV8的数据输入、用以接收时序控制信号REF_DB的时钟输入，和耦合到三输入“与”门234的第三输入的QB输出。如下文更详细地论述，D触发器222、224和226辅助建立用于同步地触发输出参考时钟REFOUT的频率的改变的时间。
D触发器228包括适于接收时钟DIV2的数据输入、用以接收时序控制信号REF_D1的时钟输入，和耦合到三输入“异或”门236的第一输入的QB输出。类似地，D触发器230包括适于接收时钟DIV4的数据输入、用以接收时序控制信号REF_D1的时钟输入，和耦合到三输入“异或”门236的第二输入的QB输出。另外，D触发器232包括适于接收时钟DIV8的数据输入、用以接收时序控制信号REF_D1的时钟输入，和耦合到三输入“异或”门236的第三输入的QB输出。如下文更详细地论述，D触发器228、230和232辅助建立用于同步地触发输出参考时钟REFOUT的频率的改变的时间。
三输入“与”门234包括耦合到第二“与”门238的第一输入的输出。三输入“异或”门236包括耦合到第二“与”门238的第二输入的输出。第二“与”门238的输出耦合到D触发器240和242的时钟输入。D触发器218包括适于接收来自频率控制器120的输入频率选择控制信号DIVIN_1的数据输入、用以接收时序控制信号REF_DB的时钟输入，和耦合到D触发器242的数据输入的Q输出。D触发器220包括适于接收来自频率控制器120的输入频率选择控制信号DIVIN_0的数据输入、用以接收时序控制信号REF_DB的时钟输入，和耦合到D触发器240的数据输入的Q输出。在D触发器240和242的相应Q输出处产生输出频率选择控制信号DIVRO_0和DIVRO_1。
四输入MUX 244包括适于接收原始参考时钟REF_IN和相异频率时钟DIV2、DIV4和DIV8的四个输入。四输入MUX包括适于接收输出频率选择控制信号DIVRO_0和DIVRI_1的两个选择输入。四输入MUX 244包括耦合到二时钟D触发器246的数据输入的输出。二时钟D触发器246又包括适于接收时序控制信号REF_D的第一时钟输入，和适于接收时序控制信号REF_DB的第二时钟输入。二时钟D触发器246包括耦合到二输入MUX 248的第一输入的Q输出。二输入MUX 248又包括适于接收原始参考时钟REF_IN的第二输入，和适于产生输出参考时钟REFOUT的输出。现将论述可编程频率装置200的操作。
图3说明在根据本发明的另一方面的示范性可编程频率装置200内所产生的示范性信号的时序图。顶部图形说明原始参考时钟REF_IN。下一图形说明时序控制信号REF_D。应注意，时序控制信号REF_D大体上为原始参考时钟REF_IN归因于延迟链204的延迟版本。下一图形说明大体上为经反相时序控制信号REF_D的时序信号REF_DB。下一图形说明大体上为时序信号REF_D的延迟版本的时序信号REF_D1。后续三个图形分别说明相异频率时钟DIV2、DIV4和DIV8。下一对图形说明由频率控制器120产生的输入频率选择控制信号DIVIN_1和DIVIN_0的实例。下一图形说明输出频率选择控制信号DIVRO_0的实例。而且，最后图形说明输出参考时钟REFOUT。
ENABLE控制信号用以启用或停用可编程频率装置200的频率除法功能。如果未断言ENABLE控制信号(意味着停用可编程频率除法功能)，则低逻辑电平出现于“与”门202的ENABLE输入处。此基本上停用时序信号REF_D、REF_DB和REF_D1。此实际上停用可编程频率装置200的实质上全部。而且，未经断言的ENABLE控制信号致使MUX 248输出原始参考时钟REF_IN作为输出参考时钟REFOUT。因此，通过使ENABLE控制信号不经断言，可绕过频率除法功能。
另一方面，如果断言ENABLE控制信号，则“与”门202允许原始参考时钟REF_IN施加到延迟链204的输入，借此允许产生时序控制信号REF_D、REF_DB和REF_D1。另外，经断言的ENABLE控制信号致使MUX 248选择二时钟D触发器246的Q输出处的信号作为输出参考时钟REFOUT。
在此示范性时序图中，将输入频率选择控制信号DIVIN_<1:0>的初始值(在时间T1之前)设定为00，其又致使D触发器240和242在这些触发器240和242经计时时将输出频率选择控制信号DIVRO_<1:0>设定为00。此致使MUX 244输出原始参考时钟REF_IN。由于二时钟D触发器246通过两个时序信号REF_D和REF_DB而经计时，所以Q输出本质上为原始参考时钟REF_IN，除了其与时序控制信号REF_D大体上在时间上对准以外。在此配置中，时序控制信号REF_D用以对原始参考时钟REF_IN的一半周期进行时钟输出，且时序控制信号REF_DB用以对原始参考时钟REF_IN的另一半周期进行时钟输出。
来自频率控制器120的输入频率控制信号DIVIN_<1:0>可由可编程频率装置200与在可编程频率装置200中所产生的信号REF_IN、REF_D、REF_DB等异步地接收。在此实例中，如时序图中所标注，DIVIN_0控制信号在时间T1处从逻辑低电平转变到高逻辑电平。此使控制信号DIVIN_<1:0>为01，其指令可编程频率装置200输出一半频率的时钟DIV2作为输出参考时钟REFOUT。
当相异频率时钟DIV2、DIV4和DIV8均处于低逻辑电平时，D触发器222、224和226大体上在时序控制信号REF_DB的触发沿(例如，上升沿)处(例如，在如时序图中所指示的时间T2处)在其相应QB输出处对高逻辑电平进行时钟输出。在此时间T2处，到三输入“与”门234的输入处于高逻辑电平，借此致使“与”门234产生高逻辑电平。类似地，当相异频率时钟DIV2、DIV4和DIV8均处于高逻辑电平时，D触发器228、230和232大体上在时序控制信号REF_D1的触发沿(例如，上升沿)处(例如，在如时序图中所指示的时间T3处)在其相应QB输出处对低逻辑电平进行时钟输出。在此时间T3处，到三输入“异或”门234的输入处于低逻辑电平，借此致使“异或”门236产生高逻辑电平。
因此，在时间T3处，“与”门234和“异或”门236两者均在其相应输出处产生高逻辑电平。因此，到“与”门238的输入也处于高逻辑电平，从而致使“与”门238将其输出从低逻辑电平转变到高逻辑电平。此在D触发器240和242的时钟输入处产生触发沿。由于输入频率选择控制信号DIVIN_<1:0>现处于01，所以D触发器240和242还将输出频率选择控制信号DIVRO_<1:0>时钟输出为01。此在时序图中被展示为在时间T3处的DIVRO_0的上升沿。输出频率选择控制信号DIVRO_<1:0>在时间T3处变成01致使MUX 244输出频率被除时钟DIV2。在如时序图中所指示的时间T4处，时序控制信号REF_DB致使二时钟D触发器246对选定时钟DIV2进行时钟输出。应注意，在时间T4处，输出参考时钟REFIN和时钟DIV2处于高逻辑电平，因此，输出参考时钟REFOUT的逻辑电平在那个时间处不改变。然而，在时间T5处，时序控制信号REF_D的触发沿(例如，上升沿)致使二时钟D触发器输出低逻辑电平，因为DIV2时钟在此时间处处于低逻辑电平。
总之，可编程频率装置102在启用时产生具有与时序信号REF_D的触发沿大体上相同的触发沿的输出参考时钟REFOUT。这在时序图中展示，其中输出参考时钟REFOUT的触发沿在时间T6到T9处与时序控制信号REF_D的时序沿大体上对直。这归因于时序控制信号REF_D用以对选定REF_IN、DIV2、DIV4或DIV8频率进行时钟输出。因此，当在时钟REF_IN、DIV2、DIV4与DIV8之间改变时，触发沿大体上对直，且因此不显著地干扰DPLL的控制环的操作。
另外，包含D触发器222、224、226、228、230和232、三输入“与”门234、三输入“异或”门236和“与”门238的电路产生触发沿以致使输出频率选择控制信号DIVRO_<1:0>在MUX244的选择输入处改变，以便在特定时间处导致频率改变。在此实例中，触发在原始参考时钟REF_IN的每八个(8)循环时发生，或在时钟DIV8的每一循环时发生一次。包含D触发器218、220、240、242的电路允许异步地接收输入频率选择控制信号DIVIN_<1:0>，且同步地产生输出频率选择控制信号DIVRO_<1:0>以在指定时间处实现频率改变。
包含“与”门202、延迟链204和反相器206与208的电路操作以在断言ENABLE控制信号时产生时序信号REF_D、REF_DB和REF_D1，且在未断言ENABLE控制信号时有效地停用可编程频率装置200的频率除法功能。包含D触发器210、212和214的电路产生相异频率时钟DIV2、DIV4和DIV8，其为用于输出参考时钟REFOUT的不同频率的源。最后，当未断言ENABLE控制信号时，MUX 248通过仅将原始参考时钟REF_IN传递到其输出而允许绕过频率除法功能。
图4说明根据本发明的另一方面的示范性通信装置400(例如，收发器)的框图。总之，收发器400充当先前所论述的DPLL的一个示范性应用。特定来说，收发器400包括控制DPLL的输出参考时钟REFOUT的频率的功率管理装置。以此方式，功率管理装置在不需要高性能时降低DPLL的输出参考时钟REFOUT的频率，且在需要较高性能时升高输出参考时钟REFOUT的频率。
更具体来说，收发器400包含天线402、发射/接收(TX/RX)隔离装置404、接收器406、包括如先前所论述的DPLL的本机振荡器(LO)408、功率管理装置410和发射器412。天线402用以经由无线媒体而接收来自一个或一个以上远程通信装置的射频(RF)信号，且经由无线媒体而将RF信号发射到一个或一个以上远程通信装置。TX/RX隔离装置404用以将所接收信号路由到接收器406，且将发射信号路由到天线402，同时大体上隔离接收器406的输入与发射信号。接收器406用以将所接收的RF信号下变频转换到中频(IF)或基带信号。发射器412用以将IF或基带出站信号上变频转换到RF信号。包括如上文所论述的DPLL的本机振荡器(LO)408为接收器406提供所接收的本机振荡源LOR，因此，其可执行其下变频转换功能。类似地，本机振荡器(LO)408为发射器412提供发射本机振荡源LOT，因此，其可执行其上变频转换功能。
如下文更详细地论述，功率管理装置410响应于性能和功率消耗要求而控制本机振荡器408的DPLL的输出参考时钟REFOUT的频率。作为一实例，当需要DPLL的高性能时，功率管理装置410可将输出参考时钟REFOUT的频率设定为与原始参考时钟REFIN的频率大体上相同(例如，频率除数＝1)。作为另一实例，当DPLL的低性能为可接受的且需要功率节约时，功率管理装置410可将输出参考时钟REFOUT的频率大体上设定为DIV8时钟的频率(例如，频率除数＝8)。作为又一实例，当DPLL的中等性能为可接受的且也需要功率消耗时，功率管理装置410可将输出参考时钟REFOUT的频率大体上设定为DIV2或DIV4时钟的频率(例如，频率除数＝2或4)。
图5说明控制根据本发明的另一方面的示范性收发器400中的功率消耗的示范性方法500的流程图。根据方法500，功率管理装置410确定对于发射器400的当前性能要求(方框502)。功率管理装置410接着基于收发器400的当前性能要求而调整DPLL的输出参考时钟的频率(方框504)。可在必要时重复此过程以实现在收发器400的连续操作内性能与功率消耗之间的所要折衷。尽管曾使用收发器来示范DPLL的特定应用，但应理解，DPLL可用于其它应用中，例如，可用于接收器、发射器、时钟和数据恢复装置等中。
在一个或一个以上示范性实施例中，所描述的功能可以硬件、软件、固件或其任何组合实施。如果以软件实施，则所述功能可作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行传输。计算机可读媒体包括计算机存储媒体和通信媒体两者，通信媒体包括促进计算机程序从一处转移到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。以实例而非限制的方式，所述计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构的形式的所要程序代码且可由计算机存取的任何其它媒体。而且，适当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术从网站、服务器或其它远程源发射软件，则同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电和微波等无线技术包括于媒体的定义中。如本文中所使用，磁盘和光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁方式再现数据，而光盘用激光以光学方式再现数据。上述各项的组合也应包括于计算机可读媒体的范围内。
虽然已结合各种方面描述了本发明，但应理解，本发明能够具有其它修改。本申请案意欲涵盖本发明的任何变化、使用或改编，其大体上遵循本发明的原理且包括如在本发明所属的技术内的已知和习惯实践内的与本发明的此类偏离。

Claims (24)

1.一种锁相环设备，其包含：
可编程频率装置，其适于产生选自一组相异频率时钟的参考时钟，且进一步适于当所述参考时钟在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的大体上相同的时间关系，其中维持所述参考时钟的触发沿的大体上相同的时间关系包括使得所述参考时钟具有与时序控制信号大体上相同的触发沿；以及
锁相环(PLL)电路，其适于使用所述参考时钟而建立输入信号与输出信号之间的预定相位关系。
2.根据权利要求1所述的设备，其中所述可编程频率装置包含所述相异频率时钟的源。
3.根据权利要求2所述的设备，其中所述相异频率时钟的所述源包含适于接收原始参考时钟的级联式触发器链。
4.根据权利要求1所述的设备，其中所述可编程频率装置包含电路，所述电路适于异步地接收指示针对所述参考时钟的在所述相异频率时钟中的选择的输入频率选择控制信号，且同步地产生致使在特定时间处的所述参考时钟的所述选择的输出频率选择控制信号。
5.根据权利要求4所述的设备，其中所述电路适于响应于所述相异频率时钟处于预定逻辑电平而同步地产生所述输出频率选择控制信号。
6.根据权利要求4所述的设备，其中所述可编程频率装置进一步包含第一多路复用器，所述第一多路复用器适于响应于所述输出频率选择控制信号而输出来自所述相异频率时钟中的所选择的时钟。
7.根据权利要求4所述的设备，其中所述锁相环(PLL)包含输入累加器，所述输入累加器适于基于所述输出频率选择控制信号而产生所述输入信号。
8.根据权利要求4所述的设备，其中所述锁相环(PLL)包含相位误差装置，所述相位误差装置适于产生与所述输入信号与所述输出信号之间的相位差相关的相位误差信号，其中在产生所述相位误差信号过程中的延迟是基于所述输出频率选择控制信号。
9.根据权利要求1所述的设备，其进一步包含触发器，所述触发器适于响应于时序控制信号而对所述参考时钟进行时钟输出。
10.根据权利要求1所述的设备，其中所述锁相环(PLL)包含输入累加器，所述输入累加器适于使用所述参考时钟而产生所述输入信号。
11.根据权利要求1所述的设备，其中所述锁相环(PLL)包含锁存器或时间-数字转换器(TDC)，所述锁存器或时间-数字转换器(TDC)适于使用所述参考时钟而产生与所述输出信号的相位相关的信号。
12.一种锁相环设备，其包含：
可编程频率装置，其适于产生选自一组相异频率时钟的参考时钟，且进一步适于当所述参考时钟在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的大体上相同的时间关系，其中维持所述参考时钟的触发沿的大体上相同的时间关系包括使得所述参考时钟具有与时序控制信号大体上相同的触发沿；以及
锁相环(PLL)电路，其适于使用所述参考时钟而建立输入信号与输出信号之间的预定相位关系，其中所述可编程频率装置包含电路，所述电路适于异步地接收指示针对所述参考时钟的在所述相异频率时钟中的选择的输入频率选择控制信号，且同步地产生致使在特定时间处的所述参考时钟的所述选择的输出频率选择控制信号，且其中所述电路在所述相异频率时钟中的一者的一周期内产生一次所述输出频率选择控制信号。
13.根据权利要求12所述的设备，其中所述相异频率时钟中的所述一者包括在所述相异频率时钟中具有最长周期的所述时钟。
14.一种锁相环设备，其包含：
可编程频率装置，其适于产生选自一组相异频率时钟的参考时钟，且进一步适于当所述参考时钟在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的大体上相同的时间关系，其中维持所述参考时钟的触发沿的大体上相同的时间关系包括使得所述参考时钟具有与时序控制信号大体上相同的触发沿；以及
锁相环(PLL)电路，其适于使用所述参考时钟而建立输入信号与输出信号之间的预定相位关系，其中所述可编程频率装置包含电路，所述电路适于异步地接收指示针对所述参考时钟的在所述相异频率时钟中的选择的输入频率选择控制信号，且同步地产生致使在特定时间处的所述参考时钟的所述选择的输出频率选择控制信号，且其中所述锁相环(PLL)包含滤波器，所述滤波器包括基于所述输出频率选择控制信号的转移函数。
15.一种锁相环设备，其包含：
可编程频率装置，其适于产生选自一组相异频率时钟的参考时钟，且进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的大体上相同的时间关系，其中维持所述参考时钟的触发沿的大体上相同的时间关系包括使得所述参考时钟具有与时序控制信号大体上相同的触发沿；以及
锁相环(PLL)电路，其适于使用所述参考时钟而建立输入信号与输出信号之间的预定相位关系，其中所述可编程频率装置包含电路，所述电路适于异步地接收指示针对所述参考时钟的在所述相异频率时钟中的选择的输入频率选择控制信号，且同步地产生致使在特定时间处的所述参考时钟的所述选择的输出频率选择控制信号，其中所述锁相环(PLL)包含：累加器，其适于产生与所述输出信号的所述相位的粗略值相关的第一信号；以及时间-数字转换器(TDC)，其适于产生与所述输出信号的所述相位的精细值相关的第二信号；以及装置，其适于产生与所述第一与第二信号的组合相关的反馈相位信号，且其中在产生所述反馈相位信号过程中的延迟是基于所述输出频率选择控制信号。
16.一种提供参考时钟的方法，其包含：
从一组相异频率时钟选择第一时钟；
提供所述第一时钟作为所述参考时钟；
从所述组相异频率时钟选择第二时钟，其中所述第一时钟的第一频率与所述第二时钟的第二频率不同；
提供所述第二时钟作为所述参考时钟，其中所述第二时钟的触发沿的时间关系与所述第一时钟的触发沿的时间关系大体上相同；
将所述参考时钟提供到数字锁相环(DPLL)的输入累加器；以及
将所述参考时钟提供到所述数字锁相环(DPLL)的时间-数字转换器(TDC)。
17.根据权利要求16所述的方法，其进一步包含产生所述相异频率时钟。
18.根据权利要求16所述的方法，其中所述相异频率时钟包含通过对原始参考时钟的频率进行除法而产生所述相异频率时钟。
19.根据权利要求16所述的方法，其进一步包含接收用于选择所述第二时钟作为所述参考时钟的第一频率选择控制信号，其中响应于所述第一频率选择控制信号而执行选择所述第二时钟作为所述参考时钟。
20.根据权利要求19所述的方法，其中接收所述第一频率选择控制信号包含异步地接收所述第一频率选择控制信号，且所述方法进一步包含同步地产生第二频率选择控制信号，且进一步其中响应于所述第二频率选择控制信号而执行选择所述第二时钟作为所述参考时钟。
21.根据权利要求20所述的方法，其中产生所述第二频率选择控制信号包含响应于所述相异频率时钟处于预定逻辑电平而产生所述第二频率选择控制信号。
22.根据权利要求16所述的方法，其进一步包含：
将所述参考时钟提供到所述数字锁相环(DPLL)的数字控制振荡器(DCO)。
23.一种提供参考时钟的方法，其包含：
从一组相异频率时钟选择第一时钟；
提供所述第一时钟作为所述参考时钟；
从所述组相异频率时钟选择第二时钟，其中所述第一时钟的第一频率与所述第二时钟的第二频率不同；
提供所述第二时钟作为所述参考时钟，其中所述第二时钟的触发沿的时间关系与所述第一时钟的触发沿的时间关系大体上相同；
接收用于选择所述第二时钟作为所述参考时钟的第一频率选择控制信号，其中响应于所述第一频率选择控制信号而执行选择所述第二时钟作为所述参考时钟，其中接收所述第一频率选择控制信号包含异步地接收所述第一频率选择控制信号；以及
同步地产生第二频率选择控制信号，其中响应于所述第二频率选择控制信号而执行选择所述第二时钟作为所述参考时钟，且其中产生所述第二频率选择控制信号包含在所述相异频率时钟中的一者的一周期内产生一次所述第二频率选择控制信号。
24.一种锁相环设备，其包含：
用于产生选自一组相异频率时钟的参考时钟的装置；
用于当所述参考时钟在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的大体上相同的时间关系的装置，其中维持所述参考时钟的触发沿的大体上相同的时间关系包括使得所述参考时钟具有与时序控制信号大体上相同的触发沿；
用于使用所述参考时钟而建立输入信号与输出信号之间的预定相位关系的装置；
用于异步地接收指示针对所述参考时钟的在所述相异频率时钟中的选择的第一频率选择控制信号的装置；以及
用于同步地产生致使在特定时间处的所述参考时钟的所述选择的第二频率选择控制信号的装置，其中所述用于同步地产生所述第二频率选择控制信号的装置适于在所述相异频率时钟中的一者的一周期内产生一次所述第二频率选择控制信号。
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