JP2005101810A - Ｐｌｌ回路 - Google Patents

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智明 川村
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Abstract

【課題】出力信号、もしくは参照入力信号の周波数を変更でき、かつノイズの少ない安定した出力が得られるＰＬＬ回路を提供する。
【解決手段】１／Ｎ分周器１１と１／Ｍ分周器１２の出力が入力され、第３の制御信号３３により一方からの入力を出力する選択回路１３の出力と、参照入力信号１との位相を比較し、比較結果に応じ出力する位相比較器１４の出力の高周波成分を除去する、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１６と、可変発振器１６の出力が入力され第１の制御信号３１により、入力信号を１／Ｎ分周器１１に出力するか、１／Ｎ分周器１１への出力を強制的に停止させる第１の信号停止回路３１と、可変発振器１６の出力が入力され第２の制御信号３２により入力信号を１／Ｍ分周器１２に出力するか、１／Ｍ分周器１２への出力を強制的に停止させる第２の信号停止回路１８を備える。
【選択図】 図１

Description

本発明は光通信用モジュール等に使用されるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関するものである。
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュール及び通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。光通信モジュール等では、送受信する信号の速度（レート）をあらかじめ定められた特定の範囲に限定する必要があるため、一般的に、その速度の基準となる信号を外部より入力し、その入力を基準として信号速度を決定する。
図７に、そのような目的で一般的に利用されているＰＬＬ回路の構成例を示す（特許文献１参照）。このＰＬＬ回路は、外部より入力される特定の繰り返し周期を持つクロック信号（参照入力信号）とプログラマブル分周器２０４により１／Ｎ（Ｎは可変の値であり、通常は２以上の整数値が設定される）分周したＶＣＯ回路（電圧制御発振器）２０３の出力を位相比較器２０１により比較し、両者の位相が一致するようにＶＣＯ回路２０３の制御入力電圧を自動調整する回路である。なおローパスフィルタ２０２は位相比較器２０１の出力の高周波成分を除去してＶＣＯ回路２０３の制御入力電圧としてＶＣＯ回路２０３に対して出力する。
参照入力信号の繰り返し周期をＴ（Ｔは０より大きい実数）秒とすると、参照入力信号のクロックレートＦｉｎ＝１／Ｔ（Ｈｚ）に対して、ＶＣＯ回路２０３出力の周波数（クロックレート）ＦｏｕｔはＮ／Ｔ（Ｈｚ）となる。
つまり、このＰＬＬ回路でＮを所定の値に設定することにより、参照入力信号のクロックレートＦｉｎのＮ倍のレートのクロック信号（ＶＣＯ出力）を出力することができる。このＰＬＬ回路の出力を光通信モジュール内の送受信回路等に入力して送受信回路等を動作させることにより、所定の速度（レート）の信号の送受信を行うことができる。
また、１／Ｎ分周器がプログラマブルであることにより、設定によりＰＬＬ出力の周波数Ｆｏｕｔを変えることができる。すなわち、光通信モジュールの信号速度（レート）を変えること等ができるという利点がある。
ＰＬＬ出力の周波数Ｆｏｕｔを変える手段としては、図８のような構成もある。この構成では、１／Ｎ分周器２１１と、１／Ｍ（Ｍはあらかじめ定められた固定の値であり、通常はＮとは異なる１以上の整数）分周器２１２を用意し、２つの分周器のどちらかの出力を選択回路２１３で選択し、位相比較器２０１に入力することにより、参照入力信号のクロックレートＦｉｎのＮ倍、もしくはＭ倍のレートのクロック信号を出力する。なお、この構成では、分周器はプログラマブルではないため、あらかじめ定められた値（Ｎ倍もしくはＭ倍）以外のレートのクロック信号を出力することはできない。
また、図９のような構成でもＰＬＬ出力の周波数Ｆｏｕｔを変えることができる。この構成では、１／Ｎ分周器２１１と、１／Ｎ分周器２１１の出力が入力される１／Ｍ分周器２１２を用意し、２つの分周器のどちらかの出力を選択して位相比較器２０１に入力することにより、参照入力信号のクロックレートＦｉｎのＮ倍もしくはＮ×Ｍ倍のレートのクロック信号を出力する。なお、この構成では、分周器はプログラマブルではないため、あらかじめ定められた値（Ｎ倍もしくはＮ×Ｍ倍）以外のレートのクロック信号を出力することはできない。
図８及び図９の構成と、図７の構成を比較した場合、ＰＬＬ出力の周波数Ｆｏｕｔを図８及び図９の構成の様に２通り程度から選択できれば十分な場合には、一般に図７の構成よりも図８及び図９の構成の方が簡略な構成となる。
図１０及び図１１は、光通信用モジュールに必要となるＰＬＬ回路の構成例を示し、それぞれ、光通信関連の業界標準仕様等を策定しているＯＩＦ（Ｏｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ）で策定された光通信用回路（ＬＳＩ等）間を接続するための標準インターフェース仕様（それぞれ、ＳＦＩ−５ｓ及びＳＦＩ−４ｐｈａｓｅ２と呼ばれている）に必要なＰＬＬ回路の構成例である（非特許文献１及び２参照）。
この２つの仕様は、参照入力信号のクロックレートが同じであり、図８の構成を用いて両方の仕様に対応できるＰＬＬを構成することができる。図１２は、ＳＦＩ−５ｓとＳＦＩ−４ｐｈａｓｅ２の両方に対応するＰＬＬ回路の構成例である。この構成では、ＶＣＯ回路を１９．９ＧＨｚ以上で発振させる必要があり、低コストで実現することは困難である。
図１３は、ＳＦＩ−５ｓとＳＦＩ−４ｐｈａｓｅ２の両方に対応するＰＬＬの第２の構成例である。参照入力信号を１／８分周することにより、図１２の構成と比較するとＶＣＯ回路の発振周波数を２．４８〜２．５６ＧＨｚ程度まで下げることができるため、ＶＣＯ回路や分周器等を半導体集積回路で構成すること等により、比較的低コストでＰＬＬ回路を実現することが可能となる。
また、図１４のような構成で、ＳＦＩ−５ｓとＳＦＩ−４ｐｈａｓｅ２の両方に対応するＰＬＬ回路を実現することも可能である。しかし、図１２〜１４の構成を図１０及び図１１の構成と比較した場合、選択されていない分周器によりノイズが発生することによりＰＬＬ回路出力の特性が劣化するという間題がある。
特開２００３−１２４８０７号公報 "Ｓｅｒｄｅｓ Ｆｒａｍｅｒ Ｉｎｔｅｒｆｃｅ Ｌｅｖｅｌ５（ＳＦＩ−５）：Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ Ａｇｒｅｅｍｅｎｔ ｆｏｒ ４０Ｇｂ／ｓ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｄｅｖｉｃｅｓ"Ｔｈｅ Ｏｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ（ＯＩＦ），Ｊａｎｕａｒｙ２９，２００２ "ＳＥＲＤＥＳ Ｆｒａｍｅｒ Ｉｎｔｅｒｆｃｅ Ｌｅｖｅｌ ４（ＳＦＩ−４）Ｐｈａｓｅ ２：Ｉｍｐ１ｅｍｅｎｔａｔｉｏｎ Ａｇｒｅｅｍｅｎｔ ｆｏｒ １０Ｇｂ／ｓ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｄｅｖｉｃｅｓ．"Ｔｈｅ Ｏｐｔｉｃａｌ Ｉｎｔｅｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ（ＯＩＦ），Ｓｅｐｔｅｍｂｅｒ １２，２００２
従来技術による場合、以上に説明した様に、分周器のプログラマブル化による回路構成の複雑化及びそれにともなうコスト増や、使用していない分周器より発生するノイズによりＰＬＬ回路出力の特性が劣化する等の間題がある。
本発明は上述の課題を解決するためになされたもので、ＰＬＬ回路出力信号、もしくは参照入力信号（またはその両方）の周波数を選択回路の設定により変更でき、かつ、ノイズの少ない安定した出力が得られ、低コスト化、低消費電力化が可能なＰＬＬ回路を提供することを目的とする。
請求項１に係わるＰＬＬ回路は、入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路を具備する。
請求項２係わるＰＬＬ回路は、入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる上記第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路を具備する。
請求項３に係わるＰＬＬ回路は、入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｎ分周器の出力をそのまま選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる第１の信号停止回路と、上記１／Ｎ分周器の出力が入力され、第２の制御信号により、入力された上記１／Ｎ分周器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、上記第１の信号停止回路の出力と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する上記選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器を具備し、上記可変発振器の出力が上記１／Ｎ分周器に入力される。
請求項４に係わるＰＬＬ回路は、入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＫ（Ｋは１以上の整数）分周する１／Ｋ分周器と、入力信号をＬ（ＬはＫとは異なる１以上の整数）分周する１／Ｌ分周器と、上記１／Ｋ分周器と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記１／Ｋ分周器か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記１／Ｋ分周器に出力するか、もしくは上記１／Ｋ分周器への出力を強制的に停止させる第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備する。
請求項５に係わるＰＬＬ回路は、入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＬ（Ｌは２以上の整数）分周する１／Ｌ分周器と、第３の信号停止回路と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記第３の信号停止回路か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記第２の選択回路に出力するか、もしくは上記第２の選択回路への出力を強制的に停止させる上記第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備する。
請求項６に係わるＰＬＬ回路は、入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＬ（Ｌは２以上の整数）分周する１／Ｌ分周器と、第３の信号停止回路の出力と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記第３の信号停止回路か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記第１の選択回路に出力するか、もしくは上記第１の選択回路への出力を強制的に停止させる上記第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記第２の選択回路に出力するか、もしくは上記第２の選択回路への出力を強制的に停止させる上記第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備する。
請求項７に係わるＰＬＬ回路は、入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＫ（Ｋは１以上の整数）分周する１／Ｋ分周器と、入力信号をＬ（ＬはＫとは異なる１以上の整数）分周する１／Ｌ分周器と、上記１／Ｋ分周器と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記１／Ｋ分周器か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記第１の選択回路に出力するか、もしくは上記第１の選択回路への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記１／Ｋ分周器に出力するか、もしくは上記１／Ｋ分周器への出力を強制的に停止させる上記第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備する。
請求項８に係わるＰＬＬ回路は、入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（Ｍは１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、上記可変発振器の出力が入力され、入力された上記可変発振器の出力をＪ分周する１／Ｊ分周器と、上記１／Ｊ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｊ分周器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路を具備する。
請求項９に係わるＰＬＬ回路は、入力信号をＭ（Ｍは１以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、上記可変発振器の出力が入力され、入力された上記可変発振器の出力をＪ分周する１／Ｊ分周器と、上記１／Ｊ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｊ分周器の出力をそのまま上記選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる上記第１の信号停止回路を具備する。
請求項１０に係わるＰＬＬ回路は、入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、上記１／Ｎ分周器と第２の信号停止回路の出力が入力され、第３の制御信号により、上記１／Ｎ分周器か、上記第２の信号停止回路のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる上記第２の信号停止回路と、上記可変発振器の出力が入力され、入力された上記可変発振器の出力をＪ分周する１／Ｊ分周器と、上記１／Ｊ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｊ分周器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路を具備する。
請求項１１に係わるＰＬＬ回路は、上記第１、上記第２、上記第３の制御信号の設定に応じて、異なる周波数の上記参照入力信号を上記位相比較器に入力する。
請求項１２に係わるＰＬＬ回路は、上記第１、上記第２、上記第４〜上記第７の制御信号の設定に応じて、異なる周波数の上記参照入力信号を上記第３及び上記第４の信号停止回路に入力する。
請求項１３に係わるＰＬＬ回路は、上記第１、上記第２、もしくは上記第３の制御信号により、出力を停止した上記第１または上記第２の信号停止回路の出力が入力されている上記１／Ｎ分周器、上記１／Ｍ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
請求項１４に係わるＰＬＬ回路は、上記第２、もしくは上記第３の制御信号により、出力を停止した上記第２の信号停止回路の出力が入力されている上記１／Ｍ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
請求項１５に係わるＰＬＬ回路は、上記第１、上記第２、上記第６、上記第７、もしくは上記第４、上記第５の制御信号により、出力を停止した上記第１または上記第２と上記第３または上記第４の信号停止回路の出力が入力されている上記１／Ｎ分周器、上記１／Ｍ分周器、上記１／Ｋ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
請求項１６に係わるＰＬＬ回路は、上記第１、上記第２、上記第７、もしくは上記第４、上記第５の制御信号により、出力を停止した上記第１または上記第２と上記第４の信号停止回路の出力が入力されている上記１／Ｎ分周器、上記１／Ｍ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
請求項１７に係わるＰＬＬ回路は、上記第２、上記第７、もしくは上記第４、上記第５の制御信号により、出力を停止した上記第２または上記第４の信号停止回路の出力が入力されている上記１／Ｍ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
請求項１８に係わるＰＬＬ回路は、上記第２、上記第６、第７、もしくは上記第４、上記第５の制御信号により、出力を停止した上記第２と上記第３または上記第４の信号停止回路の出力が入力されている上記１／Ｍ分周器、上記１／Ｋ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
請求項１９に係わるＰＬＬ回路は、上記第１、もしくは上記第３の制御信号により、出力を停止した上記第１の信号停止回路の出力が入力されている上記１／Ｎ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じる。
本発明の請求項１〜１０によれば、選択回路への複数の入力のうち、選択回路で選択されない入力側の動作を停止することにより、ノイズの発生を抑制する。
本発明の請求項１１、１２によれば、選択回路の設定に対応して、異なる周波数の参照入力信号を入力できる。
本発明の請求項１３〜１９によれば、選択回路で選択されないため、制御信号により出力を停止した信号停止回路の出力が入力されている分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることができる。
以下、図面を用いて本発明の実施の形態について説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本発明の第１の実施の形態について、図１を用いて説明する。
図１は、第１の実施の形態のＰＬＬ回路の構成を示す図であり、参照入力信号入力端子５には参照入力信号１が入力され、ＰＬＬ回路出力はＰＬＬ回路出力端子６から出力される。入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器１１と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器１２と、１／Ｎ分周器１１と１／Ｍ分周器１２の出力が入力され、第３の制御信号３３によりどちらか一方の分周器から入力された信号を出力する選択回路１３と、選択回路１３の出力と参照入力信号１との位相を比較し、その比較結果に応じた信号を出力する位相比較器１４と、位相比較器１４の出力の高周波成分を除去する高周波成分除去手段１５と、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１６と、可変発振器１６の出力２が入力され、第１の制御信号３１により可変発振器１６の出力２をそのまま１／Ｎ分周器１１に出力するか、もしくは１／Ｎ分周器１１への出力を強制的に停止させる第１の信号停止回路１７（以後、全ての信号停止回路は信号停止状態では、出力としてＨｉｇｈレベルもしくはＬｏｗレベルの一定電圧を出力する）と、可変発振器１６の出力２が入力され、第２の制御信号３２により可変発振器１６の出力２をそのまま１／Ｍ分周器１２に出力するか、もしくは１／Ｍ分周器１２への出力を強制的に停止させる第２の信号停止回路１８を有する。可変発振器１６の出力２は、第１及び第２の信号停止回路１７及び１８に入力される他、ＰＬＬ出力端子６より外部回路等に対して出力される。
なお、以上の説明より明らかな如く、第３の制御信号３３は二者択一の選択を行っているので、第１の制御信号３１と第２の制御信号３２の替わりに、第３の制御信号３３を用いることもできる。
本第１の実施の形態のＰＬＬ回路は、第３の制御信号３３により選択回路１３を制御し、選択回路１３が１／Ｎ分周器１１から入力された信号を出力する場合には、第２の信号停止回路１８の出力を停止し、選択回路１３が１／Ｍ分周器１２から入力された信号を出力する場合には、第１の信号停止回路１７の出力を停止することにより、参照入力信号１のＮ逓倍もしくはＭ逓倍の周波数のクロック信号を出力することができる他に、Ｎ逓倍動作時に１／Ｍ分周器１２より発生するノイズを、またＭ逓倍動作時に１／Ｎ分周器１１より発生するノイズを低減することができる。
なお、ＰＬＬ回路の出力周波数を一定とすれば、上記と同じ動作で、参照入力信号１としてＰＬＬ回路出力周波数の１／Ｎまたは１／Ｍ倍の周波数を使用できることは明らかである。
また、１／Ｎ分周器１１もしくは１／Ｍ分周器１２のうちのどちらかを持たないＰＬＬ回路でも、第１の信号停止回路１７もしくは第２の信号停止回路１８の出力を選択回路１３に直接入力することにより、同様の効果が得られる。
また、第１の信号停止回路１７を１／Ｎ分周器１１と一体化した構成でも同様の効果が得られる。同様に、第２の信号停止回路１８を１／Ｍ分周器１２と一体化した構成でも同様の効果が得られる。
また、１／Ｎ分周器１１と１／Ｍ分周器１２に接続されている電源用配線に、それぞれアナログスイッチを接続し、１／Ｎ分周器１１への入力を停止する場合には、１／Ｍ分周器１２の電源用配線を電源に接続し、１／Ｎ分周器１１の電源用配線をアースに接続し、１／Ｍ分周器１２への入力を停止する場合には、１／Ｎ分周器１１の電源用配線を電源に接続し、１／Ｍ分周器１２の電源用配線をアースに接続するように、制御信号３１、３２により２つのアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
なお、上記のアースの代わりに低電圧電源を使用することもできる。
また、上記のように１／Ｎ分周器１１と１／Ｍ分周器１２の電源用配線電位（電圧）を制御信号３１、３２、もしくは３３により減じる代わりに、制御信号３１、３２、もしくは３３により、１／Ｎ分周器１１と１／Ｍ分周器１２に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより、消費電力を削減することもできる。
次に本発明の第２の実施の形態について、図２を用いて説明する。
図２は第２の実施の形態のＰＬＬ回路の構成を示す図であり、参照入力信号入力端子５には参照入力信号１が入力され、ＰＬＬ回路出力はＰＬＬ回路出力端子６から出力される。入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器１１と、入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器１２と、１／Ｎ分周器１１の出力が入力され、第１の制御信号３１により１／Ｎ分周器１１の出力をそのまま選択回路１３に出力するか、もしくは選択回路１３への出力を強制的に停止させる第１の信号停止回路１７と、１／Ｎ分周器１１の出力が入力され、第２の制御信号３２により１／Ｎ分周器１１の出力をそのまま１／Ｍ分周器１２に出力するか、もしくは１／Ｍ分周器１２への出力を強制的に停止させる第２の信号停止回路１８と、第１の信号停止回路１７の出力と、１／Ｍ分周器１２の出力が入力され、第３の制御信号３３によりどちらか一方から入力された信号を出力する選択回路１３と、選択回路１３の出力と、参照入力信号１との位相を比較し、その比較結果に応じた信号を出力する位相比較器１４と、位相比較器１４の出力の高周波成分を除去する高周波成分除去手段１５と、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１６を有する。可変発振器１６の出力２は、１／Ｎ分周器１１に入力される他、ＰＬＬ回路出力端子６より外部回路等に対して出力される。
なお、以上の説明より明らかな如く、第３の制御信号３３は二者択一の選択を行っているので、第１の制御信号３１と第２の制御信号３２の替わりに、第３の制御信号３３を用いることもできる。
本第２の実施の形態のＰＬＬ回路は、第３の制御信号３３により選択回路１３を制御し、選択回路１３が第１の信号停止回路１７を介して１／Ｎ分周器１１から入力された信号を出力する場合には、第２の信号停止回路１８の出力を停止し、選択回路１３が１／Ｍ分周器１２から入力された信号を出力する場合には、第１の信号停止回路１７の出力を停止することにより、参照入力信号１のＮ逓倍もしくはＮ×Ｍ逓倍の周波数のクロック信号を出力することができる他に、Ｎ逓倍動作時に１／Ｍ分周器１２より発生するノイズを、またＮ×Ｍ逓倍動作時に選択回路１３内等で１／Ｎ分周信号入力により発生するノイズを低減することができる。
なお、ＰＬＬ回路の出力周波数を一定とすれば、上記と同じ動作で、参照入力信号１としてＰＬＬ回路出力周波数の１／Ｎまたは１／Ｎ×Ｍ倍の周波数を使用できることは明らかである。
また、１／Ｎ分周器１１を持たないＰＬＬ回路でも、可変発振器１６の出力２を直接、第１の信号停止回路１７と第２の信号停止回路１８に入力することにより、同様の効果が得られる。
また、第１の信号停止回路１７を１／Ｎ分周器１１と一体化した構成でも同様の効果が得られる。同様に、第２の信号停止回路１８を１／Ｍ分周器１２と一体化した構成でも同様の効果が得られる。
また、１／Ｍ分周器１２に接続されている電源用配線に、アナログスイッチを接続し、１／Ｍ分周器１２への入力を停止しない場合には、１／Ｍ分周器１２の電源用配線を電源に接続し、１／Ｍ分周器１２への入力を停止する場合には、１／Ｍ分周器１２の電源用配線をアースに接続するように、制御信号３２、もしくは３３によりアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
なお、上記のアースの代わりに低電圧電源を使用することもできる。
また、上記のように１／Ｍ分周器１２の電源用配線電位（電圧）を制御信号３２、もしくは３３により減じる代わりに、制御信号３２、もしくは３３により１／Ｍ分周器１２に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより、消費電力を削減することもできる。
次に本発明の第３の実施の形態について、図３を用いて説明する。
図３は第３の実施の形態のＰＬＬ回路の構成を示す図であり、参照入力信号入力端子５には参照入力信号１が入力され、ＰＬＬ回路出力はＰＬＬ回路出力端子６から出力される。入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器１１と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器１２と、１／Ｎ分周器１１と１／Ｍ分周器１２の出力が入力され、第４の制御信号３４により、どちらか一方の分周器から入力された信号を出力する第１の選択回路５１と、入力信号をＫ（Ｋは１以上の整数）分周する１／Ｋ分周器２４と、入力信号をＬ（ＬはＫとは異なる１以上の整数）分周する１／Ｌ分周器２５と、１／Ｋ分周器２４と１／Ｌ分周器２５の出力が入力され、第５の制御信号３５によりどちらか一方の分周器から入力された信号を出力する第２の選択回路５２と、第１の選択回路５１の出力と第２の選択回路５２の出力との位相を比較し、その比較結果に応じた信号を出力する位相比較器１４と、位相比較器１４の出力の高周波成分を除去する高周波成分除去手段１５と、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１６と、可変発振器１６の出力２が入力され、第１の制御信号３１により可変発振器１６の出力をそのまま１／Ｎ分周器１１に出力するか、もしくは１／Ｎ分周器１１への出力を強制的に停止させる第１の信号停止回路１７と、可変発振器１６の出力２が入力され、第２の制御信号３２により可変発振器１６の出力２をそのまま１／Ｍ分周器１２に出力するか、もしくは１／Ｍ分周器１２への出力を強制的に停止させる第２の信号停止回路１８と、第６の制御信号３６により参照入力信号１をそのまま１／Ｋ分周器２４に出力するか、もしくは１／Ｋ分周器２４への出力を強制的に停止させる第３の信号停止回路２８と、第７の制御信号３７により参照入力信号１をそのまま１／Ｌ分周器２５に出力するか、もしくは１／Ｌ分周器２５への出力を強制的に停止させる第４の信号停止回路２９を有する。
可変発振器１６の出力２は、第１の実施の形態の場合と同様に、第１及び第２の信号停止回路１７及び１８に入力される他、ＰＬＬ出力端子６より外部回路等に対して出力される。
なお、以上の説明より明らかな如く、第４の制御信号３４は二者択一の選択を行っているので、第１の制御信号３１と第２の制御信号３２の替わりに、第４の制御信号３４を用いることもできる。同じく、第５の制御信号３５は二者択一の選択を行っているので、第３の制御信号３６と第４の制御信号３７の替わりに、第５の制御信号３５を用いることもできる。
本第３の実施の形態のＰＬＬ回路は、第４の制御信号３４により第１の選択回路５１を制御し、第５の制御信号３５により第２の選択回路５２を制御し、第１の選択回路５１が１／Ｎ分周器１１から入力された信号を出力し、第２の選択回路５２が１／Ｋ分周器２４から入力された信号を出力する場合（Ｎ／Ｋ）には、第２の信号停止回路１８と第４の信号停止回路２９の出力を停止し、第１の選択回路５１が１／Ｍ分周器１２から入力された信号を出力し、第２の選択回路５２が１／Ｋ分周器２４から入力された信号を出力する場合（Ｍ／Ｋ）には、第１の信号停止回路１７と第４の信号停止回路２９の出力を停止し、第１の選択回路５１が１／Ｎ分周器１１から入力された信号を出力し、第２の選択回路５２が１／Ｌ分周器２５から入力された信号を出力する場合（Ｎ／Ｌ）には、第２の信号停止回路１８と第３の信号停止回路２８の出力を停止し、第１の選択回路５１が１／Ｍ分周器１２から入力された信号を出力し、第２の選択回路５２が１／Ｌ分周器２５から入力された信号を出力する場合（Ｍ／Ｌ）には、第１の信号停止回路１７と第３の信号停止回路２８の出力を停止することにより、参照入力信号１のＮ／Ｋ逓倍、Ｍ／Ｋ逓倍、Ｎ／Ｌ逓倍、Ｍ／Ｌ逓倍の周波数のクロック信号を出力することができる他に、Ｎ／Ｋ逓倍動作時に１／Ｍ分周器１２及び１／Ｌ分周器２５より発生するノイズを、またＭ／Ｋ逓倍動作時に１／Ｎ分周器１１及び１／Ｌ分周器２５より発生するノイズを、またＮ／Ｌ逓倍動作時に１／Ｍ分周器１２及び１／Ｋ分周器２４より発生するノイズを、またＭ／Ｌ逓倍動作時に１／Ｎ分周器１１及び１／Ｋ分周器２４より発生するノイズを低減することができる。
なお、ＰＬＬ回路の出力周波数を一定とすれば、上記と同じ動作で、参照入力信号１としてＰＬＬ回路出力周波数のＫ／Ｎ、Ｋ／Ｍ、Ｌ／Ｎ、Ｌ／Ｍ倍の周波数を使用できることは明らかである。
また、１／Ｎ分周器１１もしくは１／Ｍ分周器１２のうちのどちらかを持たないＰＬＬ回路でも、第１の信号停止回路１７もしくは第２の信号停止回路１８の出力を第１の選択回路５１に直接入力することにより、同様の効果が得られる。
また、１／Ｋ分周器２４もしくは１／Ｌ分周器２５のうちのどちらかを持たないＰＬＬ回路でも、第３の信号停止回路２８もしくは第４の信号停止回路２９の出力を第２の選択回路５２に直接入力することにより、同様の効果が得られる。
また、１／Ｎ分周器１１もしくは１／Ｍ分周器１２のうちのどちらかを持たず、
しかも１／Ｋ分周器２４もしくは１／Ｌ分周器２５のうちのどちらかを持たない
ＰＬＬ回路でも、第１の信号停止回路１７もしくは第２の信号停止回路１８の出力を第１の選択回路５１に直接入力し、第３の信号停止回路２８もしくは第４の信号停止回路２９の出力を第２の選択回路５２に直接入力することにより、同様の効果が得られる。
また、第１の信号停止回路１７を１／Ｎ分周器１１と一体化した構成でも同様の効果が得られる。同様に、第２の信号停止回路１８を１／Ｍ分周器１２と一体化した構成でも同様の効果が得られる。同様に、第３の信号停止回路２８を１／Ｋ分周器２４と一体化した構成でも同様の効果が得られる。同様に、第４の信号停止回路２９を１／Ｌ分周器２５と一体化した構成でも同様の効果が得られる。
本第３の実施の形態のＰＬＬ回路の１／Ｎ分周器１１、１／Ｍ分周器１２、第１の信号停止回路１７、及び第２の信号停止回路１８を、第２の実施の形態のＰＬＬ回路の１／Ｎ分周器、１／Ｍ分周器、第１の信号停止回路、及び第２の信号停止回路に置き換えた構成でも、同様の効果が得られる。同様に、本第３の実施の形態のＰＬＬ回路の１／Ｋ分周器２４、１／Ｌ分周器２５、第３の信号停止回路、及び第４の信号停止回路２９を、第２の実施の形態のＰＬＬ回路の１／Ｎ分周器１１、１／Ｍ分周器１２、第１の信号停止回路１７、及び第２の信号停止回路１８に置き換えた構成でも、同様の効果が得られる。
また、１／Ｎ分周器１１と１／Ｍ分周器１２に接続されている電源用配線に、それぞれアナログスイッチを接続し、１／Ｎ分周器１１への入力を停止する場合には、１／Ｍ分周器１２の電源用配線を電源に接続し、１／Ｎ分周器１１の電源用配線をアースに接続し、１／Ｍ分周器１２への入力を停止する場合には、１／Ｎ分周器１１の電源用配線を電源に接続し、１／Ｍ分周器１２の電源用配線をアースに接続するように、制御信号３１、３２、もしくは３４により２つのアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
同じく、１／Ｋ分周器２４と１／Ｌ分周器２５に接続されている電源用配線に、それぞれアナログスイッチを接続し、１／Ｋ分周器２４への入力を停止する場合には、１／Ｌ分周器２５の電源用配線を電源に接続し、１／Ｋ分周器２４の電源用配線をアースに接続し、１／Ｌ分周器２５への入力を停止する場合には、１／Ｋ分周器２４の電源用配線を電源に接続し、１／Ｌ分周器２５の電源用配線をアースに接続するように、制御信号３６、３７、もしくは３５により２つのアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
なお、上記のアースの代わりに低電圧電源を使用することもできる。
また、上記のように１／Ｎ分周器１１、１／Ｍ分周器１２、１／Ｋ分周器２４、１／Ｌ分周器２５の電源用配線電位（電圧）を制御信号３１、３２、もしくは３４、３６、３７もしくは３５により減じる代わりに、制御信号３１、３２、もしくは３５、３６、３７、もしくは３５により、１／Ｎ分周器１１、１／Ｍ分周器１２、１／Ｋ分周器２４、１／Ｌ分周器２５に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより、消費電力を削減することもできる。
次に本発明の第４の実施の形態について、図４を用いて説明する。
図４は第４の実施の形態のＰＬＬ回路の構成を示す図であり、参照入力信号１、可変発振器１０６の出力２及びＰＬＬ回路出力の周波数に具体的数値を当てはめて説明を行う。
参照入力端子５に入力される参照入力信号１（６２２ＭＨｚ）と、ＰＬＬ回路出力端子６からのＰＬＬ回路の出力（２．４８ＧＨｚもしくは２．５６ＧＨｚ）と、入力信号を３２分周する１／３２分周器（１／Ｎ分周器）１０１と、入力信号を３３分周する１／３３分周器（１／Ｍ分周器）１０２と、１／３２分周器１０１と１／３３分周器１０２の出力が入力され、第３の制御信号３３によりどちらか一方の分周器から入力された信号を出力する選択回路１３と、選択回路１３の出力と参照入力信号１（６２２ＭＨｚ）との位相を比較し、その比較結果に応じた信号を出力する位相比較器１４と、位相比較器１４の出力の高周波成分を除去する高周波成分除去手段１５と、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１０６と、可変発振器１０６の出力２が入力され、第１の制御信号３１により可変発振器１０６の出力をそのまま１／３２分周器１０１に出力するか、もしくは１／３２分周器１０１への出力を強制的に停止させる第１の信号停止回路１７と、可変発振器１０６の出力２が入力され、第２の制御信号３２により可変発振器１０６の出力２をそのまま１／３３分周器１０２に出力するか、もしくは１／３３分周器１０２への出力を強制的に停止させる第２の信号停止回路１８と、可変発振器１０６の出力２を８分周してＰＬＬ回路出力端子６より外部回路に対して出力する１／８分周器１０９を有する。
なお、以上の説明より明らかな如く、第３の制御信号３３は二者択一の選択を行っているので、第１の制御信号３１と第２の制御信号３２の替わりに、第３の制御信号３３を用いることもできる。
本第４の実施の形態のＰＬＬ回路は、第３の制御信号により選択回路１３を制御し、選択回路１３が１／３２分周器１０１から入力された信号を出力する場合には、第２の信号停止回路１８の出力を停止し、選択回路１３が１／３３分周器１０２から入力された信号を出力する場合には、第１の信号停止回路１７の出力を停止することにより、参照入力信号１の３２／８逓倍もしくは３３／８逓倍の周波数のクロック信号をＰＬＬ回路出力端子６から出力することができる他に、３２／８逓倍動作時に１／３３分周器１０２より発生するノイズを、また３３／８逓倍動作時に１／３２分周器１０１より発生するノイズを低減することができる。
なお、ＰＬＬ回路の出力周波数を一定とすれば、上記と同じ動作で、参照入力信号１としてＰＬＬ回路出力周波数の８／３２または８／３３倍の周波数を使用できることは明らかである。
本第４の実施の形態のＰＬＬ回路は、ＳＦＩ−５ｓとＳＦＩ−４ｐｈａｓｅ２の両方に対応するＰＬＬ回路の構成例である。
また、１／３２分周器１０１もしくは１／３３分周器１０２のうちのどちらかを持たないＰＬＬ回路でも、第１の信号停止回路１７もしくは第２の信号停止回路１８の出力を第１の選択回路１３に直接入力することにより、同様の効果が得られる。
また、第１の信号停止回路１７を１／３２分周器１０１と一体化した構成でも同様の効果が得られる。同様に、第２の信号停止回路１８を１／３３分周器１０２と一体化した構成でも同様の効果が得られる。
また、１／３２分周器１０１と１／３３分周器１０２に接続されている電源用配線に、それぞれアナログスイッチを接続し１／３２分周器１０１への入力を停止する場合には、１／３３分周器１０２の電源用配線を電源に接続し、１／３２分周器１０１の電源用配線をアースに接続し、１／３３分周器１０２への入力を停止する場合には、１／３２分周器１０１の電源用配線を電源に接続し、１／３３分周器１０２の電源用配線をアースに接続するように、制御信号３１、３２、もしくは３３により２つのアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
なお、上記のアースの代わりに低電圧電源を使用することもできる。
また、上記のように１／３２分周器１０１と１／３３分周器１０２の電源用配線電位（電圧）を制御信号３１、３２、もしくは３３により減じる代わりに、制御信号３１、３２、もしくは３３により、１／３２分周器１０１と１／３３分周器１０２に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより、消費電力を削減することもできる。
次に本発明の第５の実施の形態について、図５を用いて説明する。
図５は第５の実施の形態のＰＬＬ回路の構成を示す図であり、参照入力信号１、可変発振器１１２の出力２及びＰＬＬ回路出力の周波数に具体的数値を当てはめて説明を行う。
参照入力信号端子５から入力される参照入力信号１（６２２ＭＨｚ）と、ＰＬＬ回路出力端子６から出力されるＰＬＬ回路の出力（２．４８ＧＨｚもしくは２．５６ＧＨｚ）と、入力信号を４分周する１／４分周器（１／Ｎ分周器）１１０と、入力信号を３３分周する１／３３分周器（１／Ｍ分周器）１０２と、１／４分周器１１０と１／３３分周器１０２の出力が入力され、第３の制御信号によりどちらか一方の分周器から入力された信号を出力する選択回路１３と、選択回路１３の出力と参照入力信号１（６２２ＭＨｚ）との位相を比較し、その比較結果に応じた信号を出力する位相比較器１４と、位相比較器１４の出力の高周波成分を除去する高周波成分除去手段１５と、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１１２と、可変発振器１１２の出力２を８分周してＰＬＬ出力より外部回路に対して出力する１／８分周器（１／Ｊ分周器）１０９と、１／８分周器１０９の出力が入力され、第１の制御信号３１により１／８分周器１０９の出力をそのまま１／４分周器１１０に出力するか、もしくは１／４分周器１１０への出力を強制的に停止させる第１の信号停止回路１７と、可変発振器１１２の出力２が入力され、第２の制御信号により可変発振器１１２の出力２をそのまま１／３３分周器１０２に出力するか、もしくは１／３３分周器１０２への出力を強制的に停止させる第２の信号停止回路１８を有する。
なお、以上の説明より明らかな如く、第３の制御信号３３は二者択一の選択を行っているので、第１の制御信号３１と第２の制御信号３２の替わりに、第３の制御信号３３を用いることもできる。
本第５の実施の形態のＰＬＬ回路は、第３の制御信号３３により選択回路１３を制御し、選択回路１３が１／４分周器１１０から入力された信号を出力する場合には、第２の信号停止回路１８の出力を停止し、選択回路１３が１／３３分周器１０２から入力された信号を出力する場合には、第１の信号停止回路１７の出力を停止することにより、参照入力信号１の４逓倍もしくは３３／８逓倍の周波数のクロック信号をＰＬＬ回路出力端子６から出力することができる他に、４逓倍動作時に１／３３分周器１０２より発生するノイズを、また３３／８逓倍動作時に１／４分周器１１０より発生するノイズを低減することができる。
なお、ＰＬＬ回路の出力周波数を一定とすれば、上記と同じ動作で、参照入力信号１としてＰＬＬ回路出力周波数の１／４または８／３３倍の周波数を使用できることは明らかである。
本第５の実施の形態のＰＬＬ回路も、ＳＦＩ−５ｓとＳＦＩ−４ｐｈａｓｅ２の両方に対応するＰＬＬ回路の構成例である。
また、１／４分周器１１０もしくは１／３３分周器１０２のうちのどちらかを持たないＰＬＬ回路でも、第１の信号停止回路１７もしくは第２の信号停止回路１８の出力を選択回路１３に直接入力することにより、同様の効果が得られる。
また、第１の信号停止回路１７を１／４分周器１１０と一体化した構成でも同様の効果が得られる。同様に、第２の信号停止回路１８を１／３３分周器１０２と一体化した構成でも同様の効果が得られる。
また、１／４分周器１１０と１／３３分周器１０２に接続されている電源用配線に、それぞれアナログスイッチを接続し１／４分周器１１０への入力を停止する場合には、１／３３分周器１０２の電源用配線を電源に接続し、１／４分周器１１０の電源用配線をアースに接続し、１／３３分周器１０２への入力を停止する場合には、１／４分周器１１０の電源用配線を電源に接続し、１／３３分周器１０２の電源用配線をアースに接続するように、制御信号３１、３２、もしくは３３により２つのアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
なお、上記のアースの代わりに低電圧電源を使用することもできる。
また、上記のように１／４分周器１１０と１／３３分周器１０２の電源用配線電位（電圧）を制御信号３１、３２、もしくは３３により減じる代わりに、制御信号３１、３２、もしくは３３により、１／４分周器１１０と１／３３分周器１０２に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより、消費電力を削減することもできる。
次に本発明の第６の実施の形態について、図６を用いて説明する。
図６は第６の実施の形態のＰＬＬ回路の構成を示す図であり、参照入力信号１、可変発振器１１５の出力２及びＰＬＬ回路出力の周波数に具体的数値を当てはめて説明を行う。
参照入力信号端子５から入力される参照入力信号１（６２２ＭＨｚ）と、ＰＬＬ回路出力端子６から出力されるＰＬＬ回路の出力２（２．４８ＧＨｚもしくは２．５６ＧＨｚ）と、位相比較器１４の出力の高周波成分を除去する高周波成分除去手段１５と、高周波成分除去手段１５の出力に応じた周波数で発振する可変発振器１１５と、入力信号を４分周する１／４分周器（１／Ｎ分周器）１１０と、入力信号を３３分周する１／３３分周器（１／Ｍ分周器）１０２と、可変発振器１１５の出力２が入力され、第１の制御信号３１により可変発振器１１５の出力２をそのまま１／４分周器１１０に出力するか、もしくは１／４分周器１１０への出力を強制的に停止させる第１の信号停止回路１７と、可変発振器１１５の出力２が入力され、第２の制御信号３２により可変発振器１１５の出力２をそのまま１／３３分周器１０２に出力するか、もしくは１／３３分周器１０２への出力を強制的に停止させる第２の信号停止回路１８と、１／４分周器１１０と１／３３分周器１０２の出力が入力され、第４の制御信号３４によりどちらか一方の分周器から入力された信号を出力する第１の選択回路５１と、入力信号を８分周する１／８分周器（１／Ｌ分周器）１２５と、第６の制御信号３６により参照入力信号１をそのまま第２の選択回路１１９に出力するか、もしくは第２の選択回路２６への出力を強制的に停止させる第３の信号停止回路２８と、第７の制御信号３７により参照入力信号１をそのまま１／８分周器１２５に出力するか、もしくは１／８分周器１２５への出力を強制的に停止させる第４の信号停止回路２９と、第３の信号停止回路２８と１／８分周器１２５の出力が入力され、第５の制御信号３５によりどちらか一方から入力された信号を出力する第２の選択回路５２と、第１の選択回路５１の出力と第２の選択回路５２の出力との位相を比較し、その比較結果に応じた信号を出力する位相比較器１４を有する。
可変発振器１１５の出力２は、第１の実施の形態と同様に、第１及び第２の信号停止回路１７及び１８に入力される他、ＰＬＬ回路出力端子６より外部回路等に対して出力される。
なお、以上の説明より明らかな如く、第４の制御信号３４は二者択一の選択を行っているので、第１の制御信号３１と第２の制御信号３２の替わりに、第４の制御信号３４を用いることもできる。同じく、第５の制御信号３５は二者択一の選択を行っているので、第３の制御信号３６と第４の制御信号３７の替わりに、第５の制御信号３５を用いることもできる。
本第６の実施の形態のＰＬＬ回路は、第４の制御信号３４により第１の選択回路５１を制御し、第５の制御信号３５により第２の選択回路５２を制御し、第１の選択回路５１が１／４分周器１１０から入力された信号を出力し、第２の選択回路５２が第３の信号停止回路２８から入力された信号を出力する場合（４）には、第２の信号停止回路１８と第４の信号停止回路２９の出力を停止し、第１の選択回路５１が１／３３分周器１０２から入力された信号を出力し、第２の選択回路５２が第３の信号停止回路２８から入力された信号を出力する場合（３３）には、第１の信号停止回路１７と第４の信号停止回路２９の出力を停止し、第１の選択回路５１が１／４分周器１１０から入力された信号を出力し、第２の選択回路５２が１／８分周器１２５から入力された信号を出力する場合（１／２）には、第２の信号停止回路１８と第３の信号停止回路２８の出力を停止し、第１の選択回路５１が１／３３分周器１０２から入力された信号を出力し、第２の選択回路５２が１／８分周器１２５から入力された信号を出力する場合（３３／８）には、第１の信号停止回路１７と第３の信号停止回路２８の出力を停止することにより、参照入力信号１の４逓倍、３３逓倍、１／２逓倍、もしくは、３３／８逓倍の周波数のクロック信号をＰＬＬ回路出力端子６から出力することができる他に、４逓倍動作時に１／３３分周器１０２及び１／８分周器１１８により発生するノイズを、また３３逓倍動作時に１／４分周器１１０及び１／８分周器１２５より発生するノイズを、また１／２逓倍動作時に１／３３分周器１０２より発生するノイズと第２の選択回路２６内等で参照入力信号１の入力により発生するノイズを、また３３／８逓倍動作時に１／４分周器１１０より発生するノイズと第２の選択回路２６内等で参照入力信号１の入力により発生するノイズを低減することができる。
なお、ＰＬＬ回路の出力周波数を一定とすれば、上記と同じ動作で、参照入力信号１としてＰＬＬ回路出力周波数の１／４、１／３３、２、８／３３倍の周波数を使用できることは明らかである。
本第６の実施の形態のＰＬＬ回路も、ＳＦＩ−５ｓ（４逓倍）とＳＦＩ−４ｐｈａｓｅ２（３３／８逓倍）の両方に対応するＰＬＬ回路の構成例である。
また、１／４分周器１１０もしくは１／３３分周器１０２のうちのどちらかを持たないＰＬＬ回路でも、第１の信号停止回路１７もしくは第２の信号停止回路１８の出力を選択回路５１に直接入力することにより、同様の効果が得られる。
また、第１の信号停止回路１７を１／４分周器１１０と一体化した構成でも同様の効果が得られる。同様に、第２の信号停止回路１８を１／３３分周器１０２と一体化した構成でも同様の効果が得られる。同様に、第４の信号停止回路２９を１／８分周器１２５と一体化した構成でも同様の効果が得られる。
また、１／４分周器１１０と１／３３分周器１０２に接続されている電源用配線に、それぞれアナログスイッチを接続し、１／４分周器１１０への入力を停止する場合には、１／３３分周器１０２の電源用配線を電源に接続し、１／４分周器１１０の電源用配線をアースに接続し、１／３３分周器１０２への入力を停止する場合には、１／４分周器１１０の電源用配線を電源に接続し、１／３３分周器１０２の電源用配線をアースに接続するように、制御信号３１、３２、もしくは３４により２つのアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
同じく、１／８分周器１２５に接続されている電源用配線にアナログスイッチを接続し、１／８分周器１２５への入力を行う場合には、１／８分周器１２５の電源用配線を電源に接続し、１／８分周器１２５への入力を停止する場合には、１／８分周器１２５の電源用配線をアースに接続するように、制御信号３７、もしくは３５によりアナログスイッチを制御すること等により、ＰＬＬ回路の消費電力を削減することができる。
なお、上記のアースの代わりに低電圧電源を使用することもできる。
また、上記のように１／４分周器１１０、１／３３分周器１０２、１／８分周器１２５の電源用配線電位（電圧）を制御信号３１、３２、もしくは３４、３７、もしくは３５により減じる代わりに、制御信号３１、３２、もしくは３４、３７、もしくは３５により、１／４分周器１１０、１／３３分周器１０２、１／８分周器１２５に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより、消費電力を削減することもできる。
以上に説明した本発明に係るＰＬＬ回路において、ＰＬＬ回路出力周波数を変更できるばかりではなく、要求されるＰＬＬ回路出力周波数に対して、選択回路の設定等に応じて、異なる周波数の参照入力信号をＰＬＬ回路に入力することができる。
また、本発明に係るＰＬＬ回路において、制御信号により出力を停止した信号停止回路の出力が入力されている分周器の電源用配線を、アースに接続したり、分周器に流れる電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることにより消費電力を削減することができる。
このように本発明の実施によって、ＰＬＬ回路出力信号もしくは参照入力信号（またはその両方）の周波数を変更でき、かつ、ノイズの少ないＰＬＬ回路を実現すること等ができる。
第１の実施の形態を示す回路構成図。 第２の実施の形態を示す回路構成図。 第３の実施の形態を示す回路構成図。 第４の実施の形態を示す回路構成図。 第５の実施の形態を示す回路構成図。 第６の実施の形態を示す回路構成図。 従来の分周器がプログラマブルなＰＬＬ回路図。 従来の複数並列方式の分周器を使用したＰＬＬ回路図。 従来の複数直列方式の分周器を使用したＰＬＬ回路図。 従来の業界標準策定団体ＯＩＦ作成のＳＦＩ−５ｓに対応するＰＬＬ回路図。 従来の業界標準策定団体ＯＩＦ作成のＳＦＩ−４ｐｈ２に対応するＰＬＬ回路図。 従来の業界標準策定団体ＯＩＦ作成のＳＦＩ−５ｓとＳＦＩ−４ｐｈ２に対応する構成１のＰＬＬ回路図。 従来の業界標準策定団体ＯＩＦ作成のＳＦＩ−５ｓとＳＦＩ−４ｐｈ２に対応する構成２のＰＬＬ回路図。 従来の業界標準策定団体ＯＩＦ作成のＳＦＩ−５ｓとＳＦＩ−４ｐｈ２に対応する構成３のＰＬＬ回路図。
符号の説明
１ 参照入力信号 １１ １／Ｎ分周器
１２ １／Ｍ分周器 １３ 選択回路
１４ 位相比較器 １５ 高周波成分除去手段
１６、１０６、１１２、１１５ 可変発振器
１７ 第１の信号停止回路 １８ 第２の信号停止回路
２４ １／Ｋ分周器 ２５ １／Ｌ分周器
２８ 第３の信号停止回路 ２９ 第４の信号停止回路
３１ 第１の制御信号 ３２ 第２の制御信号
３３ 第３の制御信号 ３４ 第４の制御信号
３５ 第５の制御信号 ３６ 第６の制御信号
３７ 第７の制御信号 ５１ 第１の選択回路
５２ 第２の選択回路 １０１ １／３２分周器
１０２ １／３３分周器 １０９ １／８分周器
１１０ １／４分周器 １２５ １／８分周器

Claims (19)

  1. 入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路を具備することを特徴とするＰＬＬ回路。
  2. 入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる上記第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路を具備することを特徴とするＰＬＬ回路。
  3. 入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｎ分周器の出力をそのまま選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる第１の信号停止回路と、上記１／Ｎ分周器の出力が入力され、第２の制御信号により、入力された上記１／Ｎ分周器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、上記第１の信号停止回路の出力と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する上記選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器を具備し、上記可変発振器の出力が上記１／Ｎ分周器に入力されることを特徴とするＰＬＬ回路。
  4. 入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＫ（Ｋは１以上の整数）分周する１／Ｋ分周器と、入力信号をＬ（ＬはＫとは異なる１以上の整数）分周する１／Ｌ分周器と、上記１／Ｋ分周器と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記１／Ｋ分周器か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記１／Ｋ分周器に出力するか、もしくは上記１／Ｋ分周器への出力を強制的に停止させる第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備することを特徴とするＰＬＬ回路。
  5. 入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（ＭはＮとは異なる１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＬ（Ｌは２以上の整数）分周する１／Ｌ分周器と、第３の信号停止回路と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記第３の信号停止回路か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記第２の選択回路に出力するか、もしくは上記第２の選択回路への出力を強制的に停止させる上記第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備することを特徴とするＰＬＬ回路。
  6. 入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＬ（Ｌは２以上の整数）分周する１／Ｌ分周器と、第３の信号停止回路の出力と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記第３の信号停止回路か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記第１の選択回路に出力するか、もしくは上記第１の選択回路への出力を強制的に停止させる上記第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記第２の選択回路に出力するか、もしくは上記第２の選択回路への出力を強制的に停止させる上記第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備することを特徴とするＰＬＬ回路。
  7. 入力信号をＭ（Ｍは２以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第４の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する第１の選択回路と、入力信号をＫ（Ｋは１以上の整数）分周する１／Ｋ分周器と、入力信号をＬ（ＬはＫとは異なる１以上の整数）分周する１／Ｌ分周器と、上記１／Ｋ分周器と上記１／Ｌ分周器の出力が入力され、第５の制御信号により、上記１／Ｋ分周器か、上記１／Ｌ分周器のどちらか一方から入力された信号を出力する第２の選択回路と、上記第１の選択回路の出力と上記第２の選択回路の出力との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第１の制御信号により、入力された上記可変発振器の出力をそのまま上記第１の選択回路に出力するか、もしくは上記第１の選択回路への出力を強制的に停止させる第１の信号停止回路と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、第６の制御信号により、参照入力信号をそのまま上記１／Ｋ分周器に出力するか、もしくは上記１／Ｋ分周器への出力を強制的に停止させる上記第３の信号停止回路と、第７の制御信号により、上記参照入力信号をそのまま上記１／Ｌ分周器に出力するか、もしくは上記１／Ｌ分周器への出力を強制的に停止させる第４の信号停止回路を具備することを特徴とするＰＬＬ回路。
  8. 入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、入力信号をＭ（Ｍは１以上の整数）分周する１／Ｍ分周器と、上記１／Ｎ分周器と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記１／Ｎ分周器か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、上記可変発振器の出力が入力され、入力された上記可変発振器の出力をＪ分周する１／Ｊ分周器と、上記１／Ｊ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｊ分周器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路を具備することを特徴とするＰＬＬ回路。
  9. 入力信号をＭ（Ｍは１以上の整数）分周する１／Ｍ分周器と、第１の信号停止回路と上記１／Ｍ分周器の出力が入力され、第３の制御信号により、上記第１の信号停止回路か、上記１／Ｍ分周器のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記１／Ｍ分周器に出力するか、もしくは上記１／Ｍ分周器への出力を強制的に停止させる第２の信号停止回路と、上記可変発振器の出力が入力され、入力された上記可変発振器の出力をＪ分周する１／Ｊ分周器と、上記１／Ｊ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｊ分周器の出力をそのまま上記選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる上記第１の信号停止回路を具備することを特徴とするＰＬＬ回路。
  10. 入力信号をＮ（Ｎは１以上の整数）分周する１／Ｎ分周器と、上記１／Ｎ分周器と第２の信号停止回路の出力が入力され、第３の制御信号により、上記１／Ｎ分周器か、上記第２の信号停止回路のどちらか一方から入力された信号を出力する選択回路と、上記選択回路の出力と参照入力信号との位相を比較し、比較結果に応じた信号を出力する位相比較器と、上記位相比較器の出力の高周波成分を除去する高周波成分除去手段と、上記高周波成分除去手段の出力に応じた周波数で発振する可変発振器と、上記可変発振器の出力が入力され、第２の制御信号により、入力された上記可変発振器の出力をそのまま上記選択回路に出力するか、もしくは上記選択回路への出力を強制的に停止させる上記第２の信号停止回路と、上記可変発振器の出力が入力され、入力された上記可変発振器の出力をＪ分周する１／Ｊ分周器と、上記１／Ｊ分周器の出力が入力され、第１の制御信号により、入力された上記１／Ｊ分周器の出力をそのまま上記１／Ｎ分周器に出力するか、もしくは上記１／Ｎ分周器への出力を強制的に停止させる第１の信号停止回路を具備することを特徴とするＰＬＬ回路。
  11. 上記第１、上記第２、上記第３の制御信号の設定に応じて、異なる周波数の上記参照入力信号を上記位相比較器に入力することを特徴とする請求項１〜３、８〜１０のいずれかに記載のＰＬＬ回路。
  12. 上記第１、上記第２、上記第４〜上記第７の制御信号の設定に応じて、異なる周波数の上記参照入力信号を上記第３及び上記第４の信号停止回路に入力することを特徴とする請求項４〜７のいずれかに記載のＰＬＬ回路。
  13. 上記第１、上記第２、もしくは上記第３の制御信号により、出力を停止した上記第１または上記第２の信号停止回路の出力が入力されている上記１／Ｎ分周器、上記１／Ｍ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項１または８に記載のＰＬＬ回路。
  14. 上記第２、もしくは上記第３の制御信号により、出力を停止した上記第２の信号停止回路の出力が入力されている上記１／Ｍ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項２、３、９のいずれかに記載のＰＬＬ回路。
  15. 上記第１、上記第２、もしくは上記第４、上記第６、上記第７、もしくは上記第５の制御信号により、出力を停止した上記第１または上記第２と上記第３または上記第４の信号停止回路の出力が入力されている上記１／Ｎ分周器、上記１／Ｍ分周器、上記１／Ｋ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項４に記載のＰＬＬ回路。
  16. 上記第１、上記第２、もしくは上記第４、上記第７、もしくは上記第５の制御信号により、出力を停止した上記第１または上記第２と上記第４の信号停止回路の出力が入力されている上記１／Ｎ分周器、上記１／Ｍ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項５に記載のＰＬＬ回路。
  17. 上記第２、もしくは上記第４、上記第７、もしくは上記第５の制御信号により、出力を停止した上記第２または上記第４の信号停止回路の出力が入力されている上記１／Ｍ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項６に記載のＰＬＬ回路。
  18. 上記第２、もしくは上記第４、上記第６、第７、もしくは上記第５の制御信号により、出力を停止した上記第２と上記第３または上記第４の信号停止回路の出力が入力されている上記１／Ｍ分周器、上記１／Ｋ分周器、上記１／Ｌ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項７に記載のＰＬＬ回路。
  19. 上記第１、もしくは上記第３の制御信号により、出力を停止した上記第１の信号停止回路の出力が入力されている上記１／Ｎ分周器の電源用配線電位、あるいは電源用配線への電流、もしくは電源用配線電位と電源用配線への電流の両方を減じることを特徴とする請求項１０に記載のＰＬＬ回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011519252A (ja) * 2008-04-29 2011-06-30 クゥアルコム・インコーポレイテッド デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法

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