KR20100134786A - 디지털 위상 고정 루프 (ｄｐｌｌ) 에서의 전력 소모를 제어하는 시스템 및 방법 - Google Patents

디지털 위상 고정 루프 (ｄｐｌｌ) 에서의 전력 소모를 제어하는 시스템 및 방법 Download PDF

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Abstract

장치는 별개의 주파수 클록들의 세트로부터 선택된 기준 클록을 생성하도록 구성된 프로그램가능한 주파수 디바이스를 포함하며, 그 프로그램가능한 주파수 디바이스는 또한 별개의 주파수 클록들 간을 스위칭할 때 기준 클록의 트리거링 에지들에 대해 동일한 시간적 관계를 유지하도록 구성된다. 이 장치는 선택된 기준 클록을 이용하여 입력 신호와 출력 신호 간의 미리 결정된 위상 관계를 확립하는 위상 고정 루프 (PLL), 이를 테면 디지털 PLL (DPLL) 을 더 포함한다. 별개의 주파수 클록들 간을 스위칭할 때 기준 클록에 대해 실질적으로 동일한 시간적 관계를 유지함으로써, 위상 고정 루프 (PLL) 의 연속 및 효과적인 동작이 기준 클록을 변화시키는 동안 크게 방해받지 않는다. 이것은 장치의 전력 소모를 제어하는데 이용될 수도 있다.

Description

디지털 위상 고정 루프 (ＤＰＬＬ) 에서의 전력 소모를 제어하는 시스템 및 방법{SYSTEM AND METHOD OF CONTROLLING POWER CONSUMPTION IN A DIGITAL PHASE LOCKED LOOP (DPLL)}
본 개시물은 일반적으로 위상 고정 루프 (PLL) 에 관한 것으로, 특히 디지털 위상 고정 루프 (DPLL) 에서의 전력 소모를 제어하는 시스템 및 방법에 관한 것이다.
통신 디바이스는 통상적으로 신호들을 다른 원격 통신 디바이스들로 및 다른 원격 통신 디바이스들로부터 동기적으로 송신 및 수신하는 국부 발진기 (LO) 를 포함한다. 종종 이들 신호들은 정의된 주파수 채널을 통해 전송 또는 수신된다. 특정 주파수 채널을 선택하기 위해, LO 의 주파수는 통상적으로 신호를 선택된 채널을 통해 적절히 송신 또는 수신하기 위하여 변화된다. 종종, 위상 고정 루프 (PLL), 이를 테면 디지털 PLL (DPLL) 이 LO 주파수의 변화를 수행하기 위해 이용된다.
통상의 DPLL 은 입력 누산기, 저역 통과 필터 (LPF) (종종 "루프 필터" 로 지칭), 디지털 제어 발진기 (DCO), DCO 누산기, 시간-디지털 컨버터 (TDC) 및 다른 디지털 디바이스들과 같은 여러 디지털 디바이스들을 포함한다. 이들 디지털 디바이스들 중 일부는 그들의 의도된 기능을 수행하기 위해 기준 클록을 이용한다. 예를 들어, 입력 누산기는 기준 클록을 이용하여 DPLL 에 대한 입력 신호의 위상 및 주파수를 나타내는 신호를 생성한다. 또한, DCO 누산기 및 TDC 는 기준 클록을 이용하여 DCO 의 출력 신호의 위상 및 주파수를 나타내는 신호를 생성한다.
이러한 디지털 디바이스들의 전력 소모는 일반적으로 기준 클록의 주파수에 비례하거나 기준 클록의 주파수와 직접적으로 관련된다. 따라서, DPLL 은 기준 클록의 주파수가 비교적 높은 경우에 더 많은 전력을 소모하고, 기준 클록의 주파수가 비교적 낮은 경우에 더 적은 전력을 소모한다. 종종, 이러한 DPLL 을 이용하는 통신 디바이스들은 연속적으로 동작하기 위해 배터리와 같은 제한된 전원을 이용하는 휴대용 디바이스들이다. 이러한 통신 디바이스들의 연속 동작을 연장하기 위해서는, 디바이스들이 가능하다면 언제든지 낮은 전력 모드에서 동작하는 것이 바람직하다. 이것이 수행될 수 있는 한가지 방법은 통신 디바이스가 높은 성능 모델에서 동작할 필요가 없을 때 기준 클록의 주파수를 낮추는 것이다.
기준 클록의 주파수의 변화로 인한 한가지 문제는 DPLL 의 루프 제어에 크게 영향을 미치지 않고 행해져야 한다는 것이다. DPLL 의 루프 제어에 크게 영향을 미치지 않고 기준 클록의 주파수의 변화를 고려하는 종래의 접근법들이 개발되어 있다. 그러나, 이들 접근법들은, 통상적으로 많은 애플리케이션에서는 허용가능하지 않을 수도 있는 주파수 변화 및 리록킹 (relocking) 동작을 수행하는데 상당한 양의 시간이 걸린다.
개요
본 개시물의 일 양태는 별개의 주파수 클록들의 세트로부터 선택된 기준 클록을 생성하도록 구성된 프로그램가능한 주파수 디바이스를 포함하는 장치에 관한 것으로, 프로그램가능한 주파수 디바이스는 또한 별개의 주파수 클록들 간을 스위칭할 때 기준 클록의 트리거링 에지들에 대해 동일한 시간적 관계를 유지하도록 구성된다. 이 장치는 선택된 기준 클록을 이용하여 입력 신호와 출력 신호 간의 미리 결정된 위상 관계를 확립하는 위상 고정 루프 (PLL), 이를 테면 디지털 PLL (DPLL) 을 더 포함한다. 별개의 주파수 클록들 간을 스위칭할 때 기준 클록에 대해 실질적으로 동일한 시간적 관계를 유지함으로써, 위상 고정 루프 (PLL) 의 연속 및 효과적인 동작이 기준 클록의 주파수를 변화시키는 동안 크게 방해받지 않는다. 이것은 장치의 전력 소모를 제어하기 위해 이용될 수도 있다.
본 개시물의 또 다른 양태에서, 프로그램가능한 주파수 디바이스는 원시 (raw) 기준 클록에 의해 구동되도록 구성된 캐스케이드 접속된 일련의 플립플롭들을 포함할 수도 있는 별개의 주파수 클록들의 소스를 포함한다. 또 다른 양태에서, 프로그램가능한 주파수 디바이스는 기준 클록에 대한 별개의 기준 클록 중에서의 선택을 나타내는 입력 주파수 선택 제어 신호를 비동기적으로 수신하고, 기준 클록의 선택을 특정 시간에 야기하는 출력 주파수 선택 제어 신호를 동기적으로 생성하도록 구성된 회로를 포함한다. 또 다른 양태에서, 출력 주파수 선택 제어 신호는 가장 긴 주기를 갖는 클록과 같이, 별개의 주파수 클록들 중 하나의 클록의 주기 당 한번 생성된다. 다른 양태에서, 출력 주파수 선택 제어 신호는 모두 하이 또는 모두 로우와 같이, 미리 결정된 로직 레벨들에 있는 별개의 주파수 클록들에 응답하여 생성된다.
본 개시물의 다른 양태들, 이점들 및 신규의 특징들은 첨부 도면들과 함께 고려할 때 다음의 본 개시물의 상세한 설명으로부터 명백해질 것이다.
도 1 은 본 개시물의 일 양태에 따른 일 예시적인 디지털 위상 고정 루프 (DPLL) 의 블록도를 예시한 도면이다.
도 2 는 본 개시물의 다른 양태에 따른 일 예시적인 프로그램가능한 주파수 디바이스의 개략도를 예시한 도면이다.
도 3 은 본 개시물의 다른 양태에 따른 일 예시적인 프로그램가능한 주파수 디바이스 내에서 생성된 예시적인 신호들의 타이밍도를 예시한 도면이다.
도 4 는 본 개시물의 다른 양태에 따른 일 예시적인 통신 디바이스의 블록도를 예시한 도면이다.
도 5 는 본 개시물의 다른 양태에 따른 일 예시적인 통신 디바이스에서의 전력 소모를 제어하는 일 예시적인 방법의 흐름도를 예시한 도면이다.
상세한 설명
도 1 은 본 개시물의 일 양태에 따른 일 예시적인 디지털 위상 고정 루프 (DPLL) (100) 의 블록도를 예시한다. 요약하면, DPLL 은 DPLL 의 루프 제어에 크게 영향을 미치지 않고 전력 소모를 위해 기준 클록의 주파수의 프로그램가능성 (programmability) 을 고려한다. DPLL 은 이것을, 기준 클록의 트리거링 에지들의 타이밍이 기준 클록 주파수가 변화됨에 따라 실질적으로 변화하지 않는 것을 보장함으로써 수행한다. 이전에 논의한 바와 같이, DPLL 은 기준 클록의 주파수가 실질적으로 감소될 때 낮은 전력 모드에 배치될 수도 있다. 반대로, DPLL 은 기준 클록의 주파수가 실질적으로 증가될 때 높은 전력 모드에 배치될 수도 있다.
특히, DPLL 은 프로그램가능한 주파수 디바이스 (102), 입력 누산기 (104), 제 1 합산 디바이스 (106), 저역 통과 필터 (LPF) 또는 루프 필터 (108), 디지털 제어 발진기 (DCO) (110), 시간-디지털 컨버터 (TDC) (112), DCO 누산기 (114), 래치 (116), 제 2 합산 디바이스 (118) 및 주파수 제어기 (120) 를 포함한다.
프로그램가능한 주파수 디바이스 (102) 는 원시 기준 클록 REF_IN 을 수신하고 입력 제어 신호들 ENABLE 및 DIVIN_<1:0> 에 기초하여 출력 기준 클록 REFOUT 을 생성한다. ENABLE 신호는 주파수 선택 제어 신호들 DIVIN_<1:0> 에 기초하여 기준 클록 주파수를 변화시키는 기능을 인에이블한다. 예를 들어, ENABLE 신호가 비활성화되거나 또는 선언 (assert) 되지 않는다면, 프로그램가능한 주파수 디바이스 (102) 는 그 출력에 단지 원시 기준 신호 REF_IN 만을 전달한다 (예를 들어, REFOUT
Figure pct00001
REF_IN). 한편, ENABLE 신호가 활성화되거나 또는 선언된다면, 프로그램가능한 주파수 디바이스 (102) 는 원시 기준 클록 REF_IN 의 주파수와 관련되고 주파수 선택 제어 신호 DIVIN_<1:0> 에 기초한 주파수를 갖는 출력 기준 클록 REFOUT 을 생성한다.
예를 들어, DIVIN_<1:0> 이 00 이면, 프로그램가능한 주파수 디바이스 (102) 는 원시 기준 클록 REF_IN 의 주파수를 1 의 계수 (factor) 로 분주하여 출력 기준 클록 REFOUT 을 생성한다 (예를 들어,
Figure pct00002
). DIVIN_<1:0> 이 01 이면, 프로그램가능한 주파수 디바이스 (102) 는 원시 기준 클록 REF_IN 의 주파수를 2 의 계수로 분주하여 출력 기준 클록 REFOUT 을 생성한다 (예를 들어,
Figure pct00003
). DIVIN_<1:0> 이 11 이면, 프로그램가능한 주파수 디바이스 (102) 는 원시 기준 클록 REF_IN 의 주파수를 4 의 계수로 분주하여 출력 기준 클록 REFOUT 을 생성한다 (예를 들어,
Figure pct00004
). 그리고, DIVIN_<1:0> 이 10 이면, 프로그램가능한 주파수 디바이스 (102) 는 원시 기준 클록 REF_IN 의 주파수를 8 의 계수로 분주하여 출력 기준 클록 REFOUT 을 생성한다 (예를 들어,
Figure pct00005
).
이전에 논의한 바와 같이, 프로그램가능한 주파수 디바이스 (102) 는 트리거링 에지들의 타이밍 또는 시간적 관계가 주파수의 변화에 따라 실질적으로 변화하지 않는 방식으로 주파수의 변화를 수행한다. 이것은 DPLL (100) 의 루프 제어의 중단 가능성을 방지 또는 저감시킨다. 또한, 프로그램가능한 주파수 디바이스 (102) 는 입력 주파수 선택 제어 신호 DIVIN_<1:0> 를 비동기적으로 수신하고, DPLL (100) 의 다른 모듈들에게 출력 기준 클록 REFOUT 에 대한 선택된 주파수에 대해 알려주는 출력 주파수 선택 제어 신호 DIVRO_<1:0> 를 동기적으로 생성하도록 구성된다.
입력 누산기 (104) 는 PLL 입력 및 출력 기준 클록 REFOUT 을 수신하고, 입력 위상 신호를 생성한다. 본질적으로, 입력 누산기 (104) 는 PLL 입력에 의해 지시된 수만큼 씩 출력 기준 신호의 주기를 카운트하는 카운터를 포함한다. 예를 들어, PLL 입력이 10 이면, 카운터는 10 씩 카운트한다 (예를 들어, 0, 10, 20, 30 등). PLL 입력은 DCO 출력의 주파수 대 출력 기준 클록 REFOUT 의 주파수의 비율을 지시한다. 예를 들어, 출력 기준 클록 REFOUT 의 주파수가 100MHz 이고 PLL 입력이 10 이면, DCO 출력의 주파수 (루프가 고정되는 경우) 는 대략 1GHz 에 있다. 출력 주파수 선택 제어 신호 DIVRO_<1:0> 가 00 이면, 입력 누산기 (104) 는 출력 기준 클록 REFOUT 의 주기를 (예를 들어,
Figure pct00006
이기 때문에) 1×PLL 입력만큼 씩 카운트한다. 출력 주파수 선택 제어 신호 DIVRO_<1:0> 가 01 이면, 입력 누산기 (104) 는 출력 기준 클록 REFOUT 의 주기를 (예를 들어,
Figure pct00007
이기 때문에) 2×PLL 입력만큼 씩 카운트한다. 출력 주파수 선택 제어 신호 DIVRO_<1:0> 가 11 이면, 입력 누산기 (104) 는 출력 기준 클록 REFOUT 의 주기를 (예를 들어,
Figure pct00008
이기 때문에) 4×PLL 입력만큼 씩 카운트한다. 그리고, 출력 주파수 선택 제어 신호 DIVRO_<1:0> 가 10 이면, 입력 누산기 (104) 는 출력 기준 클록 REFOUT 의 주기를 (예를 들어,
Figure pct00009
이기 때문에) 8×PLL 입력만큼 씩 카운트한다.
제 1 합산 디바이스 (106) 는 입력 누산기 (104) 로부터 입력 위상 신호를 수신하고, 제 2 합산 디바이스 (118) 로부터 피드백 위상 신호를 수신하며, 입력 위상 신호와 피드백 위상 신호 사이의 위상차를 나타내는 위상 에러 신호를 생성한다. 타이밍 및 에러 보정을 위해, 제 1 합산 디바이스 (106) 는 출력 기준 클록 REFOUT 및 주파수 선택 제어 신호 DIVRO_<1:0> 를 수신할 수도 있다. 예를 들어, 제 1 합산 디바이스 (106) 는 입력 누산기 (104) 및 제 2 합산 디바이스 (118) 로부터 위상 신호들을 수신한 후 출력 기준 클록 REFOUT 의 1 클록 주기에 위상 에러 신호를 생성할 수도 있다. REFOUT 클록의 주파수, 즉 클록 주기가 프로그램가능한 주파수 디바이스 (102) 에 의해 변화될 수도 있기 때문에, 제 1 합산 디바이스 (106) 는 위상 에러 신호를 출력하기에 적합한 지연을 설정하기 위해 출력 기준 클록 REFOUT 및 주파수 선택 제어 신호 DIVRO_<1:0> 를 수신한다.
LPF 또는 루프 필터 (108) 는 제 1 합산 디바이스 (106) 로부터의 위상 에러 신호를 필터링하여 DCO (110) 용의 주파수 제어 신호를 생성한다. 루프 필터 (108) 의 전달 함수 (transfer function) 는 출력 기준 클록 REFOUT 의 주파수에 의존할 수도 있다. 따라서, 루프 필터 (108) 는 또한 출력 기준 클록 REFOUT 및 주파수 선택 제어 신호 DIVRO_<1:0> 를 수신하여 루프 필터 (108) 에 출력 기준 클록 REFOUT 의 현재의 주파수를 통지한다 루프 필터 (108) 는 이 정보를 이용하여 출력 기준 클록 REFOUT 의 현재의 주파수에 따라 그 전달 함수를 조정한다.
DCO (110) 는 루프 필터 (108) 로부터의 주파수 제어 신호 및 출력 기준 클록 REFOUT 을 수신하고, 제어 루프가 고정될 때 입력 위상 신호와 특정 위상 관계를 갖는 PLL 출력 신호를 생성한다. DCO 누산기 (114) 는 PLL 출력 신호의 위상의 개략 측정 (coarse measurement) 을 나타내는 신호를 생성한다. 본질적으로, DCO 누산기 (114) 는 PLL 출력 신호의 주기를 증분적으로 카운트하는 카운터를 포함한다. 래치 (116) 는 출력 기준 클록 REFOUT 의 트리거링 에지에 응답하여 개략 위상 정보를 출력한다.
TDC (112) 는 PLL 출력 신호의 위상의 미세 측정 (fine measurement) 을 나타내는 신호를 생성한다. 특히, TDC (112) 는 PLL 출력 신호를 수신하는 일련의 지연 엘리먼트들을 포함한다. 지연 엘리먼트들의 출력들은 플립플롭들의 데이터 입력들에 각각 커플링된다. 플립플롭들은 출력 기준 클록 REFOUT 에 의해 클록킹된다. 플립플롭들의 Q-출력들은 PLL 출력 신호의 위상과 기준 클록 REFOUT 사이의 부분차 (fractional difference) 를 나타내는 신호를 생성하는 온도계 디코더에 커플링된다. 주파수 디바이더가 DCO (110) 의 출력과 DCO 누산기 (114) 및 TDC (112) 의 입력들 사이에 놓이게 될 수도 있다는 것을 이해해야 한다.
제 2 합산 디바이스 (118) 는 래치 (116) 및 TDC (112) 로부터 각각 개략 및 미세 위상 신호들을 수신하며, PLL 출력 신호의 위상과 관련된 피드백 위상 신호를 생성한다. 타이밍 및 에러 보정을 위해, 제 2 합산 디바이스 (118) 는 출력 기준 클록 REFOUT 및 주파수 선택 제어 신호 DIVRO_<1:0> 를 수신할 수도 있다. 예를 들어, 제 2 합산 디바이스 (118) 는 래치 (116) 및 TDC (112) 로부터 위상 정보를 수신한 후 출력 기준 클록 REFOUT 의 1 클록 주기에 피드백 위상 신호를 생성할 수도 있다. 출력 기준 클록 REFOUT 의 주파수, 즉 클록 주기가 프로그램가능한 주파수 디바이스 (102) 에 의해 변화될 수도 있기 때문에, 제 2 합산 디바이스 (118) 는 출력 기준 클록 REFOUT 및 주파수 선택 제어 신호 DIVRO_<1:0> 를 수신하여 제 2 합산 디바이스 (118) 에 출력 기준 클록 REFOUT 의 현재의 주파수를 통지한다. 제 2 합산 디바이스 (106) 는 이 정보를 이용하여 피드백 위상 신호를 출력하기에 적합한 지연을 선택한다.
주파수 제어기 (120) 는 프로그램가능한 주파수 디바이스 (102) 를 위한 입력 주파수 선택 DIVIN_<1:0> 및 ENABLE 제어 신호들을 생성한다. 특정 전력 절약 알고리즘에 기초하여, 주파수 제어기 (120) 는 DPLL (100) 을 특정 전력 소모 모드에 배치하기 위하여, 기준 클록 REFOUT 의 주파수가 예를 들어 2, 4, 또는 8 의 계수에 의해 감소하도록 할 수도 있다. 주파수 제어기 (120) 는 DPLL 이 높은 성능 모드에서 동작될 필요가 없을 때 이 기준 클록 REFOUT 의 주파수의 절감을 수행할 수도 있으며, 주파수 감소로부터 발생하는 저감된 전력 소모가 배터리와 같은 제한된 전원에 의해 동작되고 있을 때 디바이스의 연속 동작을 연장시킬 것이다. 높은 성능이 DPLL (100) 에 의해 필요하게 될 때, 주파수 제어기 (120) 는 더 나은 루프 제어가 달성되도록 기준 클록 REFOUT 의 주파수를 증분시킬 수도 있다. 주파수 제어기 (120) 는 또한 ENABLE 신호를 비활성화시키거나 또는 선언하지 않음으로써 주파수 변화 기능을 완전히 디스에이블할 수도 있다.
도 2 는 본 개시물의 다른 양태에 따른 일 예시적인 프로그램가능한 주파수 디바이스 (200) 의 블록도를 예시한다. 프로그램가능한 주파수 디바이스 (200) 는 단지 이전에 논의된 프로그램가능한 주파수 디바이스 (102) 의 상세한 구현의 일 예일 뿐이다. 특히, 프로그램가능한 주파수 디바이스 (200) 는 제어 신호 ENABLE 에 응답하여 주파수 분주 동작을 인에이블 또는 디스에이블하며, 입력 주파수 선택 제어 신호 DIVIN_<1:0> 에 의해 지시한 바와 같이 적절한 주파수 선택 동작을 수행한다. 또한, 이전에 논의한 바와 같이, 프로그램가능한 주파수 디바이스 (200) 는 트리거링 에지들 (예를 들어, 상승 에지들) 의 시간적 관계가 출력 기준 클록 REFOUT 의 상이한 주파수들 간을 스위칭할 때 실질적으로 변화하지 않도록 주파수 변화를 수행한다. 이 방식에서, 루프 제어는 기준 클록 REFOUT 의 주파수의 변화에 의해 최소로 방해받는다.
특히, 프로그램가능한 주파수 디바이스 (200) 는 제 1 AND 게이트 (202), 일련의 지연 엘리먼트들 (204), 제 1 인버터 (206) 와 제 2 인버터 (208), 복수의 D 플립플롭들 (210, 212, 214, 218, 220, 222, 224, 226, 228, 230, 232, 240 및 242), 3 입력 AND 게이트 (234), 3 입력 NOR 게이트 (236), 제 2 AND 게이트 (238), 4 입력 멀티플렉서 (MUX) (244), 2 클록 D 플립플롭 (246) 및 2 입력 MUX (248) 를 포함한다.
제 1 AND 게이트 (202) 는 원시 기준 클록 REF_IN 을 수신하도록 구성된 제 1 입력 및 주파수 제어기 (120) 로부터 ENABLE 제어 신호를 수신하도록 구성된 제 2 입력을 포함한다. 제 1 AND 게이트 (202) 는 지연 체인 (204) 의 입력에 커플링된 출력을 포함한다. 지연 체인 (204) 은 차례로 제 1 인버터 (206) 의 입력에 커플링된 출력을 포함하며, 제 1 인버터 (206) 는 차례로 제 2 인버터 (208) 의 입력에 커플링된 출력을 포함한다. 이하 더 상세하게 논의되는 바와 같이, 3 개의 타이밍 제어 신호들 REF_D, REF_DB 및 REF_D1 이 지연 체인 (204), 제 1 인버터 (206) 및 제 2 인버터 (208) 의 출력들에서 각각 생성된다.
D 플립플롭 (210) 은 원시 기준 클록 REF_IN 을 수신하도록 구성된 클록 입력, 그 데이터 입력에 커플링된 QB 출력, 및 D 플립플롭 (212) 의 클록 입력에 커플링된 Q 출력을 포함한다. D 플립플롭 (212) 은 차례로 그 데이터 입력에 커플링된 QB 출력, 및 D 플립플롭 (214) 의 클록 입력에 커플링된 Q 출력을 포함한다. D 플립플롭 (214) 은 그 데이터 입력에 커플링된 QB 출력을 포함한다. 3 개의 캐스케이드 접속된 플립플롭들 (210, 212 및 214) 은 원시 기준 클록 REF_IN 의 주파수를 분주하여 D 플립플롭들 (210, 212 및 214) 의 Q 출력들에서 각각 별개의 주파수 클록들 DIV2, DIV4 및 DIV8 을 생성하도록 동작한다. 클록 DIV2 는 실질적으로 원시 기준 클록 REF_IN 의 주파수의 1/2 의 주파수를 가지며; 클록 DIV4 는 실질적으로 원시 기준 클록 REF_IN 의 주파수의 1/4 의 주파수를 가지며; 클록 DIV8 은 실질적으로 원시 기준 클록 REF_IN 의 주파수의 1/8 의 주파수를 갖는다.
D 플립플롭 (222) 은 클록 DIV2 를 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_DB 를 수신하기 위한 클록 입력, 및 3 입력 AND 게이트 (234) 의 제 1 입력에 커플링된 QB 출력을 포함한다. 유사하게, D 플립플롭 (224) 은 클록 DIV4 를 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_DB 를 수신하기 위한 클록 입력, 및 3 입력 AND 게이트 (234) 의 제 2 입력에 커플링된 QB 출력을 포함한다. 추가로, D 플립플롭 (226) 은 클록 DIV8 을 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_DB 를 수신하기 위한 클록 입력, 및 3 입력 AND 게이트 (234) 의 제 3 입력에 커플링된 QB 출력을 포함한다. 이하 더 상세하게 논의되는 바와 같이, D 플립플롭들 (222, 224 및 226) 은 출력 기준 클록 REFOUT 의 주파수의 변화를 동기적으로 트리거링하는 시간을 확립하는데 있어서 도움이 된다.
D 플립플롭 (228) 은 클록 DIV2 를 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_D1 를 수신하기 위한 클록 입력, 및 3 입력 NOR 게이트 (236) 의 제 1 입력에 커플링된 QB 출력을 포함한다. 유사하게, D 플립플롭 (230) 은 클록 DIV4 를 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_D1 를 수신하기 위한 클록 입력, 및 3 입력 NOR 게이트 (236) 의 제 2 입력에 커플링된 QB 출력을 포함한다. 추가로, D 플립플롭 (232) 은 클록 DIV8 을 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_D1 를 수신하기 위한 클록 입력, 및 3 입력 NOR 게이트 (236) 의 제 3 입력에 커플링된 QB 출력을 포함한다. 이하 더 상세하게 논의되는 바와 같이, D 플립플롭들 (228, 230 및 232) 은 출력 기준 클록 REFOUT 의 주파수의 변화를 동기적으로 트리거링하는 시간을 확립하는데 있어서 도움이 된다.
3 입력 AND 게이트 (234) 는 제 2 AND 게이트 (238) 의 제 1 입력에 커플링된 출력을 포함한다. 3 입력 NOR 게이트 (236) 는 제 2 AND 게이트 (238) 의 제 2 입력에 커플링된 출력을 포함한다. 제 2 AND 게이트 (238) 의 출력은 D 플립플롭들 (240 및 242) 의 클록 입력들에 커플링된다. D 플립플롭 (218) 은 주파수 제어기 (120) 로부터 입력 주파수 선택 제어 신호 DIVIN_1 를 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_DB 를 수신하기 위한 클록 입력, 및 D 플립플롭 (242) 의 데이터 입력에 커플링된 Q 출력을 포함한다. D 플립플롭 (220) 은 주파수 제어기 (120) 로부터 입력 주파수 선택 제어 신호 DIVIN_0 를 수신하도록 구성된 데이터 입력, 타이밍 제어 신호 REF_DB 를 수신하기 위한 클록 입력, 및 D 플립플롭 (240) 의 데이터 입력에 커플링된 Q 출력을 포함한다. 출력 주파수 선택 제어 신호들 DIVRO_0 및 DIVRO_1 은 D 플립플롭들 (240 및 242) 의 각각의 Q 출력들에서 생성된다.
4 입력 MUX (244) 는 원시 기준 클록 REF_IN 및 별개의 주파수 클록들 DIV2, DIV4 및 DIV8 을 수신하도록 구성된 4 개의 입력들을 포함한다. 4 입력 MUX 는 출력 주파수 선택 제어 신호들 DIVRO_0 및 DIVRI_1 을 수신하도록 구성된 2 개의 선택 입력들을 포함한다. 4 입력 MUX (244) 는 2 클록 D 플립플롭 (246) 의 데이터 입력에 커플링된 출력을 포함한다. 2 클록 D 플립플롭 (246) 은 차례로 타이밍 제어 신호 REF_D 를 수신하도록 구성된 제 1 클록 입력, 및 타이밍 제어 신호 REF_DB 를 수신하도록 구성된 제 2 클록 입력을 포함한다. 2 클록 D 플립플롭 (246) 은 2 입력 MUX (248) 의 제 1 입력에 커플링된 Q 출력을 포함한다. 2 입력 MUX (248) 는 차례로 원시 기준 클록 REF_IN 을 수신하도록 구성된 제 2 입력, 및 출력 기준 클록 REFOUT 을 생성하도록 구성된 출력을 포함한다. 프로그램가능한 주파수 디바이스 (200) 의 동작이 이제 설명될 것이다.
도 3 은 본 개시물의 다른 양태에 따른 일 예시적인 프로그램가능한 주파수 디바이스 (200) 내에서 생성된 예시적인 신호들의 타이밍도를 예시한다. 상부 그래프는 원시 기준 클록 REF_IN 을 예시한다. 다음 그래프는 타이밍 제어 신호 REF_D 를 예시한다. 타이밍 제어 신호 REF_D 는 실질적으로는 지연 체인 (204) 으로 인해 원시 기준 주파수 REF_IN 의 지연된 버전이라는 것을 알게 된다. 다음 그래프는 실질적으로 반전된 타이밍 제어 신호 REF_D 인 타이밍 신호 REF_DB 를 예시한다. 다음 그래프는 실질적으로 타이밍 신호 REF_D 의 지연된 버전인 타이밍 신호 REF_D1 를 예시한다. 다음 3 개의 그래프는 각각 별개의 주파수 클록들 DIV2, DIV4 및 DIV8 을 예시한다. 다음의 그래프의 쌍은 주파수 제어기 (120) 에 의해 생성된 입력 주파수 선택 제어 신호들 DIVIN_1 및 DIVIN_0 의 일 예를 예시한다. 다음 그래프는 출력 주파수 선택 제어 신호 DIVRO_0 의 일 예를 예시한다. 또한, 마지막 그래프는 출력 기준 클록 REFOUT 을 예시한다.
ENABLE 제어 신호는 프로그램가능한 주파수 디바이스 (200) 의 주파수 분주 기능을 인에이블 또는 디스에이블하기 위해 이용된다. ENABLE 제어 신호가 선언되지 않으면 (프로그램가능한 주파수 분주 기능이 디스에이블된다는 것을 의미), 로우 로직 레벨이 제 1 AND 게이트 (202) 의 ENABLE 입력에서 생긴다. 이것은 기본적으로 타이밍 신호들 REF_D, REF_DB 및 REF_D1 을 디스에이블한다. 이것은 실제로는 프로그램가능한 주파수 디바이스 (200) 의 모든 것을 사실상 디스에이블한다. 또한, 선언되지 않은 ENABLE 제어 신호는 MUX (248) 로 하여금 원시 기준 클록 REF_IN 을 출력 기준 클록 REFOUT 으로서 출력하도록 한다. 따라서, ENABLE 제어 신호를 선언하지 않음으로써, 주파수 분주 기능이 무시될 수도 있다.
한편, ENABLE 제어 신호가 선언된다면, 제 1 AND 게이트 (202) 는 원시 기준 클록 REF_IN 이 지연 체인 (204) 의 입력에 인가되는 것을 허용하며, 이로써 타이밍 제어 신호들 REF_D, REF_DB 및 REF_D1 의 생성을 허용한다. 추가로, 선언되는 ENABLE 제어 신호는 MUX (248) 로 하여금 2 클록 D 플립플롭 (246) 의 Q 출력에서의 신호를 출력 기준 클록 REFOUT 으로서 선택하도록 한다.
이 예시적인 타이밍도에서, 입력 주파수 선택 제어 신호들 DIVIN_<1:0> 의 (시간 T1 이전의) 초기 값들은 00 으로 설정되며, 이는 차례로 D 플립플롭들 (240 및 242) 로 하여금, 이들 플립플롭들 (240 및 242) 이 클록킹될 때 출력 주파수 선택 제어 신호들 DIVRO_<1:0> 을 00 으로 설정하도록 한다. 이것은 MUX (244) 로 하여금 원시 기준 클록 REF_IN 을 출력하도록 한다. 2 클록 D 플립플롭 (246) 이 양자의 타이밍 신호들 REF_D 및 REF_DB 에 의해 클록킹되기 때문에, 본질적으로 Q 출력은, 실질적으로 타이밍 제어 신호 REF_D 와 시기적절하게 정렬된다는 것을 제외하고는 원시 기준 클록 REF_IN 이다. 이 구성에서, 타이밍 제어 신호 REF_D 는 원시 기준 클록 REF_IN 의 1/2 주기를 클록 아웃 (clock out) 하기 위해 이용되며, 타이밍 제어 신호 REF_DB 는 원시 기준 클록 REF_IN 의 나머지 1/2 주기를 클록 아웃하기 위해 이용된다.
주파수 제어기 (120) 로부터의 입력 주파수 제어 신호들 DIVIN_<1:0> 은 프로그램가능한 주파수 디바이스 (200) 에서 생성된 신호들 REF_IN, REF_D, REF_DB 등과 비동기로 프로그램가능한 주파수 디바이스 (200) 에 의해 수신될 수도 있다. 이 예에서, DIVIN_0 제어 신호는 타이밍도에 나타낸 바와 같이, 시간 T1 에서 로우 로직 레벨로부터 하이 로직 레벨로 천이한다. 이것은 제어 신호 DIVIN_<1:0> 가 01 이 되게 하며, 01 은 프로그램가능한 주파수 디바이스 (200) 에 1/2 주파수 클록 DIV2 을 출력 기준 클록 REFOUT 으로서 출력할 것을 명령한다.
별개의 주파수 클록들 DIV2, DIV4 및 DIV8 이 모두 로우 로직 레벨에 있을 때, D 플립플롭들 (222, 224 및 226) 은 실질적으로 타이밍 제어 신호 REF_DB 의 트리거링 에지 (예를 들어, 상승 에지), 예를 들어, 타이밍도에 나타낸 바와 같이 시간 T2 에 D 플립플롭들 (222, 224 및 226) 각각의 QB 출력들에서 하이 로직 레벨을 클록 아웃한다. 이 시간 T2 에서, 3 입력 AND 게이트 (234) 에 대한 입력들은 하이 로직 레벨에 있으며, 이로써 AND 게이트 (234) 로 하여금 하이 로직 레벨을 생성하도록 한다. 유사하게, 별개의 주파수 클록들 DIV2, DIV4 및 DIV8 이 모두 하이 로직 레벨에 있을 때, D 플립플롭들 (228, 230 및 232) 은 실질적으로 타이밍 제어 신호 REF_D1 의 트리거링 에지 (예를 들어, 상승 에지), 예를 들어 타이밍도에 나타낸 바와 같이 시간 T3 에 D 플립플롭들 (228, 230 및 232) 각각의 QB 출력에서 로우 로직 레벨을 클록 아웃한다. 이 시간 T3 에서, 3 입력 NOR 게이트 (234) 에 대한 입력들은 로우 로직 레벨에 있으며, 이로써 NOR 게이트 (236) 로 하여금 하이 로직 레벨을 생성하도록 한다.
따라서, 시간 T3 에서, AND 게이트 (234) 와 NOR 게이트 (236) 양자는 그들의 각각의 출력들에서 하이 로직 레벨을 생성한다. 그 결과, AND 게이트 (238) 에 대한 입력들 또한 하이 로직 레벨에 있어, AND 게이트 (238) 로 하여금 그 출력을 로우 로직 레벨로부터 하이 로직 레벨로 천이하도록 한다. 이것은 D 플립플롭들 (240 및 242) 의 클록 입력들에서 트리거링 에지를 생성한다. 입력 주파수 선택 제어 신호 DIVIN_<1:0> 가 현재 01 에 있기 때문에, D 플립플롭들 (240 및 242) 은 또한 출력 주파수 선택 제어 신호 DIVRO_<1:0> 를 01 로서 클록 아웃한다. 이것은 시간 T3 에서 DIVRO_0 의 상승 에지로서 타이밍도에 도시된다. 시간 T3 에서 01 이 되는 출력 주파수 선택 제어 신호들 DIVRO_<1:0> 은 MUX (244) 로 하여금 주파수 분주 클록 DIV2 을 출력하도록 한다. 타이밍도에 나타낸 바와 같이 시간 T4 에서, 타이밍 제어 신호 REF_DB 는 2 클록 D 플립플롭 (246) 으로 하여금 선택된 클록 DIV2 을 클록 아웃하도록 한다. 시간 T4 에서, 출력 기준 클록 REFIN 및 클록 DIV2 는 하이 로직 레벨에 있어, 출력 기준 클록 REFOUT 의 로직 레벨은 그 시간에 변화하지 않는다는 것을 알게 된다. 그러나, 시간 T5 에서, 타이밍 제어 신호 REF_D 의 트리거링 에지 (예를 들어, 상승 에지) 는 DIV2 클록이 이러한 시간에 로우 로직 레벨에 있기 때문에 2 클록 D 플립플롭으로 하여금 로우 로직 레벨을 출력하도록 한다.
요약하면, 인에이블 시에, 프로그램가능한 주파수 디바이스 (102) 는 타이밍 신호 REF_D 의 트리거링 에지와 실질적으로 동일한 트리거링 에지를 갖는 출력 기준 클록 REFOUT 을 생성한다. 시간 T6 내지 시간 T9 에서의 출력 기준 클록 REFOUT 의 트리거링 에지들이 실질적으로 타이밍 제어 신호 REF_D 의 타이밍 에지들과 정렬하는 상황이 도면에 도시된다. 이것은 타이밍 제어 신호 REF_D 가 선택된 REF_IN, DIV2, DIV4 또는 DIV8 클록을 클록 아웃하는데 이용되기 때문이다. 따라서, 클록들 REF_IN, DIV2, DIV4 및 DIV8 간을 변화시킬 때, 트리거링 에지들은 실질적으로 정렬되며, 따라서 DPLL 의 제어 루프의 동작을 크게 방해하지 않는다.
추가로, D 플립플롭들 (222, 224, 226, 228, 230 및 232), 3 입력 AND 게이트 (234), 3 입력 NOR 게이트 (236) 및 AND 게이트 (238) 를 포함하는 회로는 트리거링 에지를 생성하여 출력 주파수 선택 제어 신호들 DIVRO_<1:0> 로 하여금 MUX (244) 의 선택 입력들에서 변화하도록 하여 주파수 변화를 특정 시간에 야기한다. 이 예에서, 트리거링은 원시 기준 클록 REF_IN 의 8 개의 사이클들 마다 또는 클록 DIV8 의 사이클 당 한번 발생한다. D 플립플롭들 (218, 220, 240, 242) 을 포함하는 회로는 입력 주파수 선택 제어 신호들 DIVIN_<1:0> 이 비동기 수신되는 것을 허용하며, 출력 주파수 선택 제어 신호들 DIVRO_<1:0> 을 동기적으로 생성하여 주파수 변화를 특정 시간에 일으킨다.
AND 게이트 (202), 지연 체인 (204) 및 인버터들 (206 및 208) 을 포함하는 회로는 ENABLE 제어 신호가 선언될 때 타이밍 신호들 REF_D, REF_DB 및 REF_D1 을 생성하고, ENABLE 제어 신호가 선언되지 않을 때 프로그램가능한 주파수 디바이스 (200) 의 주파수 분주 기능을 효과적으로 디스에이블하도록 동작한다. D 플립플롭들 (210, 212 및 214) 을 포함하는 회로는 출력 기준 클록 REFOUT 의 상이한 주파수들에 대한 소스들인 별개의 주파수 클록들 DIV2, DIV4 및 DIV8 을 생성한다. 마지막으로, MUX (248) 는 단지 원시 기준 클록 REF_IN 을 그 출력에 전달함으로써, ENABLE 제어 신호가 선언되지 않을 때 주파수 분주 기능이 무시되는 것을 허용한다.
도 4 는 본 개시물의 다른 양태에 따른 트랜시버와 같은 일 예시적인 통신 디바이스 (400) 의 블록도를 예시한다. 요약하면, 트랜시버 (400) 는 이전에 논의된 DPLL 의 일 예시적인 애플리케이션으로서의 역할을 한다. 특히, 트랜시버 (400) 는 DPLL 의 출력 기준 클록 REFOUT 의 주파수를 제어하는 전력 관리 디바이스를 포함한다. 이 방식에서, 전력 관리 디바이스는 높은 성능이 필요하지 않을 때 DPLL 의 출력 기준 클록 REFOUT 의 주파수를 낮추고, 보다 높은 성능이 필요하지 않을 때 출력 기준 클록 REFOUT 의 주파수를 올린다.
더 상세하게는, 트랜시버 (400) 는 안테나 (402), 송신/수신 (TX/RX) 분리 디바이스 (404), 수신기 (406), 이전에 논의한 바와 같이 DPLL 을 포함하는 국부 발진기 (LO) (408), 전력 관리 디바이스 (410) 및 송신기 (412) 를 포함한다. 안테나 (402) 는 무선 매체를 통해 하나 이상의 원격 통신 디바이스들로부터 무선 주파수 (RF) 신호들을 수신하고, 무선 매체를 통해 RF 신호들을 하나 이상의 원격 통신 디바이스들로 송신하는 역할을 한다. TX/RX 분리 디바이스 (404) 는 수신된 신호를 수신기 (406) 로 라우팅하고, 송신 신호와 수신기 (406) 의 입력을 실질적으로 분리하면서 송신 신호를 안테나 (402) 로 라우팅하는 역할을 한다. 수신기 (406) 는 수신된 RF 신호를 중간 주파수 (IF) 또는 기저대역 신호로 다운 컨버팅하는 역할을 한다. 송신기 (412) 는 IF 또는 기저대역 아웃바운드 신호를 RF 신호로 업 컨버팅하는 역할을 한다. 상기 논의한 바와 같이 DPLL 을 포함하는 국부 발진기 (LO) (408) 는 그 다운 컨버팅 기능을 수행할 수 있도록 수신기 (406) 에 대해 수신된 국부 발진 소스 LOR 를 제공한다. 유사하게, 국부 발진기 (LO) (408) 는 그 업 컨버팅 기능을 수행할 수 있도록 송신기 (412) 에 대해 송신 국부 발진 소스 LOT 를 제공한다.
이하 더 상세하게 논의되는 바와 같이, 전력 관리 디바이스 (410) 는 성능 및 전력 소모 요건들에 응답하여 국부 발진기 (408) 의 DPLL 의 출력 기준 클록 REFOUT 의 주파수를 제어한다. 일 예로서, DPLL 의 높은 성능이 요구될 때, 전력 관리 디바이스 (410) 는 출력 기준 클록 REFOUT 의 주파수를 원시 기준 클록 REF_IN 의 주파수와 실질적으로 동일하게 설정할 수도 있다 (예를 들어, 주파수 분주 = 1). 다른 예로서, DPLL 의 낮은 성능이 허용가능하고 전력의 유지가 요망될 때, 전력 관리 디바이스 (410) 는 출력 기준 클록 REFOUT 의 주파수를 실질적으로 DIV8 클록의 주파수로 설정할 수도 있다 (예를 들어, 주파수 분주 = 8). 또 다른 예로서, DPLL 의 중간 성능이 허용가능하고 전력 소모가 또한 요망될 때, 전력 관리 디바이스 (410) 는 출력 기준 클록 REFOUT 의 주파수를 실질적으로 DIV2 또는 DIV4 클록의 주파수로 설정할 수도 있다 (예를 들어, 주파수 분주 = 2 또는 4).
도 5 는 본 개시물의 다른 양태에 따른 예시적인 트랜시버 (400) 에서의 전력 소모를 제어하는 일 예시적인 방법 (500) 의 흐름도를 예시한다. 방법 (500) 에 따르면, 전력 관리 디바이스 (410) 는 송신기 (400) 에 대한 현재의 성능 요건을 결정한다 (블록 502). 전력 관리 디바이스 (410) 는 그 후 트랜시버 (400) 의 현재의 성능 요건에 기초하여 DPLL 의 출력 기준 클록의 주파수를 조정한다 (블록 504). 이 프로세스는 트랜시버 (400) 의 연속 동작에 걸쳐 성능과 전력 소모 간의 원하는 트레이드오프를 달성하기 위해 필요에 따라 반복될 수도 있다. 트랜시버가 DPLL 의 특정 애플리케이션의 예가 되도록 이용되었지만, DPLL 이 수신기, 송신기, 클록 및 데이터 복구 디바이스 등에서와 같이 다른 애플리케이션들에서 이용될 수도 있다는 것을 이해해야 한다.
하나 이상의 예시적인 실시형태들에서, 상술된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합에 구현될 수도 있다. 소프트웨어에 구현한 경우, 그 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장 또는 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소로부터 타 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체와 컴퓨터 저장 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 일 예로, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태의 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 문맥이 적절히 컴퓨터 판독가능 매체로 불린다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 테크놀로지를 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신된다면, 매체의 정의에는 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 테크놀로지가 포함된다. 본원에 이용한 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 콤팩트 디스크 (CD; Comapct Disc), 레이저 디스크 (laser disc), 광학 디스크 (optical disc), 디지털 다기능 디스크 (DVD; Digital Versatile Disc), 플로피 디스크 (floppy disk) 및 블루-레이 디스크 (blu-ray disc) 를 포함하며, 여기서 디스크 (disk) 는 데이터를 자기적으로 재생시키는 한편, 디스크 (disc) 는 레이저를 이용하여 데이터를 광학적으로 재생시킨다. 상기의 조합이 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
본 발명이 다양한 양태들과 관련하여 설명되었지만, 본 발명이 추가 변형될 수 있다는 것이 이해될 것이다. 본 출원은 일반적으로 본 발명의 원리를 따르고, 본 발명이 속하는 기술 내의 공지 및 통례의 프랙틱스 내에서 유래하는 본 개시물로부터의 이러한 일탈을 포함하는, 본 발명의 임의의 변동, 이용 또는 적용을 포함하는 것으로 의도된다.

Claims (37)

  1. 별개의 주파수 클록들의 세트로부터 선택된 기준 클록을 생성하도록 구성되고, 또한 상기 별개의 주파수 클록들 간을 스위칭할 때 상기 기준 클록의 트리거링 에지들에 대해 실질적으로 동일한 시간적 관계를 유지하도록 구성된 프로그램가능한 주파수 디바이스; 및
    상기 기준 클록을 이용하여 입력 신호와 출력 신호 간의 미리 결정된 위상 관계를 확립하도록 구성된 위상 고정 루프 (Phase Locked Loop; PLL) 회로를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 프로그램가능한 주파수 디바이스는 상기 별개의 주파수 클록들의 소스를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 별개의 주파수 클록들의 상기 소스는, 원시 (raw) 기준 클록을 수신하도록 구성된 캐스케이드 접속된 일련의 플립플롭들을 포함하는, 장치.
  4. 제 1 항에 있어서,
    상기 프로그램가능한 주파수 디바이스는, 상기 기준 클록에 대한 상기 별개의 주파수 클록들 중에서의 선택을 나타내는 입력 주파수 선택 제어 신호를 비동기적으로 수신하고, 상기 기준 클록의 상기 선택을 특정 시간에 야기하는 출력 주파수 선택 제어 신호를 동기적으로 생성하도록 구성된 회로를 포함하는, 장치.
  5. 제 4 항에 있어서,
    상기 회로는, 상기 출력 주파수 선택 제어 신호를 상기 별개의 주파수 클록들 중 하나의 주파수 클록의 주기 당 한번 생성하는, 장치.
  6. 제 5 항에 있어서,
    상기 별개의 주파수 클록들 중 상기 하나의 주파수 클록은 상기 별개의 주파수 클록들 중에서 가장 긴 주기를 갖는 클록을 포함하는, 장치.
  7. 제 4 항에 있어서,
    상기 회로는, 미리 결정된 로직 레벨들에 있는 상기 별개의 주파수 클록들에 응답하여 상기 출력 주파수 선택 제어 신호를 동기적으로 생성하도록 구성되는, 장치.
  8. 제 4 항에 있어서,
    상기 프로그램가능한 주파수 디바이스는, 상기 출력 주파수 선택 제어 신호에 응답하여 상기 별개의 주파수 클록들 중에서 상기 선택된 클록을 출력하도록 구성된 제 1 멀티플렉서를 더 포함하는, 장치.
  9. 제 4 항에 있어서,
    상기 위상 고정 루프 (PLL) 는, 상기 출력 주파수 선택 제어 신호에 기초하여 상기 입력 신호를 생성하도록 구성된 입력 누산기 (input accumulator) 를 포함하는, 장치.
  10. 제 4 항에 있어서,
    상기 위상 고정 루프 (PLL) 는, 상기 출력 주파수 선택 제어 신호에 기초하여 전달 함수 (transfer function) 를 포함하는 필터를 포함하는, 장치.
  11. 제 4 항에 있어서,
    상기 위상 고정 루프 (PLL) 는, 상기 입력 신호와 상기 출력 신호 간의 위상차와 관련된 위상 에러 신호를 생성하도록 구성된 위상 에러 디바이스를 포함하며,
    상기 위상 에러 신호를 생성하는데 있어서의 지연이 상기 출력 주파수 선택 제어 신호에 기초하는, 장치.
  12. 제 4 항에 있어서,
    상기 위상 고정 루프 (PLL) 는, 상기 출력 신호의 위상의 개략 값 (coarse value) 과 관련된 제 1 신호를 생성하도록 구성된 누산기, 상기 출력 신호의 상기 위상의 미세 값 (fine value) 과 관련된 제 2 신호를 생성하도록 구성된 시간-디지털 컨버터 (TDC) 및 상기 제 1 신호와 상기 제 2 신호의 조합과 관련된 피드백 위상 신호를 생성하도록 구성된 디바이스를 포함하며,
    상기 피드백 위상 신호를 생성하는데 있어서의 지연이 상기 출력 주파수 선택 제어 신호에 기초하는, 장치.
  13. 제 1 항에 있어서,
    타이밍 제어 신호에 응답하여 상기 기준 클록을 클록 아웃 (clock out) 하도록 구성된 플립플롭을 더 포함하는, 장치.
  14. 제 1 항에 있어서,
    상기 위상 고정 루프 (PLL) 는, 상기 기준 클록을 이용하여 상기 입력 신호를 생성하도록 구성된 입력 누산기를 포함하는, 장치.
  15. 제 1 항에 있어서,
    상기 위상 고정 루프 (PLL) 는, 상기 기준 클록을 이용하여 상기 출력 신호의 위상과 관련된 신호를 생성하도록 구성된 래치 또는 시간-디지털 컨버터 (TDC) 를 포함하는, 장치.
  16. 기준 클록을 제공하는 방법으로서,
    별개의 주파수 클록들의 세트로부터 제 1 클록을 선택하는 단계;
    상기 제 1 클록을 상기 기준 클록으로서 제공하는 단계;
    상기 별개의 주파수 클록들의 세트로부터 제 2 클록을 선택하는 단계로서, 상기 제 1 클록의 제 1 주파수가 상기 제 2 클록의 제 2 주파수와는 상이한, 상기 제 2 클록을 선택하는 단계; 및
    상기 제 2 클록을 상기 기준 클록으로서 제공하는 단계를 포함하며,
    상기 제 2 클록의 트리거링 에지들의 시간적 관계가 상기 제 1 클록의 트리거링 에지들의 시간적 관계와 실질적으로 동일한, 기준 클록의 제공 방법.
  17. 제 16 항에 있어서,
    상기 별개의 주파수 클록들을 생성하는 단계를 더 포함하는, 기준 클록의 제공 방법.
  18. 제 16 항에 있어서,
    상기 별개의 주파수 클록들은, 원시 (raw) 기준 클록의 주파수를 분주함으로써 상기 별개의 주파수 클록들을 생성하는 것을 포함하는, 기준 클록의 제공 방법.
  19. 제 16 항에 있어서,
    상기 제 2 클록을 상기 기준 클록으로서 선택하기 위해 제 1 주파수 선택 제어 신호를 수신하는 단계를 더 포함하며,
    상기 제 2 클록을 상기 기준 클록으로서 선택하는 것은 상기 제 1 주파수 선택 제어 신호에 응답하여 수행되는, 기준 클록의 제공 방법.
  20. 제 19 항에 있어서,
    상기 제 1 주파수 선택 제어 신호를 수신하는 단계는 상기 제 1 주파수 선택 제어 신호를 비동기적으로 수신하는 단계를 포함하고,
    상기 방법은,
    제 2 주파수 선택 제어 신호를 동기적으로 생성하는 단계를 더 포함하며,
    또한, 상기 제 2 클록을 상기 기준 클록으로서 선택하는 것은 상기 제 2 주파수 선택 제어 신호에 응답하여 수행되는, 기준 클록의 제공 방법.
  21. 제 20 항에 있어서,
    상기 제 2 주파수 선택 제어 신호를 생성하는 단계는, 상기 제 2 주파수 선택 제어 신호를 상기 별개의 주파수 클록들 중 하나의 주파수 클록의 주기 당 한번 생성하는 단계를 포함하는, 기준 클록의 제공 방법.
  22. 제 20 항에 있어서,
    상기 제 2 주파수 선택 제어 신호를 생성하는 단계는, 미리 결정된 로직 레벨들에 있는 상기 별개의 주파수 클록들에 응답하여 상기 제 2 주파수 선택 제어 신호를 생성하는 단계를 포함하는, 기준 클록의 제공 방법.
  23. 제 16 항에 있어서,
    상기 제 1 클록을 상기 기준 클록으로서 제공하는 단계 및 상기 제 2 클록을 상기 기준 클록으로서 제공하는 단계는, 상기 기준 클록을 위상 고정 루프 (PLL) 에 제공하는 단계를 포함하는, 기준 클록의 제공 방법.
  24. 별개의 주파수 클록들의 세트로부터 선택된 기준 클록을 생성하는 수단;
    상기 별개의 주파수 클록들 간을 스위칭할 때 상기 기준 클록의 트리거링 에지들에 대해 실질적으로 동일한 시간적 관계를 유지하는 수단; 및
    상기 기준 클록을 이용하여 입력 신호와 출력 신호 간의 미리 결정된 위상 관계를 확립하는 수단을 포함하는, 장치.
  25. 제 24 항에 있어서,
    상기 별개의 주파수 클록들을 생성하는 수단을 더 포함하는, 장치.
  26. 제 24 항에 있어서,
    상기 기준 클록에 대한 상기 별개의 주파수 클록들 중에서의 선택을 나타내는 제 1 주파수 선택 제어 신호를 비동기적으로 수신하는 수단; 및
    상기 기준 클록의 상기 선택을 특정 시간에 야기하는 제 2 주파수 선택 제어 신호를 동기적으로 생성하는 수단을 더 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 제 2 주파수 선택 제어 신호를 동기적으로 생성하는 수단은, 상기 제 2 주파수 선택 제어 신호를 상기 별개의 주파수 클록들 중 하나의 주파수 클록의 주기 당 한번 생성하도록 구성되는, 장치.
  28. 제 26 항에 있어서,
    상기 제 2 주파수 선택 제어 신호를 동기적으로 생성하는 수단은, 미리 결정된 로직 레벨들에 있는 상기 별개의 주파수 클록들에 응답하여 상기 제 2 주파수 선택 제어 신호를 생성하도록 구성되는, 장치.
  29. 수신기 또는 송신기;
    기준 클록을 이용하여 상기 수신기 또는 상기 송신기에 대한 국부 발진 소스를 생성하도록 구성된 국부 발진기 (Local Oscillator; LO); 및
    별개의 주파수 클록들의 세트로부터 선택된 상기 기준 클록을 생성하도록 구성되고, 또한 상기 별개의 주파수 클록들 간을 스위칭할 때 상기 기준 클록의 트리거링 에지들에 대해 실질적으로 동일한 시간적 관계를 유지하도록 구성된 프로그램가능한 주파수 디바이스를 포함하는, 통신 디바이스.
  30. 제 29 항에 있어서,
    상기 수신기 또는 상기 송신기에 대한 성능 요건을 결정하고, 상기 수신기 또는 상기 송신기에 대한 상기 성능 요건에 기초하여 상기 프로그램가능한 주파수 디바이스에 주파수 선택 제어 신호를 제공하도록 구성된 전력 관리 디바이스를 더 포함하는, 통신 디바이스.
  31. 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품으로서,
    상기 컴퓨터 판독가능 매체는 컴퓨터로 하여금 기준 클록을 제공하도록 하는 코드를 포함하며,
    상기 컴퓨터로 하여금 기준 클록을 제공하도록 하는 코드는,
    별개의 주파수 클록들의 세트로부터 제 1 클록을 선택하기 위한 명령들;
    상기 제 1 클록을 상기 기준 클록으로서 제공하기 위한 명령들;
    상기 별개의 주파수 클록들의 세트로부터 제 2 클록을 선택하기 위한 명령들; 및
    상기 제 2 클록을 상기 기준 클록으로서 제공하기 위한 명령들을 포함하며;
    상기 제 1 클록의 제 1 주파수가 상기 제 2 클록의 제 2 주파수와는 상이하며;
    상기 제 2 클록의 트리거링 에지들의 시간적 관계가 상기 제 1 클록의 트리거링 에지들의 시간적 관계와 실질적으로 동일한, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
  32. 제 31 항에 있어서,
    상기 컴퓨터로 하여금 기준 클록을 제공하도록 하는 코드는, 상기 별개의 주파수 클록들을 생성하기 위한 명령들을 더 포함하는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
  33. 제 31 항에 있어서,
    상기 제 1 클록을 상기 기준 클록으로서 제공하기 위한 명령들 및 상기 제 2 클록을 상기 기준 클록으로서 제공하기 위한 명령들은, 상기 기준 클록을 위상 고정 루프 (PLL) 에 제공하기 위한 명령들을 포함하는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
  34. 제 31 항에 있어서,
    상기 컴퓨터로 하여금 기준 클록을 제공하도록 하는 코드는, 상기 제 2 클록을 상기 기준 클록으로서 선택하기 위해 제 1 주파수 선택 제어 신호를 수신하기 위한 명령들을 더 포함하며,
    상기 제 2 클록을 상기 기준 클록으로서 선택하는 것은 상기 제 1 주파수 선택 제어 신호에 응답하여 수행되는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
  35. 제 34 항에 있어서,
    상기 제 1 주파수 선택 제어 신호를 수신하기 위한 명령들은, 상기 제 1 주파수 선택 제어 신호를 비동기적으로 수신하기 위한 명령들을 포함하고,
    상기 컴퓨터로 하여금 기준 클록을 제공하도록 하는 코드는,
    제 2 주파수 선택 제어 신호를 동기적으로 생성하기 위한 명령들을 더 포함하며,
    또한, 상기 제 2 클록을 상기 기준 클록으로서 선택하는 것은 상기 제 2 주파수 선택 제어 신호에 응답하여 수행되는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
  36. 제 35 항에 있어서,
    상기 제 2 주파수 선택 제어 신호를 생성하기 위한 명령들은, 상기 제 2 주파수 선택 제어 신호를 상기 별개의 주파수 클록들 중 하나의 주파수 클록의 주기 당 한번 생성하기 위한 명령들을 포함하는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
  37. 제 35 항에 있어서,
    상기 제 2 주파수 선택 제어 신호를 생성하기 위한 명령들은, 미리 결정된 로직 레벨들에 있는 상기 별개의 주파수 클록들에 응답하여 상기 제 2 주파수 선택 제어 신호를 생성하기 위한 명령들을 포함하는, 컴퓨터 판독가능 매체를 포함하는 컴퓨터 프로그램 제품.
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