CN1315077A - 同步通信网的从属时钟发生系统与方法 - Google Patents

Abstract

一种用直接数字合成技术从选择的参照时钟产生从属时钟的系统与方法。多路转换器按预定选择顺序选择参照时钟,触发检测器监视稆时钟源并阻止选择不符规定频率范围的时钟源,本机振荡器建立短期与长期测量周期,统计短期测量周期内选择的参照时钟的周期数以确定其与本振的相对频率,通过在长期测量周期内监视从属时钟与参照时钟抵消舍入误差。

Description

同步通信网的从属时钟发生系统与方法

技术背景

发明领域

本发明涉及同步通信网领域，特别涉及产生用在这类网中与参照时钟源同步的从属时钟。

相关技术的描述

大型通信网包括切换机器和传输线。数字网支持的服务，其信号原来可以是模拟的或数字的，模拟信号通过表示为一种数字字序列而通过数字网传播。

数字通信网主要有两大类：电路切换与数据包切换。电路切换网演变成作话音一类的实时服务，而数据包切换网演化为数据定向服务。直到近年，电路切换与数据包切换结构都要求独立的网，其重大区别在于构成设备的元件。从网的设备费用、维护和操作来衡量，这种独立性是昂贵的。有时已认识到，若这两类结构能在同一网上共存，就能提高效能，但是首先得解决若干障碍。

多年来，话音通信一直占主导地位，电路切换网使数据包切换网相形见绌。尽管非话音服务正在迅速地发展，但是在试图制作公用网时必须考虑到电路切换网的规模。由于大量电路切换设备早已安装好，所以希望用这类网开展话音与数据两种通信。然而，误差率较高是电路切换网结构所固有的，不适合基于数据包通信的需求。

在由于连续的切换工作于略微不同的速率而丢失取样时，有一种方法会使话音或数据通信变得不可靠。经第一开关的传输速率由切换供给该开关的时钟的速度决定。同样地，信号在第二开关输入端的耗用率也由切换供给第二开关的时钟的速度决定。当耗用率与到达率匹配时，开关操作就无差错。然而，当耗用率与到达率不同时，开关产生差错，其累计作用会变成大得像信号通过网传播一样。为了适应传输速率的差异，可在开关的输入端放置缓冲器，但这些缓冲器引入的延迟也会对接收信号的质量产生不利影响。

这些难题给使用电路切换网传送数据包带来了问题。在出现即使很小的误差率时，由于要求重发含误差的数据包，所以严重减小了数据包切换网的吞吐量。通过开关并在开关之间可靠地传输数字信号，取决于各个开关时钟工作的相对精度。为减少开关的误差率，必须以同一速率操纵开关。现代通信网一般具备一种将一公用时钟分配给所有开关的分级时钟分布结构。需要时，诸开关能与来自某一更高级开关或级开关的时钟同步。因此，每个开关都是邻近开关的时钟信号源。每次再生时钟时，就把该新时钟称为将其导出的时钟(“主控”时钟)的“从属”时钟。

时钟分布网被证明偶尔有故障，在中断期间保持网操作是主要的要求，因此该分布网必须有一定的恢复与自愈能力。对大型同步通信网制订的各种标准规定了三种操作模式：锁定模式、保持模式和自由运行模式。这些模式反映了分网单元的三个工作阶段。上电后，时钟发生硬件就进入“自由运行”模式，本地从属时钟趋于稳定而接近标称的网速率，但不要求同步。自由运行模式通常保持到从重高级或同级单元检测出良好的同步源为止。操作的“锁定模式”一般在检测到良好的同步源时应用。此时本地从属时钟被驱动成与进入时钟同步。若同步源有故障，时钟发生器应进入“保持模式”，此时产生的本地从属时钟要尽量接近进入时钟的最新正确值，这要求知道一些存贮的进入时钟的行为历史。在检测出良好同步源后，时钟发生回复到锁定模式。

这样，从属时钟发生器是时钟分布网的一种关键设备。该系统必须检测有无同步源，若有同步源，就产生与最佳源同步的从属时钟，若无同步源，则使从属时钟与它板接近。传统上，一直用压控振荡器(VCO)来满足各种通信网标准(主要有ITU-T G.783,G.811-813,BellcoveGR-253-CORE和ETSI 300462(部分1-6)提出的性能要求。VCO由软件中编制的控制算法控制并在微处理器上运行，它从若干传感器(如温度与电压)和一相位比较器采集输入，产生的控制电压令VCO模拟一选择的主控参照源，由此产生从属时钟。

然而，用VCO产生从属时钟有几个缺点。从道理上讲，虽然可将VCO基系统集成到单块半导体初底上，但是其应用的分立元件不便于集成。埋入式微处理器的操作、指令与数据存储器以及各种其它的数字功能，与比较器和VCO等灵敏的模拟元件的操作并不相容。再者，数字元件产生的电噪声会劣化模拟元件的工作。特别是，出现以VCO控制输入端上的噪声导致输出频率变化，即所谓的抖动。对这种场合制度的最大抖动规定一般很严格，只容许板低的噪声电平。当像全集成化结构那样将数字元件装得靠近模拟元件时，就难以控制噪声了。

在分立的VCO结构中也存在噪声问题，不过在电路板布局中采取预保措施可提出一种能工作的设计方案。然而，这类措施依赖于各种常常超出从属时钟发生器设计者控制的因素，使每种结构都是独特的，因为在每次实施新的设计时必须仔细研究布局。应用分立元件还会导致空间与功耗令人无法接受。最后，为了提供温度补偿以满足性能指标，分立型与集成型两类VCO基系统都要求繁复的校正步骤。

发明概述

这里提出的从属时钟发生系统与方法适用于同步通信网。应用直接数字合成技术可从选择的参照时钟产生一个或多个从属时钟，大大减小了系统对噪声的敏感性。本发明能满足板严格的频移指标，且能集成在公用衬底上，缩小了空间，减少了功耗。

从属时钟发生系统包括一从若干有效时钟信号中选择一参照时钟的多路转换器，每个有效时钟信号都能处于其自己的亮点频率。触发检测器最好监视每个有效时钟源，阻止选择任何不处于规定频率范围的时钟源。本机振荡器用来建立“短期测量周期”；在连续的短期测量周期内统计所选参照时钟的周期，以确定所选时钟与本机振荡器频率的相对频率。将周期数馈给相位/时钟转换器，后者产生一从属时钟输出，其频率随对所选时钟测得的相对频率而变化。

在同样由本机振荡器建立的“长期测量周期”内监视发生的从属时钟与所选参照时钟，遇到了会对从属时钟的频率引入不精确性的舍入误差。这两个周期数之差在反馈通路中用来纠正输出频率。

本发明能工作于锁定、保持和自由运行模式，并能满足对每种模式提出的频移指标。在锁定模式中，可保持3×10^-9或更小的偏移，在保持模式中，偏移则小于4.6×10^-6/月。本发明无须本地微处理器，其大部分数字化的结构可集成在一公用衬底上，具有空间小、功耗低的优点。大部分数字化的结构还明显减少了噪声的不利影响，无论这种噪声是芯片上产生的还是在装有该芯片的印制电路板(PCB)上产生的。

通过下述结合附图的详细描述，本发明的其它特征与优点对本领域的技术人员是显而易见的。

附图简述

图1表示使用本发明的从属时钟发生器的范围。

图2是表示本发明从属时钟发生器基本元件的框图。

图3是本发明的选择多路转换器一示例性实施例的框图。

图4是本发明一相位发生器一示例性实施例的框图。

图5是表明本发明相位发生器内使用的相位累加器工作的曲线图与两种波形。

图6是本发明时钟发生器一示例性实施例的框图。

图7a与7b是本发明时钟发生器内使用的相位/时钟转换器两种可行的实施例。

图8是本发明从属时钟发生器另一实施例的框图。

发明的详细描述

图1是本发明的从属时钟发生器10。通常有若干可产生一个或多个从属时钟的参照时钟源(即“主控”时钟)12。这类参照源例如可由高速与低速线路接口的时钟恢复电路和本地同步分布网上的端口提供。许多参照源提供两种可选的频率(如38.88MHz或77.76MHz,6.48MHz或19.44MHz，或1.54MHz或2.048MHz)，由网管理元件(不在本专利范围内)选择。参照源可由各种诸如正ecl(pecl)或ttl等逻辑族的元件产生，为实现最大灵活性，最好将从属时钟发生器10配置成支持每一种可能性。可将图1的从属时钟发生器配置成接收最多达六种参照源作为输入，当然本发明并不限于任何特定的最大输入数。

从属时钟发生器10也可将本机振荡器时钟14作为输入来接收。选择参照源之一作为准备产生一个或多个从属时钟的源。利用直接数字合成技术(下面再详述)，该从属时钟发生器产生一个或多个从所选的参照源导出的从属时钟输出16。而且，为实现最大灵活性，该从属时钟发生器最好提供几个在各种逻辑族的高、低逻辑电平间振荡的不同频率的从属时钟输出。从属时钟发生器10还可配置成对每个输出提供可选的频率。该发生器产生的从属时钟可为任意数量的诸如线路驱动器或开关等装置型(即“从属时钟转换器”)使用。

图1的参照源频率仅供示例；本发明适于与频率范围很空的参照源联用，像在芯片上使用那样(即像被可以一起集成在公用衬底上的那些从属时钟发生器元件使用一样，下面再详述)，只要将本机振荡器频率做成高得足以与之适应。出于成本与复杂性的原因(如必须有极好的温度补偿)，本机振荡器最好在芯片外面，并以低于芯片上实际要求的中等频率向该芯片提供其时钟。然后用时钟倍频器25，最好是用一种芯片上模拟锁相回路(PLL)电路对提供的本机振荡器时钟倍频而得到供芯片上使用的高速时钟。利用直接数字合成法产生紧密跟踪参照源的从属时钟，要求本机振荡器的频率大于所选参照源的频率；一般要求本机振荡器频率至少大于所选参照源最高频率的2倍，倍数更高则更佳。

图2示出表示从属时钟发生器10基本元件的框图。参照源12被选择多路转换器20接收，后者选择其中一个参照源成为导出从属时钟的时钟Ts。选择在建立某种较佳选择顺序的外部网管理元件的控制下进行。选择多路转换器最好还具备监视每个参照源频率的能力，此时该转换器把本机振荡器24的输出作为参照来接收(如上所述，用时钟倍频器25倍频后供芯片上使用)；若源编出预定范围，该源就遭“淘汰”。某个源若该系统根据不予选择，便被淘汰，或者在选中后，检测出该源的频率已编出预定范围，也被淘汰。在后一种情况中，选择多路转换器按选择顺序挑选下一个源。下面更详细地描述淘汰过程。

选择的参照源Ts被馈给相位发生器22，后者还接收本机振荡器24(经倍频的)输出，它产生的相位值P(下面详细讨论)是所选的源Ts与本机振荡器频率的相对频率的量度。将相位值P馈给时钟发生器26，后者对P值译码并按该P值产生一个或多个从属时钟16。P值定期更新，从而准确地代表着所选源Ts的频率；反过来，从属时钟的频率紧密地跟踪着所选参照源的频率。最好把反馈信号27反馈给选择多路转换器，而且让从属时钟输出16之一经线路28反馈给相位发生器22--下面描述这些反馈信号的作用。需要时，可用倍频器与分频器使一系列从属时钟由所选的参照源产生。

图3示出表示选择多路转换器20的一示例性实施例的框图。必要时，可让N个参照源12通过电平偏移器30确保它们其享公共逻辑电平。于是将参照源馈给普通的1/N多路转换器32，后者按在控制输入端36收到的控制信号，将参照源之一接到输出端34。

要确定选择哪一个参照源，必须考虑各源的功能有效性以及若干不属于本发明的因素--诸如网计划者的愿望与网的布局。最好通过装载一张配置表38来调整这些外部因素，该表对选择进入源具有较佳的优先级。选择优先级最好从外部微处理器(未示出)经端口40装入表38。配置向多路转换器控制电路41产生一输出，该控制电路41将参照源选择经控制单元36传递给多路转换器32。

N个源各自的功能有效性最好由各触发检测器42监视。N个触发检测器都被供有从本机振荡器导出的时钟，可用于确定其各自的参照源的频率。各触发检测器监视其各自的源，除了确定间断行为外，还确定其频率是否在规定的范围内。触发检测器向多路转换器控制电路41报告参照源状态。任何不符所需标准的参照源都不予选择。如果当前选择了某个容差外的参照源，则多路转换器控制电路41就自动地按配置表选择一不同的源，并阻止重选该故障的源。这样，总能选择最佳的参照源(按预定的优先级和源的功能有效性确定)。可将各源的状态存入外部微处理器可读的寄存器中，可将多路转换器32的输出34馈给时钟倍频电路44，最好是一个数字PLL，它能产生可从中产生从属时钟的时钟Ts。该倍频电路有利于确保Ts总是以同一个标称频率振荡，与所选参照源的频率无关。时钟倍频器44最好还接收来自时钟发生器26的反馈信号27，其作用如下。

从属时钟发生器用直接数字合成技术产生从属时钟；该技术涉及到应用下述的相位与时钟发生器。图4示出表示相位发生器22一示例性实施例的框图。本机振荡器24(必要时倍频)用来建立短期与长期的测量周期，最好分别应用一对配置成将本机振荡器频率下分频各自的量以产生所需短期与长期测量周期的计算器50和52。若必须提供精确的测量周期，可在下分频之前，例如用由模拟PLL电路构成的时钟倍频器54对本机振荡器频率作倍频。尽管测量周期由图4的一对计数器建立，但是本发明并不限于这种方法，还可应用能产生众所周知且可重复的测量周期的其它方法。

将选择的参照时钟Ts馈给短期计数器56，后者配置成统计在短期测量周期内出现的时钟Ts的周期。这种技术可测量所选时钟与本机振荡器的相对频率。不要求对所选时钟Ts的频率作绝对测量，因为本机振荡器被再次用来产生从属时钟，所以可抵消本机振荡器频率的任何永久性偏移。短期计数器56在短期测量周期内统计的周期数可作为D值输出。短期测量周期是定期产生的(即以固定间隔逐一纠正)，因而D值被定期更新，故总能反映时钟Ts的最近历史。

短期测量周期的持续时间与应用有关，一般被选成能有效地跟踪所选时钟的抖动和漂的分量。例如，50ms的短期测量周期能让电路跟踪高达20Hz的漂移分量，500ms的测量周期可跟踪低于2Hz的漂移频率。由此提供的灵活性使电路适用于范围广泛的场合。

在D值的各次更新之间，通过以本机振荡器每一周期加一次的速率连续地将D值加到累计的相位值P里，可用当前的D值产生相位库；这是用相位累加器57实现的。正在行进的相位值P是线性相位增大的逐段线性近似。时钟发生器26对P值译码而产生从属时钟。

从属时钟的不准确度可以由D计算的“舍入误差”造成。在涉及两个时钟域时，舍入误差是必然的，因而总有可能出现在测量周期结束时递增计数的亚稳定性。可以利用特殊的交接处理技术防止这种亚稳定性测量周期的开妈，但是交接处理只能改善测量周期某一端的工作，无法改善其两端的工作。舍入误差会造成D计数的误差达百万分之几，导致从属时钟频率偏移同样的数量级，可能比适用标准(可以低在3×10^-9)要求的大几个数量级。

通过用两个附加计数器58和60检测所选时钟与产生的从属时钟之一的差值，可以消除由舍入误差造成的从属时钟的不准确性，这些附加计数器在更长的时间周期内工作，使舍入误差的影响减小到可接受的程度。如图4所示，将长期计数器58和60配置成分别统计所选时钟Ts和产生的从属时钟的周期，这些周期在本机振荡器建立的长期测量周期内出现。长期计数器58和60在长期测量周期内统计的周期数分别作为B值与C值输出。从属时钟发生器一般被配置成提供若干各种频率的从属时钟；这样，馈给计数器60的从属时钟28最好是一个与Ts同频率的从属时钟，以便于对B与C值作比较。

长期测量周期的持续时间与与应用有关，经选择，可以使长期计数的任何舍入误差的影响不很大，让从属时钟频率被推离其规定的极限值。上述的交接处理技术也可用来提供这些计数的精度，并缩短长期测量周期的长度。

把周期计数值B与C馈给校正值累加器62，计算差值(B-C)，并把它作为校正矢量馈给相位累加器57校正D值的误差。因B、C值比D值大得多(测量周期长得多)，故最好用定标器64按比例缩小以适合相位累加器的灵敏度；定标器64的输出为K值，由(B-C)除以定标器64设置的定标系数得出。选用该定标系数主要有两个作用：将(B-C)结果下移，直到该结果的最高有效位的权重与D值的最高有效位的权重相同，并以平稳的方式让最低有效位流入累加器。由于在差值更新之间有一长期测量周期，所以可将它校正的误差放在产生的从属时钟里几秒钟。然而，规定的标准一般都允许这种短暂的误差周期。

在给出相位值P与时间关系曲线的图5中，示明了相位累加器的工作状况。相位累加器57保持着D与K值正在行进的总数，反复地将当前的D、K值加到所有以前D、K值当前的总数里，直到出现“翻转”；即，当累加总数超过最大值Pmax时“翻转”。P值在本机振荡器每个周期更新一次，振荡器的波形示于图下方。结果，P以楼梯踏步方式增大，每步等于其各自的D+K值。P取二进制值形式；本例中，当P值的最高位(MSB)改变状态时，而且当P值超过Pmax时，时钟发生器就触发从属时钟(示于图下方)。

再来参照图4，通过将相位累加器57接到翻转累加器70，保持正在行进的P总值。翻转累加器70在一个输入端接收当前P值，在第二输入端接收Pmax值，并产生一个被馈给相位累加器57一个输入端的输出P′。当P小于Pmax时，翻到累加器70置P′=P，但当P值超过Pmax时，翻转累加器70就从Pmax里减去P以确定“余”值，并把P′置成等于该余值。

相位累加器57编排成产生下式给出的P值：

    P=P′+D+K式中的K为：

    K=(B-C)/定标系数其中的定标系数由上述定标器64设置。当如上述那样把余值加入相位累加器57时，它被用作下一周期的开始值。

相位累加器57产生的P值被馈给时钟发生器26，其示例性实施例于图6。相位/时钟转换器80对P译码，产生频率随相位值P而变的译码的从属时钟输出波形81。相位/时钟转换器80有多种可能的实施结构，其中的两种结构示于图7a与7b。在图7a中，把P值加到查找表82，后者根据变化的P值输出对应于正弦波部分的数字字。查找表输出被馈给数/模(D/A)转换器84而产生通过带通滤波器86的时钟波形，以提高该时钟波形的质量。

另一种可行的相位/时钟转换器80示于图7b，它由单个“与”门88组成。本例中，该“与”门连接至P值的MSB和ENABLE信号。当ENABLE为高电平且P值的MSB触发高电平时，“与”门和译码的从属时钟波形的输出也变成高电平。该结构产生一简单的方波输出，不要求使用带通滤波器。

再参照图6，最好将相位/时钟转换器80的输出馈给模拟PLL电路90。PLL用来衰减译码的从属时钟里出现的任何抖动，并能编程后与译码输出相乘或相除，产生特定频率的从属时钟。可用附加的分频电路(如图6中示出的分频器92)从译码的从属时钟输出里导出附加的从属时钟频率。可将最好由“与”门构成的静噪声电路94与96同每个从属时钟输出串接起来以消除其各自的时钟，可用于对下游设备指示在时钟发生过程中出现的故障。当要求发生的从属时钟的逻辑电平与该从属时钟的转发器要求的逻辑电平匹配时，也可将电平偏移器98与从属时钟输出串接起来。

译码的从属时钟用作反馈信号27接回到选择多路转换器20的时钟倍频器44，这条反馈通路用于让该时钟倍频器将所选的时钟Ts与所选的参照源对准，这可以要求所有的输入与输出时钟都成为某特定频率(如8KHz)的倍数而实现。然后，将时钟Ts的8KHz基频与所选参照源时钟的基频对准，于是把短期测量周期(音接地和长期测量周期)与Ts对准。还把从属时钟输出28之一从时钟发生器26反馈给相位发生器22，其中由长期计数器60作监视。

在选择一个不同的参照源时，最好把从属时钟发生器配置成暂时进入保持模式。作为多路转换器控制电路41一部分的状态机，从触发检测器、配置表38和控制寄存器取得输入，经微处理器端口作读写访问，并确定操作模式。当必须淘汰选择的参照源时，状态机让保持模式准备输入，直到判定有另一个替代的参照源；然后状态机将新的参照源选为Ts，等到输出信号的8KHz基频与新参照源的基频对准后，就进入锁定模式。保持模式运用前一个选择的参照源测量频率的历史操作，继续产生从属时钟，不会造成输出误差。在选择了新的参照源后，就清除保持模式。在切换期间使用保持模式，可保证从一个时钟源到另一个时钟源的平稳过渡。保持模式还可被外部微处理器调用与取消。

利用多路转换器控制电路41(上述)内的状态机控制模式选择，最好把从属时钟发生器配置成在上电后立即进入自由运行模式。一般用直接数字合成法产生该从属时钟，不过时钟的频率由一存贮值确定，该存贮值通常在初始系统试验时计算与存贮。自由运行模式还可被外部微处理器调用和取消。

由于本机振荡器一般用于监视参照源与从属时钟并产生从属时钟，所以其频移不影响从属时钟频率在锁定模式时的长期精度。然而，本机振荡器在自由运行与保持模式期间的频移会影响从属时钟频率的精度。最好使用温度补偿良好且老化系数小(可用温度补偿式晶体振荡器提供)的本机振荡器。若希望更高的集成度，最好使用能作为从属时钟发生器其余部分而集成到同一块半导体衬底上的本机振荡器。

图8的框图示出本发明从属时钟发生器的一种更灵活的实施结构。以前，必要时利用倍频或分频的译码从属时钟从Ts导出每个从属时钟输出。这里，可从参照源12之一导出一个或多个从属时钟。选择多路转换器110(SELECTION MUX2)接收两个或多个参照源，最好在外部微处理器的控制下，让多路转换器110选择传到其输出端112的参照源之一。若要求更低频率的从属时钟，可将分频器114与多路转换器输出端串接。选择多路转换器116(SELECTION MUX3)接收多路转换器112的输出和从Ts导出的从属时钟作为输入，并选择一个或另一个作为从属时钟局输出。

由于从属时钟发生器10的元件大部分是数字电路(即除了模拟PLL和芯片外的本机振荡器外，该发生器是全数字式的)，因此与上述VCD等大部分为模拟式的原有技术的系统相比时，本发明的噪声抑制特性提高了，对电路板布局的敏感性也减弱了，使它更便于实际应用。

大部分数字结构还使从属时钟发生器(即图2框10内的所有结构)能集成到公共衬底上，更有利于减少成本与功耗。本发明对其操作无需本机微处理器(尽管通常用外部微处理器提供网管理功能)。所有这些优点结合起来使本发明尤其适用于现代的同步通信网。

尽管已示出和描述了本发明的诸特定实施例，但是对本领域的技术人员而言，各种变更与其它实施例是显而易见的，因此希望本发明只受到于所附的权项。

Claims (29)

1．一种用于产生时钟信号的从属时钟发生器，所述时钟信号与选择的若干进入参照时钟源之一同步，且适用于同步通信网，其特征在于包括：

选择多路转换器(20)，用于从多个进入参照时钟源(12)中选择某一参照时钟；

产生输出的本机振荡器(24)输出的频率大于任一所述进入参照时钟源的频率；

产生输出(P)的相位发生器(22)，输出(P)随相对所述本机振荡器频率而测师的所述所选参照时钟的相对频率发生变化；及

产生从属时钟的时钟发生器(26)，从属时钟的频率随所述相对频率而变化。

2．如权利要求1所述的从属时钟发生器，其特征在于，还包括多个接至各所述参照时钟源的触发检测器(42)，每个所述触发检测器配置成监视其各参照时钟源的频率，所述选择多路转换器配置成不把频率编出预定范围的参照时钟源选为所述选择的参照时钟。

3．如权利要求1所述的从属时钟发生器，其特征在于，还把所述相位发生器配置成在长期测量周期内监视所述选择的参照时钟和所述发生的从属时钟各自的频率，并且利用所述被监视的频率之差修正所述相位发生器的输出，以便校正在所述从属时钟频率中造成不准确性的舍入误差。

4．如权利要求3所述的从属时钟发生器，其特征在于，还包括一相位累加器(57)，该相位累加器(57)在长期测量周期内接收作为输入的所述输出，所述输出随所述选择的参照时钟的相对频率和代表所述选择的参照时钟与所述发生的从属时钟各自频率的信号而变化，并且所述相位累加器(57)被配置成组合所述的输入并对所述时钟发生器提供输出，以产生频率随所述相对频率变化的所述从属时钟。

5．如权利要求1所述的从属时钟发生器，其特征在于，将所述选择多路转换器、相位发生器和时钟发生器一起集成在一块公用衬底上。

6．如权利要求1所述的从属时钟发生器，其特征在于，所述选择多路转换器、相位发生器和时钟发生器大部分是数字电路，与同等的大部分模拟电路相比，应用所述大部分数字电路便于减小所述从属时钟发生器的噪声敏感性。

7．如权利要求1所述的从属时钟发生器，其特征在于，所述多个进入参照时钟源具有各自的亮点频率。

8．一种用于产生从属时钟的从属时钟发生器，所述从属时钟与选择的若干进入参照时钟源之一同步，且适用于同步通信网，其特征在于包括：

选择多路转换器(20)，用于从多个参照时钟源选择某个参照时钟；

相位发生器(22)，包括：

本机振荡器(24)，

第一与第二计数器(50,52)，被配置成对所述本机振荡器的输出频率作下分频，以分别提供短期与长期测量周期，

第三计数器(56)，被配置成统计在所述短期测量周期内出现的所述选择的参照时钟的周期，并输出所述周期计数，所述周期计数为D值，

第四计数器(58)，被配置成统计在所述长期测量周期内出现的所述选择的参照时钟的周期，并输出所述周期计数，所述周期计数为B值，

第五计数器(60)，被配置成统计由所述从属时钟发生器在所述长期测量周期内产生的从属时钟输出的周期，并输出所述周期计数，所述周期计数为C值，

相位累加器(57)，被配置成接收所述周期计数值B、C和D，并根据所述B、C和D值产生相位值P，所述P值代表所述选择的参照时钟的频率，并对所述本机振荡器的每个周期更新一次；及

时钟发生器(26)，它根据所述相位值P的值产生所述从属时钟输出；运用所述B与C值校正在所述从属时钟频率中造成不准确性的舍入误差。

9．如权利要求8所述的从属时钟发生器，其特征在于所述相位发生器还包括校正值累加器(62)、翻转累加器(70)和定标器(64)，所述校正值累加器计算所述B值与C值之差(B-C)，所述定标器接成将所述(B-C)结果除以预定的定标系数，该定标系数被选成使(B-C)结果的最高位(MSB)具有与D值的MSB同样的权重，所述翻转累加器接成向所述相位累加器提供输出P′，并被配置成使P′等于相位值P在所述本机振荡器前一周期所取的值，除非P超过了最大值Pmax，在P′=P-Pmax的情况下，所述相位累加器配置成按下式计算所述相位值P：

P=P′+D+K式中K=(B-C)除以所述定标系数。

10．如权利要求8所述的从属时钟发生器，其特征在于将所述的选择多路转换器、相位发生器和时钟发生器都集成在一公用衬底上。

11．如权利要求8所述的从属时钟发生器，其特征在于，所述选择多路转换器、相位发生器和时钟发生器大部分是数字电路，与同等的大部分模拟电路相比，应用所述大部分数字电路便于减小所述从属时钟发生器的噪声敏感性。

12．如权利要求8所述的从属时钟发生器，其特征在于，所述多个进入参照时钟源具有各自的亮点频率。

13．如权利要求8所述的从属时钟发生器，其特征在于，当所述从属时钟输出正在从定期更新的相位值P导出时，所述从属时钟发生器处于锁定模式，当所述从属时钟发生器处于所述锁定模式时，跟踪所述选择的参照时钟的输出频率的所述从属时钟的输出频率保持在3×10^-9以内。

14．如权利要求8所述的从属时钟发生器，其特征在于，还包括多个接至各所述参照时钟源的触发检测器(42)，每个所述触发检测器配置成检测其各参照时钟源的频率何时编出预定范围，所述选择多路转换器配置成不选择其频率已被检测出偏离所述预定范围的参照时钟源。

15．如权利要求14所述的从属时钟发生器，其特征在于，所述从属时钟发生器被配置成在所述选择多路转换器正在选择一不同的参照时钟源作为所述选择的参照时钟进入保持模式，所述从属时钟发生器在处于所述保持模式时，运用对前一个选择的参照时钟测得的所述D值历史继续产生从属时钟，当所述从属时钟发生器处于所述保持模式时，跟踪所述选择的参照时钟的输出频率的所述从属时钟的输出频率保持在4.6×10^-6/月以内。

16．如权利要求8所述的从属时钟发生器，其特征在于，所述时钟发生器包括一张对多个可能的P值存贮各自数字输出字的查找表(82)和一个数/模(D/A)转换器(84)，且被配置成从所述相位累加器接收相位值P，并按所述查找表向所述D/A转换器提供对应于所述P值的数字输出字，所述查找表被配置成使所述D/A转换器按此产生一部分所述从属时钟输出波形。

17．如权利要求16所述的从属时钟发生器，其特征在于，所述时钟发生器包括对所述D/A转换器产生的波形滤形的带通滤波器(86)。

18．如权利要求17所述的从属时钟发生器，其特征在于，还包括接到所述带通滤波器输出端的锁相回路(PLL)，所述PLL电路衰减可能出现在所述从属时钟输出波形中的抖动，并根据要求对所述从属时钟输出的频率作倍频，以得到期望的从属时钟输出频率。

19．如权利要求8所述的从属时钟发生器，其特征在于，所述时钟发生器还包括被接成将所述P值的最高位(MSB)作为输入来接收的锁相回路(PLL)电路(90)，所述PLL电路衰减可能出现在所述MSB信号中的抖动，并对所述MSB信号的频率作倍频而得到期望的从属时钟输出频率。

20．如权利要求19所述的从属时钟发生器，其特征在于，所述时钟发生器还包括“与”门(88)，所述“与”门的一个输入端接至所述MSB信号，所述“与”门的输出端接至所述PLL电路输入端，当其其它输入端都为高电平时，所述“与”门把所述MSB信号传送到所述PLL电路输入端。

21．一种产生从属时钟的方法，所述从属时钟与若干有效参照时钟源之一同步且适用于同步通信网，所述方法包括：

从多个参照时钟源(12)中选择一个与从属时钟(16)同步的参照时钟(Ts)；

确定所述选择的参照时钟与本机振荡器频率的相对频率；及

产生一其频率基于所述选择的参照时钟的相对频率的从属时钟(16)，所述从属时钟频率约等于所述选择的参照时钟的频率。

22．如权利要求21所述的方法，其特征在于，还包括步骤：对所述本机振荡器的频率作下分频，以建立短期测量周期，并统计所述选择的参照时钟在所述短期测量周期之一出现的周期，所述周期计数(D)确定了所述相对频率。

23．如权利要求21所述的方法，其特征在于，还包括步骤：对所述本机振荡器的频率作下分频以建立长期测量周期，确定所述选择的参照时钟与所述从属时钟在所述长期测量周期之一出现的若干周期之差(B-C)，并按所述差值调节所述从属时钟的频率，以校正在所述从属时钟频率中造成不准确性的舍入误差。

24．如权利要求21所述的方法，其特征在于，还包括步骤：监视所述多个参照时钟源中每一个的频率，并淘汰任何其频率不在预定范围内的所述参照时钟源。

25．如权利要求21所述的方法，其特征在于产生其频率基于所述选择的参照时钟的相对频率的从属时钟的步骤，是通过将所述相对频率输入查找表(82)并向数据(D/A)转换器(84)馈送所述表产生的数字字而实现的，所述D/A转换器的输出形成一部分所述从属时钟输出波形。

26．如权利要求25所述的方法，其特征在于还包括对所述D/A转换器的输出作带通滤波的步骤。

27．如权利要求25所述的方法，还包括对所述D/A转换器的输出作抖动滤波的步骤。

28．如权利要求25所述的方法，还包括对所述D/A转换器的输出频率作倍频而获得期望的从属时钟输出频率的步骤。

29．如权利要求25所述的方法，其特征在于还包括步骤：对所述D/A转换器的输出作抖动滤波并对其输出频率作倍频而获得期望的从属时钟输出频率，所述的抖动滤波与倍频由锁相回路电路(PLL)(90)实现。

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