ES2200870T3 - Sistema de produccion de relojes servomandados y procedimiento destinado para redes de telecomunicaciones sincronas. - Google Patents
Sistema de produccion de relojes servomandados y procedimiento destinado para redes de telecomunicaciones sincronas.Info
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Abstract
Un generador de reloj esclavo adecuado para generar una señal de reloj que se sincroniza con una fuente seleccionada de varias fuentes de reloj de referencia entrantes y es adecuada para uso en una red síncrona de telecomunicaciones, incluyendo: un multiplexor de selección (20) para seleccionar un reloj de referencia de entre una pluralidad de fuentes de reloj de referencia entrantes (12); un oscilador local (24) que genera una salida que tiene una frecuencia mayor que la de cualquiera de dichas fuentes de reloj de referencia entrantes; un generador de fase (22) que produce una salida P que varía con la frecuencia relativa de dicho reloj de referencia seleccionado medida con respecto a dicha frecuencia del oscilador local; y un generador de reloj (26) que genera un reloj esclavo (16) que tiene una frecuencia que varía con dicha frecuencia relativa; donde dicho generador de fase incluye: contadores primero y segundo (50, 52) dispuestos para dividir la frecuencia de salida de dicho osciladorlocal para proporcionar períodos de medición a corto y a largo plazo, respectivamente, un tercer contador (56) dispuesto para contar los ciclos de dicho reloj de referencia seleccionado que se producen durante dicho período de medición a corto plazo y para enviar dicho recuento de ciclos, teniendo dicho recuento de ciclos un valor D, un cuarto contador (58) dispuesto para contar los ciclos de dicho reloj de referencia seleccionado que se producen durante dicho período de medición a largo plazo y para enviar dicho recuento de ciclos, teniendo dicho recuento de ciclos un valor B, un quinto contador (60) dispuesto para contar los ciclos de dicho reloj esclavo que se producen durante dicho período de medición a largo plazo y para enviar dicho recuento de ciclos, teniendo dicho recuento de ciclos un valor C, y un acumulador de fase (57) dispuesto para recibir dichos valores de recuento de ciclos B, C y D y para producir dicho valor de salida P basado en dichos valores B, C y D que representa lafrecuencia de dicho reloj de referencia seleccionado y que se actualiza una vez por cada ciclo de dicho oscilador local; donde dicho generador de reloj está dispuesto para generar dicho reloj esclavo según el valor de dicho valor de fase P; corrigiendo el uso de dichos valores B y C errores de redondeo que producen inexactitudes en dicha frecuencia de reloj esclavo.
Description
Sistema de producción de relojes servomandos y
procedimiento destinado para redes de telecomunicaciones
síncronas.
Esta invención se refiere al campo de las redes
síncronas de telecomunicaciones, y en particular a la generación de
relojes esclavos que se sincronizan a una fuente de reloj de
referencia para uso en dicha red.
Las grandes redes de telecomunicaciones constan
de motores de conmutación y líneas de transmisión. Las redes
digitales soportan servicios cuyas señales pueden ser analógicas o
digitales en origen, transportándose señales analógicas a través de
una red digital representándolas como una secuencia de palabras
digitales.
Existen dos tipos principales de redes de
telecomunicaciones digitales: de conmutación de circuitos y de
conmutación de paquetes. Las redes de conmutación de circuitos
evolucionaron para realizar servicios en tiempo real, tal como voz,
mientras que las redes de conmutación de paquetes evolucionaron
para realizar servicios orientados a datos. Hasta recientemente, se
necesitaron redes separadas para arquitecturas de conmutación de
circuitos y de conmutación de paquetes, y las grandes diferencias
se hallaban en los elementos de equipo usados para construirlas.
Esta separación es costosa en términos de costo del equipo,
mantenimiento, y operación de las redes. Se ha reconocido durante
algún tiempo que se podría realizar eficiencias si ambos tipos de
arquitecturas coexistiesen en la misma red, pero primero hay que
superar varios obstáculos.
Durante muchos años, el tráfico de voz ha sido
dominante y ha conducido a que las redes de conmutación de
circuitos eclipsasen a las redes de conmutación de paquetes. Aunque
los servicios no de voz están creciendo rápidamente, el tamaño de
las redes de conmutación de circuitos se debe considerar al
intentar hacer una red común. Debido a la gran cantidad de equipo
de conmutación de circuitos que ya está establecido, es deseable
usar tal red tanto para tráfico de voz como de datos. Sin embargo,
una tasa de error relativamente alta es inherente al hacer redes de
conmutación de circuitos, que no es adecuada para las demandas de
comunicaciones a base de paquetes.
Una forma en que se puede corromper el tráfico de
voz o datos es cuando se pierden muestras debido a conmutadores
consecutivos que operan a velocidades ligeramente diferentes. La
velocidad de transmisión a través de un primer conmutador se
determina por la velocidad del reloj de conmutación proporcionado a
dicho conmutador. Igualmente, la velocidad de consumo de señales en
la entrada de un segundo conmutador se determina por la velocidad
del reloj de conmutación suministrado al segundo conmutador. Cuando
la velocidad de consumo concuerda con la velocidad de llegada, los
conmutadores operan sin error. Sin embargo, cuando la velocidad de
consumo difiere de la velocidad de llegada, los conmutadores
generan errores, cuyo efecto acumulativo puede resultar bastante
grande cuando una señal se propaga a través de una red. Se puede
colocar memorias intermedias en las entradas de los conmutadores
para acomodar las diferencias de velocidades de transmisión, pero
éstas introducen retardos que también pueden tener un efecto
perjudicial en la calidad de la señal recibida.
Estas dificultades hacen problemático el uso de
redes de conmutación de circuitos para transportar paquetes. A
causa de la necesidad de retransmitir paquetes conteniendo errores,
la producción de una red de conmutación de paquetes se reduce
considerablemente cuando está presente incluso una pequeña tasa de
error. La transmisión no corrompida de señales digitales a través
de y entre conmutadores depende de la exactitud relativa con la que
operan los relojes de conmutación individuales. Para reducir las
tasas de error en los conmutadores, es necesario que los
conmutadores operen a la misma velocidad. Las modernas redes de
comunicaciones tienen típicamente una estructura jerárquica de
distribución de reloj para distribuir un reloj común a todos los
conmutadores. Los conmutadores pueden sincronizar con un reloj de
un conmutador de nivel más alto o de un conmutador de nivel
similar, si es necesario. Por lo tanto, cada conmutador es una
fuente de una señal de reloj para conmutadores contiguos. Cada vez
que se regenera un reloj, se dice que el nuevo reloj es un
"esclavo" del reloj del que se derivó (un reloj
"principal").
Las redes de distribución de reloj son propensas
a fallos ocasionales, y mantener la red operando durante una avería
es un requisito primordial. Por esta razón, la red de distribución
debe tener un cierto grado de elasticidad y autorreparación. Se han
identificado tres modos operativos en las varias normas que
controlan grandes redes síncronas de telecomunicaciones: modo
bloqueado, modo de régimen libre y modo de funcionamiento libre.
Estos modos reflejan las tres etapas de operación de un elemento de
red de distribución. Al encendido, el hardware de generación de
reloj entra en el modo de "funcionamiento libre". En este modo
se pretende que el reloj esclavo local sea estable y próximo a la
velocidad nominal de la red, pero no tiene que ser síncrono. El
modo de funcionamiento libre se suele retener hasta que se detecta
una fuente de sincronización buena de un nivel más alto o elemento
de nivel similar. El "modo bloqueado" de operación se utiliza
cuando se ha detectado una fuente de sincronización buena, punto en
el que el reloj esclavo local es excitado a sincronización con el
reloj entrante. Si falla la fuente de sincronización, el generador
de reloj entra el "modo de régimen libre". En este modo, el
reloj esclavo local se genera de manera que esté lo más cerca que
sea posible del último valor bueno conocido del reloj entrante.
Esto requiere el almacenamiento de cierta historia del
comportamiento del reloj entrante. La generación de reloj se
invierte a modo bloqueado cuando se detecta una fuente de
sincronización buena.
Así, el generador de reloj esclavo es un elemento
crítico del equipo en una red de distribución de reloj. Este
sistema tiene que detectar la presencia y ausencia de fuentes de
sincronización, generar el reloj esclavo en sincronismo con la mejor
fuente, cuando esté presente, o en aproximación muy próxima a ella,
cuando esté ausente. Tradicionalmente, los requisitos de
rendimiento impuestos por las varias normas de redes de
telecomunicaciones (sobre todo ITU-T G.783,
G.811-813, Bellcore
GR-253-CORE, y ETSI 300462 (partes
1 a 6)) se han cumplido usando un oscilador controlado por voltaje
(OCV). El OCV se controla por un algoritmo de control implementado
en software y que se ejecuta en un microprocesador, que toma
entradas de un número de sensores (por ejemplo, temperatura y
voltaje) y un comparador de fase y genera un voltaje de control que
hace que el OCV imite una fuente de referencia principal
seleccionada, generando por ello un reloj esclavo.
Sin embargo, el uso de un OCV para generación de
reloj esclavo tiene varios inconvenientes. Aunque un sistema basado
en OCV podría, en principio, integrarse sobre un sustrato
semiconductor único, su uso de componentes disparatados no facilita
esta tarea. La operación de microprocesadores embebidos, memorias de
instrucción y datos, y otras funciones digitales variadas, no son
compatibles con la operación de componentes análogos sensibles tal
como comparadores y OCVs. Además, el ruido eléctrico generado por
los componentes digitales puede degradar la operación de los
componentes análogos. En particular, el ruido que aparece en la
entrada de control de un OCV da lugar a variaciones en la
frecuencia de salida, también llamadas inestabilidad. Las
especificaciones de inestabilidad máxima para esta aplicación son
típicamente estrictas, lo que significa que solamente se puede
tolerar niveles muy bajos de ruido. El control de ruido es difícil
cuando componentes digitales están montados cerca de componentes
análogos, como sería necesario con una implementación totalmente
integrada.
Los problemas de ruido también están presentes en
implementaciones de OCV discretas, pero las precauciones tomadas en
la disposición de placa de circuitos pueden hacer que un diseño
pueda funcionar. Sin embargo, estas precauciones dependen de varios
factores que frecuentemente están fuera del control del diseñador
del generador de reloj esclavo. Esto hace que cada implementación
sea única, porque hay que considerar atentamente la disposición cada
vez que se implementa un diseño nuevo. El uso de componentes
discretos también puede dar lugar a niveles inaceptables de espacio
y consumo de potencia. Finalmente, los sistemas basados en OCV tanto
discretos como integrados requieren extensos procedimientos de
calibración necesarios para proporcionar la compensación de
temperatura necesaria para cumplir las especificaciones de
rendimiento. Esto es lento y caro.
La publicación WO A 98/25367 describe un método
de generar una señal de reloj de sistema, dicha señal se puede
bloquear periódicamente a un bucle seleccionado de una pluralidad
de bucles de bloqueo de fase. Cada uno de estos emite una señal de
reloj en relación de bloqueo de fase con una señal de referencia
externa, e incluyen un oscilador controlado numéricamente que
genera la señal de reloj del bucle por división de la señal de
reloj de sistema. Una señal de error digital, que indica una
diferencia de fase entre la señal de reloj del bucle y la señal de
referencia externa del bucle, es transferida desde el bucle de
bloqueo de fase seleccionado a un oscilador central controlado
numéricamente, y la señal de reloj de sistema se bloquea a la señal
de salida del oscilador central controlado numéricamente. Un
circuito correspondiente incluye un módulo central que tiene un
generador de reloj de sistema y una pluralidad de módulos externos,
teniendo cada uno un bucle de bloqueo de fase. El módulo central
incluye un oscilador controlado numéricamente, y cada uno de los
bucles de bloqueo de fase está adaptado para transferir una señal
de error digital, que indica una diferencia de fase entre la señal
de reloj del bucle y la señal de referencia externa del bucle, al
oscilador central controlado numéricamente. El generador de reloj
de sistema está adaptado para bloquear la señal de reloj de sistema
al oscilador central controlado numéricamente.
Se presentan un sistema y método de generación de
reloj esclavo que son adecuados para uso con redes síncronas de
telecomunicaciones. Se generan uno o varios relojes esclavos a
partir de un reloj de referencia seleccionado usando una técnica de
síntesis digital directa, que reduce en gran medida la sensibilidad
al ruido del sistema. La invención es capaz de cumplir
especificaciones muy estrictas de desviación de frecuencia, y se
puede integrar en un sustrato común, reduciendo el espacio y consumo
de potencia.
El sistema de generación de reloj esclavo incluye
un multiplexor que selecciona un reloj de referencia de un número
de señales de reloj disponibles, cada una de las cuales puede estar
a su propia frecuencia puntual. Detectores de basculamiento
supervisan preferiblemente cada una de las fuentes de reloj
disponibles, y bloquean la selección de las que no estén dentro de
un rango de frecuencia especificado. Se utiliza un oscilador local
para establecer un "período de medición a corto plazo"; los
ciclos del reloj de referencia seleccionado son contados sobre
períodos consecutivos de medición a corto plazo para determinar la
frecuencia relativa del reloj seleccionado con respecto a la
frecuencia del oscilador local. Los recuentos de ciclo son
alimentados a un convertidor de fase a reloj, que produce una
salida de reloj esclavo que tiene una frecuencia que varía con la
frecuencia relativa medida para el reloj seleccionado.
Los errores de redondeo que pueden introducir
inexactitudes en la frecuencia del reloj esclavo se cuentan
comprobando tanto el reloj esclavo generado como el reloj de
referencia seleccionado sobre un "período de medición a largo
plazo", que también es establecido por el oscilador local. La
diferencia entre estos dos recuentos de ciclo se utiliza en un
recorrido de realimentación para corregir la frecuencia de
salida.
La invención es capaz de operar en modos
bloqueado, de régimen libre y de funcionamiento libre, y es capaz de
cumplir las especificaciones de desviación de frecuencia dadas para
cada modo. En modo bloqueado, se mantiene una desviación de 3
partes por mil millones o menos, mientras que se logra una deriva de
menos de 4,6 partes por millón por mes en modo de régimen libre. La
invención no requiere un microprocesador local, y su implementación
principalmente digital permite integrarla en un sustrato común,
realizando ventajas de espacio y consumo de potencia. La
implementación principalmente digital también reduce en gran medida
los efectos adversos de ruido, ya sea generado en chip o en otro
lugar en la placa de circuitos impresos (PCB) en la que está
montado el chip.
Otras características y ventajas de la invención
serán evidentes a los expertos en la técnica por la siguiente
descripción detallada, tomada en unión con los dibujos
acompañantes.
La figura 1 es un diagrama que ilustra el
contexto en que se utiliza un generador de reloj esclavo según la
presente invención.
La figura 2 es un diagrama de bloques que ilustra
los componentes básicos de un generador de reloj esclavo según la
presente invención.
La figura 3 es un diagrama de bloques de una
realización ejemplificativa de un multiplexor de selección según la
presente invención.
La figura 4 es un diagrama de bloques de una
realización ejemplificativa de un generador de fase según la
presente invención.
La figura 5 es un gráfico y dos formas de onda
que ilustran la operación de un acumulador de fase usado dentro de
un generador de fase según la presente invención.
La figura 6 es un diagrama de bloques de una
realización ejemplificativa de un generador de reloj según la
presente invención.
Las figuras 7a y 7b son dos posibles
realizaciones de un convertidor de fase a reloj usado dentro de un
generador de reloj según la presente invención.
La figura 8 es un diagrama de bloques de una
realización alternativa de un generador de reloj esclavo según la
presente invención.
Un generador de reloj esclavo 10 según la
presente invención se representa en la figura 1. Están disponibles
típicamente varias fuentes de reloj de referencia (o
relojes"maestro") 12 de las que se puede generar uno o varios
relojes esclavos. Las fuentes de referencia son suministradas, por
ejemplo, por los circuitos de recuperación de reloj de interfaces
de línea de velocidad alta y de velocidad baja y un puerto en una
red local síncrona de distribución. Muchas fuentes de referencia
ofrecen dos frecuencias seleccionables (tal como 38,88 MHZ o 77,76
MHZ; 6,48 MHZ o 19,44 MHZ, o 1,54 MHZ o 2,048 MHZ), realizándose la
selección por componentes de administración de red que están fuera
del alcance de esta patente. Las fuentes de referencia pueden ser
generadas por componentes de varias familias lógicas, tal como ecl
positivo (pecl) o ttl, y para flexibilidad máxima, el generador de
reloj esclavo 10 está dispuesto preferiblemente para soportar cada
posibilidad. El generador de reloj esclavo mostrado en la figura 1
está dispuesto para recibir un máximo de seis fuentes de referencia
como entradas, aunque la invención no se limita a ningún recuento
de entrada máximo particular.
El generador de reloj esclavo 10 también recibe
un reloj oscilador local 14 como una entrada. Una de las fuentes de
referencia se selecciona de manera que sea la fuente de la que se
ha de generar uno o varios relojes esclavos. Usando técnicas de
síntesis digital directa (descritas con detalle a continuación), el
generador de reloj esclavo produce una o más salidas de reloj
esclavo 16 que se derivan de la fuente de referencia seleccionada.
De nuevo, a efectos de flexibilidad máxima, el generador de reloj
esclavo ofrece preferiblemente varias salidas de reloj esclavo con
frecuencias diferentes, que oscilan entre los niveles lógicos altos
y bajos de varias familias lógicas. El generador de reloj esclavo
10 también puede disponerse para ofrecer frecuencias seleccionables
en cada salida. Los relojes esclavos generados por el generador
pueden ser usados por cualquier número de tipos de dispositivo (es
decir, "receptores de relojes esclavos"), tal como excitadores
de línea o conmutadores.
Las frecuencias de fuente de referencia mostradas
en la figura 1 son meramente ilustrativas; la invención se puede
adaptar para uso con fuentes de referencia que tienen un amplio
rango de frecuencias, mientras que la frecuencia del oscilador
local, tal como se usa en chip (es decir, como es usada por los
componentes de generador de reloj esclavo que se pueden integrar
juntos en un sustrato común, explicado con más detalle a
continuación), se hace suficientemente alta para acomodarlas. Por
razones de costo y de complejidad (por ejemplo, debe ser de
temperatura muy bien compensada), el oscilador local está
preferiblemente fuera de chip, y suministra su reloj al chip a una
frecuencia moderada que es menor que la realmente requerida en
chip. Después se usa un multiplicador de reloj 25, preferiblemente
un circuito de bucle de bloqueo de fase (PLL) analógico en chip,
para multiplicar la frecuencia del reloj oscilador local
suministrado para obtener un reloj de alta velocidad para uso en
chip. Generar un reloj esclavo que sigue de cerca de una fuente de
referencia usando síntesis digital directa requiere un oscilador
local que tenga una frecuencia mayor que la de la fuente de
referencia seleccionada; se requiere una frecuencia del oscilador
local al menos 2 veces mayor que la de la frecuencia más alta de la
fuente de referencia seleccionada, y se prefieren relaciones más
altas.
Un diagrama de bloques que ilustra los
componentes básicos de generador de reloj esclavo 10 se representa
en la figura 2. Las fuentes de referencia 12 son recibidas por un
multiplexor de selección 20, que selecciona una de las fuentes de
referencia para que sea el reloj T_{S} del que se derivan los
relojes esclavos. La selección se hace bajo el control de
componentes externos de administración de red, que establecen un
orden de selección preferido. El multiplexor de selección también
incluye preferiblemente la capacidad de supervisar la frecuencia de
cada una de las fuentes de referencia, en cuyo caso el multiplexor
recibe la salida de un oscilador local 24 (mostrado multiplicado con
el multiplicador de reloj 25 para uso en chip, como se ha explicado
anteriormente) como una referencia; si una fuente está fuera de un
rango predeterminado, la fuente es "deseleccionada". Una fuente
es deseleccionada si el sistema la bloquea para que no sea
seleccionada de ningún modo, o si, después de haber sido ya
seleccionada, se detecta que la frecuencia de la fuente ha caído
fuera del rango predeterminado. En este último caso, el multiplexor
de selección selecciona la fuente siguiente según el orden de
selección. El proceso de deselección se explica con más detalle a
continuación.
La fuente de referencia seleccionada T_{S} se
alimenta a un generador de fase 22, que también recibe la salida
(multiplicada) del oscilador local 24. El generador de fase produce
un valor de fase P (explicado con detalle a continuación), que es
una medida de la frecuencia relativa de la fuente seleccionada
T_{S} con respecto a la frecuencia del oscilador local. El valor
de fase P se alimenta a un generador de reloj 26, que decodifica el
valor P y genera uno o más relojes esclavos 16 según el valor P. El
valor P se actualiza periódicamente de manera que represente con
exactitud la frecuencia de la fuente seleccionada T_{S}; a su vez,
la frecuencia de los relojes esclavos sigue de cerca la de la
fuente de referencia seleccionada. Se realimenta preferiblemente una
señal de realimentación 27 al multiplexor de selección 20, y una de
las salidas de reloj esclavo 16 es realimentada a través de la
línea 28 al generador de fase 22 - los efectos para dichas señales
de realimentación se describen a continuación. Se puede emplear
multiplicadores y divisores según sea necesario para poder generar
un rango de relojes esclavos a partir de la fuente de referencia
seleccionada.
Un diagrama de bloques que ilustra una
realización ejemplificativa del multiplexor de selección 20 se
representa en la figura 3. Si es necesario, las N fuentes de
referencia 12 se pasan a través de desplazadores de nivel 30 para
garantizar que compartan niveles lógicos comunes. Las fuentes de
referencia se alimentan después a un multiplexor 1 de N
convencional 32, que conecta una de las fuentes de referencia a una
salida 34 según una señal de control recibida en una entrada de
control 36.
La determinación de qué fuente de referencia
seleccionar debe tener en cuenta la disponibilidad operativa de
cada fuente, así como un número de factores que son externos a la
invención, tales como los deseos de los planificadores de red y la
topología de la red. Estos factores externos se acomodan
preferiblemente a través de la carga de una tabla de configuración
38 con un orden preferido de prioridad para seleccionar las fuentes
entrantes. La prioridad de orden de selección se carga
preferiblemente en la tabla 38 desde un microprocesador externo (no
representado) a través de un puerto 40. La tabla de configuración
produce una salida a un circuito de control de multiplexor 41, que
envía la selección de fuente de referencia al multiplexor 32 a
través de una entrada de control 36.
La disponibilidad operativa de cada una de las N
fuentes es supervisada preferiblemente por respectivos detectores de
basculamiento 42. Los N detectores de basculamiento reciben un
reloj derivado del oscilador local, que usan para determinar la
frecuencia de sus fuentes de referencia respectivas. Cada uno de los
detectores de basculamiento supervisa su fuente respectiva para
determinar si su frecuencia está dentro de un rango especificado,
así como para comportamiento intermitente. Los detectores de
basculamiento refieren el estado de la fuente de referencia al
circuito de control de multiplexor 41. Cualquier fuente de
referencia que no cumpla los estándares requeridos se bloquea de
modo que no sea seleccionada. Si una fuente de referencia fuera de
tolerancia está actualmente seleccionada, el circuito de control de
multiplexor 41 selecciona automáticamente una fuente diferente
según la tabla de configuración, y bloquea la fuente fallida de
manera que no se seleccione de nuevo. De esta forma, siempre se
selecciona la mejor fuente de referencia (determinada por el orden
de prioridad predeterminado y la disponibilidad operativa de las
fuentes). El estado de cada fuente se puede almacenar en un
registro que puede ser leído por el microprocesador externo. La
salida 34 del multiplexor 32 se puede alimentar a un circuito
multiplicador de reloj 44, preferiblemente un PLL digital, que
produce el reloj T_{S} del que se generarán relojes esclavos. El
circuito multiplicador es útil para garantizar que T_{S} siempre
oscile a la misma frecuencia nominal, independientemente de la
frecuencia de la fuente de referencia seleccionada. El multiplicador
de reloj 44 también recibe preferiblemente una señal de
alimentación 27 del generador de reloj 26, cuya finalidad se
describe a continuación.
El generador de reloj esclavo usa una técnica de
síntesis digital directa para generar los relojes esclavos; esta
técnica implica el uso de generadores de fase y reloj como se
explica a continuación. Un diagrama de bloques que ilustra una
realización ejemplificativa del generador de fase 22 se representa
en la figura 4. El oscilador local 24 (multiplicado según sea
necesario) se utiliza para establecer un período de medición a corto
plazo y un período de medición a largo plazo, usando
preferiblemente un par de contadores 50 y 52, respectivamente, que
están dispuestos para dividir la frecuencia del oscilador local por
cantidades respectivas para producir los períodos de medición a
corto y largo plazo deseados. Si hay que proporcionar períodos de
medición exactos, la frecuencia del oscilador local se puede
multiplicar con el multiplicador de reloj 54 implementado con un
circuito PLL analógico, por ejemplo, antes de dividirse. Aunque los
períodos de medición se implementan con un par de contadores en la
figura 4, la invención no se limita a esta implementación. También
se puede emplear otros medios por los que se puede generar un
período de medición conocido y repetible.
El reloj de referencia seleccionado T_{S} se
alimenta a un contador de corto plazo 56, que está dispuesto para
contar los ciclos de reloj T_{S} que se producen durante el
período de medición a corto plazo. Esta técnica mide la frecuencia
relativa del reloj seleccionado con respecto a la del oscilador
local. No se requiere una medición absoluta de la frecuencia del
reloj seleccionado T_{S} porque el oscilador local se usa de nuevo
en la generación del reloj esclavo, de manera que se cancelan las
desviaciones permanentes en la frecuencia del oscilador local. El
número de ciclos contados por el contador de corto plazo 56 durante
un período de medición a corto plazo es enviado como un valor D. Los
períodos de medición a corto plazo se generan periódicamente (es
decir, uno después de otro a intervalos fijos), de manera que el
valor D se actualice periódicamente de modo que siempre refleje la
historia reciente de reloj T_{S}.
La duración del período de medición a corto plazo
depende de la aplicación, seleccionada para permitir el seguimiento
efectivo de los componentes de inestabilidad y desplazamiento del
reloj seleccionado. Por ejemplo, un período de medición a corto
plazo de 50ms permite que el circuito rastree componentes de
desplazamiento de hasta 20Hz, mientras que un período de medición
de 500ms permite el rastreo de frecuencias de desplazamiento
inferiores a 2Hz. La flexibilidad que proporciona permite que el
circuito utilice en un amplio rango de aplicaciones.
Entre actualizaciones del valor D, el valor D
presente se utiliza para generar una fase-base
añadiendo continuamente el valor D a un valor de fase acumulado P, a
una velocidad de una adición por cada ciclo del oscilador local;
esto se lleva a cabo con un acumulador de fase 57. El valor de fase
P corriente es una aproximación lineal de trazos de un incremento
de fase lineal. El valor P es decodificado por el generador de
reloj 26 para producir el reloj esclavo.
Las inexactitudes en el reloj esclavo pueden ser
producidas por "errores de redondeo" en el recuento D. Los
errores de redondeo son inevitables cuando dos dominios de reloj
están implicados, porque siempre existe la posibilidad de que se
produzca metastabilidad que afecta al incremento del recuento al
final del período de medición. Se puede emplear una técnica
especial de establecimiento de comunicación para evitar que tal
metastabilidad afecte al comienzo del período de medición, pero el
establecimiento de comunicación solamente puede mejorar la operación
en un extremo o el otro del período de medición, no en ambos
extremos. Los errores de redondeo pueden hacer que el recuento D
esté en error por varias partes por millón, dando lugar a una
desviación de frecuencia de reloj esclavo del mismo orden. Ésta
puede ser varios órdenes de magnitud mayor que la requerida por los
estándares aplicables (que pueden ser de sólo 3 partes por mil
millones).
Las inexactitudes en el reloj esclavo debido a
errores de redondeo se combaten detectando diferencias entre el
reloj seleccionado y uno de los relojes esclavos generados que usan
dos contadores adicionales 58 y 60, que operan en un período de
tiempo más largo de manera que el impacto de los errores de
redondeo se disminuya a un nivel aceptable. Como se muestra en la
figura 4, unos contadores a largo plazo 58 y 60 están dispuestos
para contar los ciclos de reloj seleccionado T_{S} y de un reloj
esclavo generado, respectivamente, que se producen durante el
período de medición a largo plazo establecido por el oscilador
local. El número de ciclos contados por los contadores a largo plazo
58 y 60 durante un período de medición a largo plazo son enviados
como un valor B y un valor C, respectivamente. El generador de reloj
esclavo está configurado típicamente para proporcionar un número de
relojes esclavos que tienen varias frecuencias; como tal, el reloj
esclavo 28 que se alimenta al contador 60 es preferiblemente uno que
esté a la misma frecuencia que T_{S}, para simplificar la
comparación entre los valores B y C.
La duración del período de medición a largo plazo
también es dependiente de aplicación, elegida de manera que el
efecto de los errores de redondeo en los recuentos a largo plazo no
sea tan grande como para permitir que la frecuencia de reloj
esclavo sea expulsada de sus límites especificados. También se puede
emplear la técnica de establecimiento de comunicación antes
mencionada para mejorar la exactitud de dichos recuentos, así como
para reducir la longitud del período de medición a largo plazo.
Los valores de recuento de ciclos B y C son
alimentados a un acumulador de valores de corrección 62, que
calcula la diferencia entre ellos (B-C). Este valor
de diferencia sirve como un vector de corrección, que se alimenta
al acumulador de fase 57 para corregir errores en el valor D. Dado
que los valores B y C son mucho más grandes que el valor D (debido
al período de medición mucho más largo), el valor de diferencia se
reduce preferiblemente con un escalador 64 para adaptarlo a la
sensibilidad del acumulador de fase; la salida del escalador 64 es
un valor K, que se da por (B-C) dividido por un
factor de escala establecido por el escalador 64. El factor de
escala se selecciona de manera que cumpla dos finalidades
primarias: desplaza el resultado B-C hacia abajo
hasta que los bits más significativos del resultado lleven el mismo
peso que los bits más significativos del valor D, y purga los bits
menos significativos al acumulador de forma suave. Dado que hay un
período de medición a largo plazo entre actualizaciones del valor de
diferencia, el error que corrige puede estar presente en el reloj
esclavo generado durante varios segundos. Sin embargo, las normas
de control permiten típicamente este breve período de error.
La operación del acumulador de fase se ilustra en
la figura 5, que representa el valor de fase P en el tiempo. El
acumulador de fase 57 mantiene un total permanente de los valores D
y K, añadiendo de forma repetitiva los valores D y K corrientes al
total corriente de todos los valores D y K previos hasta que se
produce "renovación"; es decir, cuando el total acumulado
excede un valor máximo P_{max}. El valor P se actualiza una vez
por ciclo del oscilador local, cuya forma de onda se representa
debajo del gráfico. Como resultado, P aumenta de forma escalonada,
siendo cada escalón igual a su valor D+K respectivo. P toma la
forma de un valor binario; en este ejemplo, el generador de reloj
está dispuesto para bascular el reloj esclavo (mostrado debajo del
gráfico) cuando el bit más significativo (MSB) del valor P cambia
de estado, y cuando el valor P excede de P_{max}.
Con referencia de nuevo a la figura 4, se
mantiene un total P permanente conectando el acumulador de fase 57
a un acumulador de renovación 70. El acumulador de renovación 70
recibe el valor P corriente en una entrada y el valor P_{max} en
una segunda entrada, y produce una salida P' que se alimenta a una
entrada del acumulador de fase 57. Cuando P es inferior a
P_{max}, el acumulador de renovación 70 establece P'=P. Sin
embargo, cuando el valor P excede d P_{max}, el acumulador de
renovación 70 resta P de P_{max} para determinar un valor de
"resto", y P' se pone igual a este resto.
El acumulador de fase 57 está dispuesto para
producir un valor de fase P que viene dado por:
P = P' + D + K,
donde K viene dado por:
K = (B-C)/factor de escala,
donde el factor de escala lo establece un
escalador 64 como se ha explicado anteriormente. Cuando el valor de
resto se suma al acumulador de fase 57 como se ha descrito
anteriormente, se utiliza como el valor inicial del ciclo
siguiente.
El valor P producido por el acumulador de fase 57
se alimenta al generador de reloj 26, cuya realización
ejemplificativa se representa en la figura 6. P se decodifica con
un convertidor de fase a reloj 80, que produce una forma de onda de
salida decodificada de reloj esclavo 81 que tiene una frecuencia
que varía con el valor de fase P. Hay muchas implementaciones
posibles del convertidor de fase a reloj 80, de las que se
representan dos en las figuras 7a y 7b. En la figura 7a, el valor P
se aplica a una tabla de consulta 82, que envía palabras digitales
correspondientes a porciones de una onda sinusoidal en respuesta al
valor P cambiante. La salida de la tabla de consulta se alimenta a
un convertidor digital a analógico (D/A) 84 para producir una forma
de onda de reloj, que se pasa a través de un filtro de paso de
banda 86 para mejorar la calidad de la forma de onda de reloj.
Otro convertidor de fase a reloj posible 80 se
representa en la figura 7b, que consta de una sola puerta Y 88. En
este ejemplo, la puerta Y está conectada al MSB del valor P, y a
una señal HABILITAR. Cuando HABILITAR es alto y el MSB del valor P
bascula a alto, la salida de la puerta Y -y de la forma de onda
decodificada del reloj esclavo - también es alta. Esta
implementación produce una salida de onda cuadrada simple, que no
requiere el uso de un filtro de paso de banda.
Con referencia de nuevo a la figura 6, la salida
del convertidor de fase a reloj 80 es alimentada preferiblemente a
un circuito PLL analógico 90. El PLL sirve para atenuar cualquier
inestabilidad que esté presente en el reloj esclavo decodificado, y
se puede programar para multiplicar o dividir la salida
decodificada para producir un reloj esclavo que tiene una
frecuencia específica. Las frecuencias adicionales de reloj esclavo
se puede derivar de la salida decodificada de reloj esclavo con
circuitos divisores adicionales, como ejemplifica el divisor 92 en
la figura 6. Circuitos silenciadores 94 y 96, implementados
preferiblemente con puertas Y, se pueden introducir en serie con
cada salida de reloj esclavo para matar sus relojes respectivos,
que se puede usar para indicar la aparición de un fallo en el
proceso de generación de reloj en equipo situado hacia abajo.
También puede introducirse desplazadores de nivel 98 en serie con
las salidas de reloj esclavo, cuando sea necesario para hacer
concordar los niveles lógicos de un reloj esclavo generado con los
requeridos por el receptor de relojes esclavos.
El reloj esclavo decodificado sirve como señal de
realimentación 27, que se conecta de nuevo al multiplicador de
reloj 44 del multiplexor de selección 20. Este recorrido de
realimentación se utiliza para que el multiplicador de reloj pueda
alinear el reloj seleccionado T_{S} con la fuente de referencia
seleccionada. Esto es posible exigiendo que todos los relojes de
entrada y salida sean múltiplos de una frecuencia particular, tal
como 8 kHz. Después, la fundamental de 8kHz del reloj T_{S} se
alinea con la del reloj de fuente de referencia seleccionado. El
período de medición a corto plazo (e, indirectamente, el período de
medición a largo plazo) se alinean después con T_{S}. Una de las
salidas de reloj esclavo 28 también es realimentada desde el
generador de reloj 26 al generador de fase 22, donde se supervisa
con el contador a largo plazo 60.
El generador de reloj esclavo está dispuesto
preferiblemente de modo que entre temporalmente en modo de régimen
libre cuando se seleccione una fuente de referencia diferente. Una
máquina de estado, incluida como parte del circuito de control de
multiplexor 41, toma entradas de los detectores de basculamiento, se
accede a la tabla de configuración 38 y un registro de control para
leer y escribir a través de el puerto de microprocesador, y
determina el modo operativo. Cuando se ha de deseleccionar una
fuente de referencia seleccionada, la máquina de estado hace que se
entre en el modo de régimen libre hasta que se haya declarado
disponible una fuente de referencia alternativa; la máquina de
estado selecciona después la nueva fuente de referencia como
T_{S}, espera que la fundamental de 8kHz de la señal de salida
se alinee a la de la nueva fuente de referencia, y después entra en
el modo bloqueado. El modo de régimen libre opera usando la
historia de la frecuencia medida de la fuente de referencia
seleccionada anterior para seguir generando el reloj esclavo, sin
producir errores en la salida. El modo de régimen libre se borra
cuando termina la selección de una nueva fuente de referencia. El
uso del modo de régimen libre durante una conmutación garantiza una
transición suave de una fuente de reloj a otra. El modo de régimen
libre también puede ser invocado y cancelado por el microprocesador
externo.
El generador de reloj esclavo está dispuesto
preferiblemente para entrar en el modo de funcionamiento libre
inmediatamente después del encendido, controlando la máquina de
estado dentro del circuito de control de multiplexor 41 (descrito
anteriormente) la selección de modo. Se utiliza síntesis digital
directa para generar el reloj esclavo, pero la frecuencia de reloj
se determina por un valor almacenado que se calcula típicamente y
almacena durante la prueba inicial del sistema. El modo de
funcionamiento libre también puede ser invocado y cancelado por el
microprocesador externo.
Dado que el oscilador local se utiliza para
supervisar la fuente de referencia y relojes esclavos, y para
generar los relojes esclavos, las desviaciones en la frecuencia del
oscilador local no afectan a la exactitud a largo plazo de la
frecuencia de reloj esclavo durante el modo bloqueado. Sin embargo,
las desviaciones en la frecuencia del oscilador local durante los
modos de funcionamiento libre y régimen libre afectan a la exactitud
de la frecuencia de reloj esclavo. Se prefieren los osciladores
locales con buena compensación de temperatura y coeficientes de
envejecimiento bajos, tal como los que podría proporcionar un
oscilador de cristal de temperatura compensada. Se prefiere un
oscilador local que se puede integrar sobre el mismo sustrato
semiconductor que el resto del generador de reloj esclavo si se
desea un nivel de integración más alto.
Una implementación más flexible de un generador
de reloj esclavo según la presente invención se representa en el
diagrama de bloques de la figura 8. Antes, cada salida de reloj
esclavo se derivó de T_{S}, multiplicándose o dividiéndose el
reloj esclavo decodificado según sea necesario. Aquí, se puede
derivar uno o varios relojes esclavos de una de las fuentes de
referencia 12. Un multiplexor de selección 110 (MUX DE SELECCIÓN 2)
recibe dos o más fuentes de referencia. El multiplexor 110 se dirige
a seleccionar una de las fuentes de referencia, preferiblemente
bajo el control de un microprocesador externo, que se pasa a su
salida 112. Se puede disponer un divisor 114 en serie con la salida
de multiplexor si se necesita un reloj esclavo de frecuencia más
baja. Un multiplexor de selección 116 (MUX DE SELECCIÓN 3) recibe
la salida del multiplexor 112 y un reloj esclavo derivado de
T_{S} como entradas, y se dirige a seleccionar una u otra para
enviarla como un reloj esclavo.
Dado que los componentes de generador de reloj
esclavo 10 son en su mayor parte circuitos digitales (es decir, el
generador es totalmente digital a excepción de los PLLs analógicos
y el oscilador local fuera de chip), las características de rechazo
de ruido y de supresión de ruido de la invención se mejoran en
comparación con los sistemas principalmente analógicos de la técnica
anterior como el diseño de OCV explicado anteriormente. También se
reduce la sensibilidad a la disposición de la placa, haciendo mucho
más fácil el uso del generador en la práctica.
La implementación en su mayor parte digital
también permite integrar el generador de reloj esclavo, es decir,
todo lo contenido dentro de la caja 10 en la figura 2, sobre un
sustrato común, derivando más beneficios en términos de reducción
del costo y reducido consumo de potencia. La invención no requiere
microprocesador local para su operación (aunque se utiliza
normalmente un microprocesador externo para proporcionar funciones
de administración de red). Todas las ventajas indicadas se combinan
haciendo la presente invención eminentemente adecuada para uso en
una moderna red síncrona de telecomunicaciones.
Aunque se han mostrado y descrito realizaciones
particulares de la invención, los expertos en la técnica pensarán
en numerosas variaciones y realizaciones alternativas. Por
consiguiente, se pretende que la invención se limite solamente por
los términos de las reivindicaciones anexas.
Claims (9)
1. Un generador de reloj esclavo adecuado para
generar una señal de reloj que se sincroniza con una fuente
seleccionada de varias fuentes de reloj de referencia entrantes y
es adecuada para uso en una red síncrona de telecomunicaciones,
incluyendo:
un multiplexor de selección (20) para seleccionar
un reloj de referencia de entre una pluralidad de fuentes de reloj
de referencia entrantes (12);
un oscilador local (24) que genera una salida que
tiene una frecuencia mayor que la de cualquiera de dichas fuentes
de reloj de referencia entrantes;
un generador de fase (22) que produce una salida
P que varía con la frecuencia relativa de dicho reloj de referencia
seleccionado medida con respecto a dicha frecuencia del oscilador
local; y
un generador de reloj (26) que genera un reloj
esclavo (16) que tiene una frecuencia que varía con dicha
frecuencia relativa;
donde dicho generador de fase incluye:
contadores primero y segundo (50, 52) dispuestos
para dividir la frecuencia de salida de dicho oscilador local para
proporcionar períodos de medición a corto y a largo plazo,
respectivamente,
un tercer contador (56) dispuesto para contar los
ciclos de dicho reloj de referencia seleccionado que se producen
durante dicho período de medición a corto plazo y para enviar dicho
recuento de ciclos, teniendo dicho recuento de ciclos un valor
D,
un cuarto contador (58) dispuesto para contar los
ciclos de dicho reloj de referencia seleccionado que se producen
durante dicho período de medición a largo plazo y para enviar dicho
recuento de ciclos, teniendo dicho recuento de ciclos un valor
B,
un quinto contador (60) dispuesto para contar los
ciclos de dicho reloj esclavo que se producen durante dicho período
de medición a largo plazo y para enviar dicho recuento de ciclos,
teniendo dicho recuento de ciclos un valor C, y
un acumulador de fase (57) dispuesto para recibir
dichos valores de recuento de ciclos B, C y D y para producir dicho
valor de salida P basado en dichos valores B, C y D que representa
la frecuencia de dicho reloj de referencia seleccionado y que se
actualiza una vez por cada ciclo de dicho oscilador local; donde
dicho generador de reloj está dispuesto para
generar dicho reloj esclavo según el valor de dicho valor de fase
P; corrigiendo el uso de dichos valores B y C errores de redondeo
que producen inexactitudes en dicha frecuencia de reloj esclavo.
2. El generador de reloj esclavo de la
reivindicación 1, donde dicho multiplexor de selección, dicho
generador de fase y dicho generador de reloj se integran en un
sustrato común.
3. El generador de reloj esclavo de la
reivindicación 1, donde dicho generador de fase incluye además un
acumulador de valores de corrección (62), un acumulador de
renovación (70) y un escalador (64), calculando dicho acumulador de
valores de corrección la diferencia entre dicho valor B y dicho
valor C (B-C), estando conectado dicho escalador
para dividir dicho resultado (B-C) por un factor de
escala predeterminado seleccionado para hacer que los bits más
significativos (MSBs) del resultado (B-C) lleven el
mismo peso que los MSBs del valor D, estando conectado dicho
acumulador de renovación para suministrar una salida P' a dicho
acumulador de fase y dispuesto de tal manera que P sea igual al
valor tomado por el valor de fase P durante el ciclo anterior de
dicho oscilador local a no ser que P supere un valor máximo
P_{max}, en cuyo caso P'=P-P_{max}; estando
dispuesto dicho acumulador de fase para calcular dicho valor de fase
P según:
P = P' + D + K,
donde K es igual al resultado
(B-C) dividido por dicho factor de escala.
4. El generador de reloj esclavo de la
reivindicación 1, estando dicho generador de reloj esclavo en un
modo bloqueado cuando dicha salida de reloj esclavo se está
derivando de un valor actualizado periódicamente del valor de fase
P, siguiendo la frecuencia de salida de dicho reloj esclavo la de
dicho reloj de referencia seleccionado hasta dentro de 3 partes por
mil millones cuando dicho generador de reloj esclavo está en dicho
modo bloqueado.
5. El generador de reloj esclavo de la
reivindicación 1, incluyendo además una pluralidad de detectores de
basculamiento (42) conectados a las respectivas de dichas fuentes
de reloj de referencia, estando dispuesto cada uno de dichos
detectores de basculamiento para detectar cuándo la frecuencia de
su respectiva fuente de reloj de referencia está fuera de un rango
predeterminado, estando dispuesto dicho multiplexor de selección
para de seleccionar una fuente de reloj de referencia que tiene una
frecuencia que se detecta que está fuera de dicho rango
predeterminado.
6. El generador de reloj esclavo de la
reivindicación 5, estando dispuesto dicho generador de reloj
esclavo para entrar en un modo de régimen libre cuando dicho
multiplexor de selección está seleccionando una fuente de reloj de
referencia diferente de dicho reloj de referencia seleccionado,
usando dicho generador de reloj esclavo, cuando está en dicho modo
de régimen libre, la historia de dicho valor D medido del reloj de
referencia previamente seleccionado para seguir generando el reloj
esclavo, siguiendo la frecuencia de salida de dicho reloj esclavo
la de dicho reloj de referencia seleccionado hasta dentro de 4,6
partes por millón por mes cuando dicho generador de reloj esclavo
está en dicho modo de régimen libre.
7. El generador de reloj esclavo de la
reivindicación 1, donde dicho generador de reloj incluye una tabla
de consulta (82) que almacena respectivas palabras digitales de
salida para una pluralidad de valores P posibles y un convertidor
digital a analógico D/A (84), y está dispuesto para recibir el
valor de fase P de dicho acumulador de fase y para proporcionar la
palabra de salida digital correspondiente a dicho valor P a dicho
convertidor D/A según dicha tabla de consulta, estando dispuesta
dicha tabla de consulta de tal manera que dicho convertidor D/A
genere una porción de la forma de onda de dicha salida de reloj
esclavo en respuesta.
8. El generador de reloj esclavo de la
reivindicación 7, donde dicho generador de reloj incluye un filtro
de paso de banda (86) para filtrar la forma de onda producida por
dicho convertidor D/A, incluyendo además un circuito de bucle de
bloqueo de fase PLL (90) conectado a la salida de dicho filtro de
paso de banda, atenuando dicho circuito PLL la inestabilidad que
puede estar presente en dicha forma de onda de salida de reloj
esclavo y multiplicando la frecuencia de dicha salida de reloj
esclavo como sea necesario para obtener una frecuencia de salida de
reloj esclavo deseada.
9. Un método de generar un reloj esclavo que se
sincroniza con una de varias fuentes de reloj de referencia
disponibles y es adecuado para uso en una red síncrona de
telecomunicaciones, incluyendo:
seleccionar un reloj de referencia (TS) al que se
ha de sincronizar un reloj esclavo (16) de entre una pluralidad de
fuentes de reloj de referencia (12);
dividir la frecuencia de un oscilador local para
establecer un período de medición a corto plazo;
contar los ciclos de dicho reloj de referencia
seleccionado que se producen durante uno de dichos períodos de
medición a corto plazo, determinando dicho recuento de ciclos (D)
la frecuencia relativa de dicho reloj de referencia seleccionado con
respecto a la frecuencia de un oscilador local;
generar un reloj esclavo (16) que tiene una
frecuencia basada en la frecuencia relativa de dicho reloj de
referencia seleccionado, siendo dicha frecuencia de reloj esclavo
aproximadamente igual a la de dicho reloj de referencia
seleccionado;
dividir la frecuencia de dicho oscilador local
para establecer un período de medición a largo plazo;
determinar la diferencia (B-C) en
el número de ciclos de dicho reloj de referencia seleccionado y
dicho reloj esclavo que se produce durante uno de dichos períodos
de medición a largo plazo; y
regular la frecuencia de dicho reloj esclavo
según dicha diferencia para corregir errores de redondeo que
producen inexactitudes en dicha frecuencia de reloj esclavo.
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