KR100300847B1 - 데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치 - Google Patents

데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치 Download PDF

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Abstract

본 발명은 기준 클록으로부터 직접 분주한 클록을 사용하지 못하고 PLL을 사용하여 위상이 다른 클록을 생성하고 그 생성한 클록을 바탕으로 프레임 동기 펄스를 생성하는 데이터 링크 보드에서 일정 정도의 범의 이내에서 유연하게 프레임 동기를 운용토록 하고, 프레임 동기를 감시하여 에러가 발생하는 경우에는 프레임 펄스가 리타이밍 되도록 한 데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치에 관한 것으로서, 이러한 본 발명은, 제1카운터부에서 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지에 대한 판별신호를 출력한다. 아울러 제2카운터부에서 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 수신한 프레임 펄스가 전달되면 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지에 대한 판별신호를 출력한다. 에러 판별부는 제1 및 제2 카운터부의 출력을 검색하여 프레임 동기 펄스의 에러 여부를 판별하고, 에러시 제1 및 제2 로드값 설정 레지스터부에서 로드값을 재 설정하여 리타이밍 프레임 펄스의 간격을 다시 설정함으로써, 프레임 동기 에러시 프레임 펄스를 리타이밍 한다.

Description

데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치{Apparatus for monitoring frame synchronization and retiming frame pulse in data link board}
본 발명은 TDX-10 전전자 교환기에서 데이터 링크 보드에 관한 것으로, 특히 기준 클록으로부터 직접 분주한 클록을 사용하지 못하고 PLL을 사용하여 위상이 다른 클록을 생성하고 그 생성한 클록을 바탕으로 프레임 동기 펄스를 생성하는 데이터 링크 보드에서 일정 정도의 범의 이내에서 유연하게 프레임 동기를 운용토록 하고, 프레임 동기를 감시하여 에러가 발생하는 경우에는 프레임 펄스가 리타이밍 되도록 한 데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치에 관한 것이다.
상기에서 리타이밍은, 기준 클록을 분주한 클록을 사용하지 못하는 경우 PLL을 이용하여 기준 클록을 생성하고, 그 생성한 기준 클록을 기본으로 프레임 펄스 신호를 생성하는 것을 뜻한다.
일반적으로, TDX-10 전전자 교환기에서 망동기부로부터 출력되는 동기 신호를 수신하는 중앙 데이터 링크의 동기 신호는 65.536Mhz 클록과 8Khz 동기용 펄스의 합성 클록으로서, 단순히 상기 합성 클록에서 65.536Mhz 클록과 8Khz 동기용 펄스만을 추출하여 사용하면 된다.
즉, 도1에 도시된 바와 같이, (a)의 프레임 펄스(Frame Pulse : 이하, 'FP'라 약칭함)와 (C)의 리타이밍 프레임 펄스(Retimed FP)의 위상이 항상 일정하므로, 래치를 사용하여 (b)와 같은 기준 클록(Reference Clock)을 적절히 래치 함으로써 송신용 프레임 펄스를 리타이밍 해낼 수 있다.
그러나 데이터 링크 방향으로 155.520Mbps의 전송률을 갖는 데이터 링크에 있어서는 망동기부에서 제공해 줄 수 있는 32.768Mhz의 기본 클록과 8Khz의 동기용 펄스로부터 155.520Mhz에 분주 관계가 있는 19.44Mhz 클록을 단순한 분주에 의해서 생성할 수 없고, 19.44Mhz 클록에 동기된 8Khz 동기 프레임 펄스도 적절히 위상이 동기된 형태로 생성할 수 없다.
따라서 위상고정루프(PLL)를 사용하여 32.768Mhz의 클록을 19.44Mhz 클록으로 생성하고, 이 클록에 리타이밍된 동기용 프레임 펄스를 생성한다.
도2는 종래의 기술에서 위상고정루프를 사용하여 19.44Mhz의 클록을 생성하고, 그 생성한 클록에 리타이밍된 동기용 프레임 펄스를 도시한 것이다.
도2에서, (a)는 송신용 프레임 펄스이고, (b)는 기준 클록(32.768Mhz)이며, (c)는 PLL을 이용하여 생성한 19.44Mhz 클록이며, (d)는 상기 PLL로 생성한 19.44Mhz의 클록을 이용하여 얻어지는 리타이밍 송신 프레임 펄스이다.
도2에 도시된 바와 같이, 기본 클록(b)과 PLL을 통해 얻어지는 클록(c) 및 그 클록에 의한 송신용 프레임 펄스(d)가 기본 클록과는 전혀 어떤 고정적인 위상의 차이를 발견할 수 없다.
그러나 이 경우 도3에 도시된 바와 같이, PLL에서 얻어지는 19.44Mhz의 클록(b)과 그 클록에 의해 리타이밍된 송신 프레임 펄스(a)간의 위상차는 일정하다.
다시 말해, 종래의 데이터 링크 보드에서는, PLL을 이용하여 19.44Mhz의 클록을 생성해내고, 그 생성한 클록에 의해 리타이밍 송신용 프레임 펄스를 생성하게 되는데, 이때 위상을 달리하는 기본 클록인 32.768Mhz와 19.44Mhz의 클록에 맞는 프레임 동기 펄스를 동시에 공급하는 것이 어려웁다는 단점이 있었다.
따라서 본 발명은 상기와 같은 종래의 데이터 링크 보드에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,
본 발명의 목적은, 기준 클록으로부터 직접 분주한 클록을 사용하지 못하고PLL을 사용하여 위상이 다른 클록을 생성하고 그 생성한 클록을 바탕으로 프레임 동기 펄스를 생성하는 데이터 링크 보드에서 일정 정도의 범의 이내에서 유연하게 프레임 동기를 운용토록 한 데이터 링크 보드의 프레임 동기 감시 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 프레임 동기를 감시하여 에러가 발생하는 경우에는 프레임 펄스가 리타이밍 되도록 한 데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명(장치)은,
망동기장치로부터 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고, 그 판별 신호를 출력하는 제1카운터부와;
상기 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 상기 망동기장치로부터 수신한 프레임 펄스가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고 그 판별신호를 출력하는 제2카운터부와;
상기 제1 및 제2 카운터부에서 각각 출력되는 신호를 검색하여 리타이밍 프레임 펄스의 에러 여부를 판별하고, 에러시 프레임 재설정 신호를 발생하는 에러 판별부로 이루어짐을 특징으로 한다.
상기와 같은 다른 목적을 달성하기 위한 본 발명(장치)은,
망동기장치로부터 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고, 그 판별 신호를 출력하는 제1카운터부와;
상기 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 상기 망동기장치로부터 수신한 프레임 펄스가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고 그 판별신호를 출력하는 제2카운터부와;
상기 제1 및 제2 카운터부에서 각각 출력되는 신호를 검색하여 리타이밍 프레임 펄스의 에러 여부를 판별하고, 에러시 프레임 재설정 신호를 발생하는 에러 판별부와;
상기 에러 판별부로부터 프레임 재설정 신호가 발생하면 상기 제1 및 제2 카운터부의 로드값을 재설정해주어 프레임 펄스의 간격을 재 설정하는 제1 및 제2 로드값 설정 레지스터부로 이루어짐을 특징으로 한다.
도1은 종래 TDX-10 전전자 교환기에서 동일 계위 클록의 프레임 펄스 리타이밍 신호를 설명하기 위한 타이밍도,
도2는 종래 위상이 다른 클록에서의 리타이밍의 불일치를 설명하기 위한 타이밍도,
도3은 종래 PLL출력 클록과 그 클록에 의해 리타이밍된 프레임 펄스와의 관계를 보여주는 타이밍도,
도4는 본 발명에 의한 데이터 링크 보드의 프레임 동기 감시 장치 블록도,
도5는 도4의 각부 상세 회로도로서,
(a)는 제1카운터부의 상세 회로도이고,
(b)는 제2카운터부의 상세 회로도이며,
(c)는 에러 판별부의 상세 회로도이다.
도6은 본 발명에서 버퍼 메모리의 입, 출력 데이터 및 어드레스 관계도,
도7은 본 발명에서 버퍼에 대한 입, 출력 어드레스의 동작 상태도,
도8은 본 발명에서 기준 프레임 펄스에 대한 리타이밍된 프레임의 펄스의 정상 및 비정상적인 위치 타이밍도,
도9는 본 발명에 의한 데이터 링크 보드의 프레임 펄스 리타이밍 장치 블록도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 제1 및 제2 카운터부
300 : 에러 판별부
400, 500 : 제1 및 제2 로드값 설정 레지스터부
600 : 버퍼 메모리
이하, 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
<실시예1>
첨부한 도면 도4는 본 발명에 의한 데이터 링크 보드의 프레임 동기 감시장치 블록도이다.
도시된 바와 같이, 망동기장치로부터 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고, 그 판별 신호를 출력하는 제1카운터부(100)와; 상기 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 상기 망동기장치로부터 수신한 프레임 펄스가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고 그 판별신호를 출력하는 제2카운터부(200)와; 상기 제1 및 제2 카운터부(100)(200)에서 각각 출력되는 신호를 검색하여 리타이밍 프레임 펄스의 에러 여부를 판별하고, 에러시 프레임 재설정 신호를 발생하는 에러 판별부(300)로 구성된다.
상기에서, 제1카운터부(100)는, 상기 망동기장치로부터 수신한 프레임 펄스(FP0)가 로딩 되면 카운트를 시작하고 상기 PLL의 출력 클록인 리타이밍 프레임 펄스 신호(L16M)가 입력되면 카운트를 정지하며 그 기간 동안의 카운트값을 출력하는 제1 및 제2 카운터(111)(112)와, 상기 프레임 펄스(FP0)를 클리어신호로 입력받고 상기 제2카운터(112)의 출력신호를 클록으로 입력 데이터를 래치 하는 제1래치(113)와, 상기 망동기장치에서 얻어지는 동기용 펄스 신호(L8K)를 클리어신호로 입력받고 상기 제1래치(114)의 출력신호를 클록으로 입력 데이터를 래치하여 그 결과치를 리타이밍 프레임 펄스가 허용 범주에 속하는지의 여부 신호(FES0)로 출력하는 제2래치(114)로 구성된다.
또한, 상기 제2카운터부(200)는 상기 프레임 동기 펄스(L8K)가 로딩 되면 카운팅을 시작하고 상기 PLL의 리타이밍된 프레임 펄스(L19M)가 입력되면 카운팅을 정지하며 그 기간 동안의 카운트값을 출력하는 제1 및 제2 카운터(211)(212)와, 상기 동기용 펄스 신호(L8K)를 클리어신호로 입력받고 상기 제2카운터(212)의 출력신호를 클록으로 입력 데이터를 래치 하는 제1래치(213)와, 상기 프레임 펄스(FP0)를 클리어신호로 입력받고 상기 제1래치(213)의 출력신호를 클록으로 입력 데이터를 래치하여 그 결과치를 리타이밍된 프레임 펄스가 허용 범주에 속하는지의 여부 신호(FES1)로 출력하는 제2래치(214)로 구성된다.
또한, 상기 에러 판별부(300)는 상기 제1 및 제2 카운터부(100)(200)에서 각각 출력되는 신호(FES0)(FES1)를 논리곱 하는 제1앤드게이트(311)와, 상기 리타이밍된 프레임 펄스(L16M)를 클록으로 상기 제1앤드게이트(311)의 출력신호를 순차 래치 하는 제1 내지 제3 플립플롭(312 ~ 314)과, 상기 제3플립플롭(314)의 출력 신호를 위상반전시키는 인버터(315)와, 상기 인버터(315)의 출력신호와 상기 제2플립플롭(313)의 출력신호를 논리곱 하는 제2앤드게이트(316)와, 상기 제2앤드게이트(316)의 출력신호를 인에이블 신호로 입력받고, 상기 리타이밍된 프레임 펄스(L16M)를 클록으로 입력 데이터를 래치하여 출력하는 제4플립플롭(317)과, 상기 인버터(315)의 출력신호와 상기 제2플립플롭(313)의 출력신호를 노아링하는 노아 게이트(318)와, 상기 노아 게이트(318)의 출력신호를 인에이블신호로 입력받고, 상기 리타이밍 프레임 펄스(L16M)를 클록으로 입력 데이터를 래치하여 출력하는 제5플립플롭(319)으로 구성된다.
이와 같이 구성된 본 발명에 의한 제1실시예의 동작을 첨부한 도면 도7을 참조하여 상세히 설명하면 다음과 같다.
먼저, 본 발명에서는 유연한 버퍼 메모리를 가운데 두고, 버퍼의 판독(read)과 기록(write) 어드레스 초기치를 달리하여 프레임 동기의 폭을 확보하고, 그 확보된 폭 이내에서 프레임 동기가 동작하고 있는지를 감시한다.
즉, 도6에 도시된 바와 같이, PLL를 구비한 회로에서 채용하는 유연한 버퍼(Elastic Buffer)(600)에 대한 데이터와 어드레스의 관계를 보면, 버퍼 메모리(600)에는 입력과 출력에 대해 각각의 데이터 포트와 어드레스 포트를 가지고 있음을 알 수 있다.
따라서 도7에 도시된 바와 같이, 출력 어드레스의 시작 주소와 입력 어드레스의 시작 주소를 달리하면, 기준 프레임 펄스와 리타이밍된 프레임 펄스 사이에 마진이 있게된다.
본 발명은 이러한 주소 어드레스의 마진을 이용하여 프레임 펄스들이 일정 정도의 간격 안에서만 동작하면 문제가 없다는 원리를 이용하며, 그 허용된 마진의 범위에 기준 프레임 펄스와 리타이밍된 프레임 펄스가 들어가는지 감시한다.
다시 말해, 도8에 도시된 바와 같이, 기준 프레임 펄스(a)에 대해 허용 가능한 범위를 정하고, 그 범위 내에 리타이밍된 프레임 펄스가 위치하면 프레임 동기가 정상이라고 판별하고(b), 그 허용 범위를 벗어나면 프레임 동기가 비정상이라고 판별한다(c).
이를 위해서, 도4의 제1카운터부(100)는 기준 프레임 펄스로 망동기장치로부터 수신한 프레임 펄스를 카운트 시작 신호(카운트 start)로 입력받아 카운트를 시작하고, PLL에 의해 생성된 리타이밍된 프레임 펄스 신호를 카운트 정지 신호(카운트 stop)로 입력받는 동작으로 카운트를 하고, 그 결과치를 기준 프레임 펄스인 FP가 리타이밍된 프레임 펄스보다 앞서 있는 경우에 있어서 뒤에 따라오는 리타이밍된 프레임 펄스가 허용 범위에 속하는지를 감시하게 된다. 즉, 도5의 (a)에 도시된 바와 같이, 제1카운터(111)는 상기 망동기장치로부터 수신한 프레임 펄스(FP0)가 로딩 되면 카운트를 시작하고, 상기 PLL의 출력 클록인 리타이밍 프레임 펄스 신호(L16M)가 입력되면 카운트를 정지하는 동작으로 카운팅을 수행하며, 자신의 카운트가 종료되면 캐리어 아웃 신호를 발생하여 제2카운터(112)에 전달해준다. 제2카운터(112)는 제1카운터(111)로부터 캐리어 아웃 신호가 발생되어 전달되면, 상기 제1카운터(111)의 동작과 동일하게 상기 망동기장치로부터 수신한 프레임 펄스(FP0)가 로딩 되면 카운트를 시작하고, 상기 PLL의 출력 클록인 리타이밍 프레임 펄스 신호(L16M)가 입력되면 카운트를 정지하는 동작으로 카운팅을 수행한다. 그리고 리타이밍된 프레임 펄스에 의해 카운팅이 정지되면, 그 기간 동안의 카운트값을 출력한다. 그러면 제1래치(113)는 상기 프레임 펄스(FP0)를 클리어신호로 입력받고, 상기 제2카운터(112)의 출력신호를 클록으로 입력 데이터를 래치 하게 되며, 제2래치(114)는 상기 망동기장치에서 얻어지는 동기용 펄스 신호(L8K)를 클리어신호로 입력받고 상기 제1래치(114)의 출력신호를 클록으로 입력 데이터를 래치하여 그 결과치를 리타이밍 프레임 펄스가 허용 범주에 속하는지의 여부신호(FES0)(110)로 출력한다.
아울러 제2카운터부(200)는, 리타이밍된 프레임 펄스가 로딩 되면 카운팅 동작을 시작하고, 기준 프레임 펄스(FP)가 입력되면 카운팅 동작을 중지하고, 그 기간 동안의 카운트값을 검색하여 리타이밍된 프레임 펄스가 기준 클록보다 앞선 상황에서의 허용 범위 안에 프레임 펄스가 위치하는지를 검사한다. 즉, 제2카운터부(200)는 도5의 (b)에 도시된 바와 같이, 제1카운터(211)에서 상기 프레임 동기 펄스(L8K)가 로딩 되면 카운팅을 시작하고 상기 PLL의 리타이밍된 프레임 펄스(L19M)가 입력되면 카운팅을 정지하는 동작으로 카운팅 동작을 수행하며, 카운팅 동작이 종료되면 캐리어 아웃 신호를 발생한다. 이 캐리어 아웃 신호에 따라 제2카운터(212)는 제1카운터(211)와 동일하게 상기 프레임 동기 펄스(L8K)가 로딩 되면 카운팅을 시작하고 상기 PLL의 리타이밍된 프레임 펄스(L19M)가 입력되면 카운팅을 정지하는 동작으로 카운팅 동작을 수행한다. 만약 카운팅 동작 중에 리타이밍된 프레임 펄스(L19M)가 입력되면 카운팅 동작을 정지하고, 그 기간 동안의 카운트값을 출력한다. 그러면 제1래치(213)는 상기 동기용 펄스 신호(L8K)를 클리어신호로 입력받고 상기 제2카운터(212)의 출력신호를 클록으로 입력 데이터를 래치 하게 되며, 제2래치(214)는 상기 프레임 펄스(FP0)를 클리어신호로 입력받고 상기 제1래치(213)의 출력신호를 클록으로 입력 데이터를 래치하여 그 결과치를 리타이밍된 프레임 펄스가 허용 범주에 속하는지의 여부 신호(FES1)(210)로 출력한다.
한편, 에러 판별부(300)는 상기 제1 및 제2 카운터부(100)(200)에서 각각 출력되는 신호(110)(210)를 비교하여, 두 신호가 모두 하이신호이면 프레임 동기 에러로 판별한다. 이 경우에는 리타이밍 프레임 펄스가 허용 범위를 벗어난 경우이다. 다시 말해서, 리타이밍 프레임 펄스가 기준 프레임 펄스보다 허용된 범위로 앞서고 있지 않고, 허용된 범위로 뒤지고 있다는 것을 뜻한다. 아울러 상기 두 입력신호가 서로 다른 경우와 모두 로우신호인 경우에는 프레임 동기가 정상적이라고 판별한다. 즉, 에러 판별부(300)는 도5의 (c)에 도시된 바와 같이, 제1앤드게이트(311)에서 상기 제1 및 제2 카운터부(100)(200)에서 각각 출력되는 신호(FES0)(FES1)를 논리곱 한다. 그리고 제1플립플롭(312)은 PLL에서 생성된 리타이밍 프레임 펄스(L16M)를 클록으로 상기 앤드게이트(311)의 출력 신호를 래치하며, 제2플립플롭(313)은 상기 리타이밍 프레임 펄스(L16M)를 클록으로 상기 제1플립플롭(312)의 출력신호를 래치하고 그 래치한 신호를 프레임 동기 에러신호(FSERR)로 출력한다. 아울러 제3플립플롭(314)은 상기 리타이밍 프레임 펄스(L16M)를 클록으로 상기 제2플립플롭(314)의 출력신호를 래치 하게 되고, 인버터(315)는 그 래치한 출력신호를 위상반전 시킨다. 제2앤드게이트(316)는 상기 인버터(315)의 출력신호와 상기 제2플립플롭(313)의 출력신호를 논리곱 하게 되고, 그 결과치를 제4플립플롭(317)에 인에이블 신호로 전달해준다. 이에 따라 제4플립플롭(317)은 상기 리타이밍 프레임 펄스(L16M)를 클록으로 입력 데이터를 래치하여 프레임 재설정신호(FSES)를 발생한다. 또한, 노아 게이트(318)는 상기 인버터(315)의 출력신호와 상기 제2플립플롭(313)의 출력신호를 노아링하여 그 결과치를 제5플립플롭(319)에 인에이블 신호로 전달해주게 되며, 이에 따라 제5플립플롭(319)은 상기 리타이밍 프레임 펄스(L16M)를 클록으로 입력 데이터를 래치하여 프레임 재설정 신호(FSER)로 출력한다.
이상에서 설명한 바는 본 발명의 제1실시예인 프레임 동기 감시 장치에 관한 것이며, 본 발명은 도8과 같이 기준 프레임 펄스(a)에 대해 리타이밍된 프레임 펄스가 허용 범위밖에 존재하는 경우(c)에는 이를 보상해줄 수 있으며, 이는 다음과 같은 본 발명의 제2실시예에 의해 가능하다. 도8에서 (b)는 리타이밍된 프레임 펄스가 허용 범위 안에 존재할 경우의 리타이밍 프레임 펄스를 보인 것이다.
<실시예2>
첨부한 도면 도9는 본 발명의 제2실시예인 데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치 블록도이다.
도시된 바와 같이, 망동기장치로부터 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고, 그 판별 신호를 출력하는 제1카운터부(100)와; 상기 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 상기 망동기장치로부터 수신한 프레임 펄스가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고 그 판별신호를 출력하는 제2카운터부(200)와; 상기 제1 및 제2 카운터부(100)(200)에서 각각 출력되는 신호를 검색하여 리타이밍 프레임 펄스의 에러 여부를 판별하고, 에러시 프레임 재설정 신호를 발생하는 에러 판별부(300)의 구성은 도4에 도시된 본 발명의 제1실시예와 동일하다.
여기에 제2실시예는 상기 에러 판별부(300)로부터 프레임 재설정 신호가 발생하면 상기 제1 및 제2 카운터부(100)(200)의 로드값을 재설정해주어 프레임 펄스의 간격을 재 설정하는 제1 및 제2 로드값 설정 레지스터부(400)(500)를 포함하여 구성된다.
즉, 상기 에러 판별부(300)에서 출력되는 에러 판별 값이 프레임 동기 에러 값(FSERR)이면, 제1로드값 설정 레지스터부(400)는 상기 에러 판별부(300)내의 제4플립플롭(317)에서 출력되는 프레임 재설정 신호(FSES)에 따라 제1카운터부(100)의 로드값을 재설정해주어 프레임 펄스의 간격을 재 설정한다. 즉, 제1로드값 설정 레지스터부(400)는 리타이밍된 프레임 펄스가 기준 프레임 펄스에 대해 허용 범위 안에 들어가도록 로드값을 재 설정하여 프레임 펄스의 간격을 재 설정한다.
아울러 제2로드값 설정 레지스터부(500)는 상기 에러 판별부(300)내의 제5플립플롭(318)에서 출력되는 프레임 재설정 신호(FSER)에 따라 제2카운터부(200)의 로드값을 재설정해주어 프레임 펄스의 간격을 재 설정한다. 즉, 제2로드값 설정 레지스터부(500)는 리타이밍된 프레임 펄스가 기준 프레임 펄스에 대해 허용 범위 안에 들어가도록 로드값을 재 설정하여 프레임 펄스의 간격을 재 설정한다.
이상에서 상술한 바와 같이 본 발명은, 프레임 펄스 신호의 마진에 대해 허용 범위를 설정하고, 그 설정한 허용 범위 내에서 리타이밍 프레임 펄스가 존재하면 프레임 동기가 정상적이라고 판별함으로써, 서로 다른 클록을 사용하는 데이터 링크 보드의 프레임 동기를 유연하게 운용할 수 있는 이점이 있다.

Claims (5)

  1. 전전자 교환기내 데이터 링크 보드의 프레임 동기 감시장치에 있어서,
    상기 전전자 교환기내 망동기장치로부터 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고, 그 판별 신호를 출력하는 제1카운터부와;
    상기 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 상기 망동기장치로부터 수신한 프레임 펄스가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고 그 판별신호를 출력하는 제2카운터부와;
    상기 제1 및 제2 카운터부에서 각각 출력되는 신호를 검색하여 리타이밍 프레임 펄스의 에러 여부를 판별하고, 에러시 프레임 재설정 신호를 발생하는 에러 판별부를 포함하여 구성된 것을 특징으로 하는 데이터 링크 보드의 프레임 동기 감시장치.
  2. 제1항에 있어서, 상기 제1카운터부는, 상기 망동기장치로부터 수신한 프레임 펄스(FP0)가 로딩 되면 카운트를 시작하고 상기 PLL의 출력 클록인 리타이밍 프레임 펄스 신호(L16M)가 입력되면 카운트를 정지하며 그 기간 동안의 카운트값을 출력하는 제1 및 제2 카운터와, 상기 프레임 펄스(FP0)를 클리어신호로 입력받고 상기 제2카운터의 출력신호를 클록으로 입력 데이터를 래치 하는 제1래치와, 상기 망동기장치에서 얻어지는 동기용 펄스 신호(L8K)를 클리어신호로 입력받고 상기 제1래치의 출력신호를 클록으로 입력 데이터를 래치하여 그 결과치를 리타이밍 프레임 펄스가 허용 범주에 속하는지의 여부 신호(FES0)로 출력하는 제2래치로 구성된 것을 특징으로 하는 데이터 링크 보드의 프레임 동기 감시장치.
  3. 제1항에 있어서, 상기 제2카운터부는, 상기 프레임 동기 펄스(L8K)가 로딩 되면 카운팅을 시작하고 상기 PLL의 리타이밍된 프레임 펄스(L19M)가 입력되면 카운팅을 정지하며 그 기간 동안의 카운트값을 출력하는 제1 및 제2 카운터와, 상기 동기용 펄스 신호(L8K)를 클리어신호로 입력받고 상기 제2카운터의 출력신호를 클록으로 입력 데이터를 래치 하는 제1래치와, 상기 프레임 펄스(FP0)를 클리어신호로 입력받고 상기 제1래치의 출력신호를 클록으로 입력 데이터를 래치하여 그 결과치를 리타이밍된 프레임 펄스가 허용 범주에 속하는지의 여부 신호(FES1)로 출력하는 제2래치로 구성된 것을 특징으로 하는 데이터 링크 보드의 프레임 동기 감시장치.
  4. 제1항에 있어서, 상기 에러 판별부는 상기 제1 및 제2 카운터부에서 각각 출력되는 신호(FES0)(FES1)를 논리곱 하는 제1앤드게이트와, 상기 리타이밍된 프레임 펄스(L16M)를 클록으로 상기 제1앤드게이트의 출력신호를 순차 래치 하는 제1 내지 제3 플립플롭과, 상기 제3플립플롭의 출력 신호를 위상반전시키는 인버터와, 상기 인버터의 출력신호와 상기 제2플립플롭의 출력신호를 논리곱 하는 제2앤드게이트와, 상기 제2앤드게이트의 출력신호를 인에이블 신호로 입력받고, 상기 리타이밍된 프레임 펄스(L16M)를 클록으로 입력 데이터를 래치하여 출력하는 제4플립플롭과, 상기 인버터의 출력신호와 상기 제2플립플롭의 출력신호를 노아링하는 노아 게이트와, 상기 노아 게이트의 출력신호를 인에이블신호로 입력받고, 상기 리타이밍 프레임 펄스(L16M)를 클록으로 입력 데이터를 래치하여 출력하는 제5플립플롭으로 구성된 것을 특징으로 하는 데이터 링크 보드의 프레임 동기 감시장치.
  5. 전전자 교환기내 데이터 링크 보드의 프레임 동기 감시장치에 있어서,
    상기 전전자 교환기내 망동기장치로부터 수신한 프레임 펄스를 로드 받아 카운트를 시작하고, PLL의 출력 클록인 리타이밍 프레임 펄스 신호가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고, 그 판별 신호를 출력하는 제1카운터부와;
    상기 PLL의 출력 클록인 리타이밍 프레임 펄스를 로드 받아 카운트를 시작하고, 상기 망동기장치로부터 수신한 프레임 펄스가 전달되면 상기 카운트 동작을 종료하고 그 카운트값을 검색하여 리타이밍 클록이 허용 범주에 속하는지를 판별하고 그 판별신호를 출력하는 제2카운터부와;
    상기 제1 및 제2 카운터부에서 각각 출력되는 신호를 검색하여 리타이밍 프레임 펄스의 에러 여부를 판별하고, 에러시 프레임 재설정 신호를 발생하는 에러 판별부와;
    상기 에러 판별부로부터 프레임 재설정 신호가 발생하면 상기 제1 및 제2 카운터부의 로드값을 재 설정해주어 프레임 펄스의 간격을 재 설정하는 제1 및 제2 로드값 설정 레지스터부를 포함하여 구성된 것을 특징으로 하는 데이터 링크 보드의 프레임 동기 감시 및 프레임 펄스 리타이밍 장치.
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