JP3990892B2 - Sonet送受信器上で使用する自動ビットレート検出方式 - Google Patents
Sonet送受信器上で使用する自動ビットレート検出方式 Download PDFInfo
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Description
【発明の属する技術分野】
本発明はSONET/SDH通信ネットワークに一般的に関係し、特にSONET/SDHネットワークで使用する送受信器と方法に関係する。
【0002】
【従来の技術】
高速同期光通信ネットワークはSONET/SDHネットワークと通常呼ばれる。従来、SONET/SDH送受信器は同じデータ・レートで送受信する。従って、光ファイバリンクを通して互いに通信する2台のSONET/SDH送受信器は、変動可能な同じデータ速度で動作するよう設定する必要がある。この可変のデータ・レートは、2台の送受信器が互いに通信可能な速度でマシンまたは技術者を設定可能とする必要がある。
【0003】
標準的には、これらのSONET/SDH送信装置は特定の動作データ・レート周波数で動作するよう設計された入出力(I/O)カードを含む。この最大動作データ・レート周波数は送信器と受信器とを含み特定のデータ・レート周波数用に設計されている半導体送受信器素子により主に設定され制限される。
【0004】
固体素子回路のIEEE誌の1999年12月号で出版されたジェー・シー・シェイット、ジー・ハンケ及びユー・ラングマン著の「ビットレート・トランスペアレントなSDHシステム用の0.155−、0.622−、及び2.488−Gb/s自動ビットレート選択クロック及びデータ復元IC」という題名の論文に概説された従来の解決方法では、自動ビットレート送受信器を提供するシステムが記述されている。この論文は、2つのクロッキング・レート、アナログ要素、すなわち低域フィルタ、閾値電圧発生器、及び電圧比較器の使用を説明し、データ・エッジの相対周波数を基にしている。この送受信器回路は、欠点として、異なった受信データ・ビットレート間を切換えるのに数ミリ秒かかる。
【0005】
【発明が解決しようとする課題】
データを自動的にかつ迅速に検出し受信可能で、自身を最高のかつ正確なデータ・レート周波数で動作するよう設定する改良されたSONET/SDH送受信器が必要とされている。必要な改良は、望ましくは1つのクロッキング周波数のみを使用し、これは全てディジタルで、新たなデータ・ビットレートを検出し調節するのに著しく短い時間のみを必要とするものである。
【0006】
【課題を解決するための手段】
本発明は、1つのクロッキング周波数のみを使用し、全てディジタルであり、受信データ・ビットレートを検出し同期するのに250マイクロ秒以下しか必要としない、SONET/SDH送受信器に使用する自動ビットレート検出方式としての技術的利点を達成する。
【0007】
本発明は、全てのSONET/SDHデータ・ストリームに存在すべきであることが保証されている事象を確認し解析することにより、これらの技術的利点を達成する。A1及びA2フレーミング・バイトは全てのSONET/SDH信号で125マイクロ秒間隔に発生する。フレーミング・バイトのこれらのビットの転移は受信データの最小転移間隔を表している。本発明はこの転移間隔を調査してビット・データレートを測定し、受信データの動作周波数を決定する。一連のフリップフロップを使用してA1及びA2フレーミング・バイトを可能な最大データ・ビットレートでクロックインする。静的な組合せバイト論理回路の組を使用してA1及びA2 SONETフレーミング・バイトに現れる固有のデータビット・パターンを検出する。各組合せ回路は特定の通信レートで発生するパターンを探索する。パターンを検出する度に組合せ回路により発生されたパルスをラッチは捕獲する。所定の十分な時間が経過した後、捕獲ラッチの出力は、どのビットレートを検出したかを指示する。複数レート送受信器チップは次いで応答的に設定されて検出した最高のレートで動作する。
【0008】
【発明の実施の形態】
図1を参照すると、16で全体を示した光ファイバリンクを通して互いに通信する一端の光送受信器12と他端の光送受信器14とを有するSONET光通信リンクが全体を10で図示されている。ある例示の場合では、このデータ・レートには限定されないものを意図してはいるが、送受信器12は、例えば、2.488Gb/s(OC−48)、1.244Gb/s(OC−24)(半最大データ・ビットレート)、または.622Gb/s(OC−12)(1/4最大データ・ビットレート)でありうるデータ・ビットレートで受信する送受信器14とのデータ通信を開始する。OC−192、OC−768等を基にしたもののようなより高速のデータレートを提供して利用することも構想している。しかしながら、受信している送受信器14は入力データのデータ・ビットレートを最初は知らない。本発明によると、単一クロックを使用してこのデータ・ビットレートを迅速かつ正確に確認することは、受信している送受信器14を迅速にこのデータ・ビットレートに設定して、この確認されたビットレートで送受信器12に通信し返すようにして達成される。各送受信器12と14は送信器18と受信器19を含むことが分かる。
【0009】
図2を参照すると、全てのSONET信号は、125マイクロ秒間隔で発生する図2に示したデータ・ストリングの一部または副組として各々22と24に示したA1及びA2フレーミング・バイトを有することが20に図示されている。フレーミング・バイトは以下に表されるビットを有する:
A1=11110110(F6h)
A2=00101000(28h)
これらのビットはスクランブルされずに送信されるため、これらのフレーミング・ビットは、最大データ・ビットレートまたはデータ周波数に対応するデータの最小転移間隔を表す。本発明はこれらのフレーミング及びその他のバイトを検査してデータ・ビットレートを迅速かつ正確に測定し、入力する受信データの動作周波数を決定する。これらのA1及びA2フレーミング・バイトの「101」及び「010」ビット列部分を探索し、検出されたときその存在は最小ビットレートを指示しかつこれに対応する。
【0010】
図3を参照すると、送受信器14の一部を含む自動ビットレート検出回路が30に図示されている。フリップフロップ素子32の組は、A1及びA2フレーミング・バイトの到着ビットを直列的にクロックインするために使用される。この到着フレーミング・ビットは左に示した第1フリップフロップ32の入力34に与えられる。本例では、2.488Gb/sで動作する、クロック36の最大クロック・レート(clk)はフレーミング・ビットを入力34からフリップフロップ32の組へクロックする。実際の入力データ・ビットレートが最大のデータ・レートとクロック速度、すなわち2.488Gb/sである場合、各ビットは1つのフリップフロップ32にクロック入力される。実際の入力データ・ビットレートが最大データ・クロックとクロック速度の1/2、すなわち、1.244Gb/sである場合、各ビットは2つのフリップフロップ32にクロック入力される。同様に、入力データ・ビットレートを最大データ・レートの1/4、すなわち.622Gb/sで受信した場合、フレーミング・データの各ビットは4個のフリップフロップ32にクロック入力される。
【0011】
各フリップフロップ32の出力はデータ線40上を本発明によるレート検出回路50に与えられる。これらのデータ・ビットは論理回路50に並列に与えられ、データ・ビットdo(1)、do(3)、do(4)、do(5)、do(6)、及びdo(7)として表される。最初に、フリップフロップ32はリセット状態にある。
【0012】
ここで図4を参照すると、図3に図示したレート検出回路50がより詳細に図示されている。図4に示したものは、フリップフロップ32間のノードのユニークな組に接続された入力を各々が有し、図3の各フリップフロップ32からクロックされた出力データを受信する複数個の組合せ論理回路である。70に示したものは、第1組のデータ・ビットdo(7)、do(6)、do(5)及びdo(4)を受信する1対の4入力NANDゲート72を有する第1組合せ論理群である。NANDゲートは論理的に接続されてフレーミング・バイトA1とA2の1010または0101パターンを探索する。これらのデータ・ビットのどちらかが現れると、回路50にクロック入力された受信フレーミング・データはクロック36、すなわち2.488Gb/sと同じレートでスイッチングされるべきものとして決定される。従って、かつ応答的に、組合せ回路70はその出力74に論理1パルスを発生し、76に示した第1D型フリップフロップはその反転出力4に論理低状態を有する。
【0013】
同様に、80に示した第2組合せ論理回路は、入力データ・ビットdo(7)、do(5)、及びdo(3)の第2組を監視し、フレーミング・バイトA1とA2の101または010パターンを探索する1対の3入力NANDゲート82を有する。これらのデータ・ビット・パターンのどれかが現れた場合、入力フレーミング・バイト・データ・ビットは、必ずしもそうではないが、多分最大クロック・レートの1/2、すなわち1.244Gb/sでスイッチングしているものと決定される。従って、組合せ論理回路80は、86に示した対応するD型フリップフロップのその反転出力に低値を与える論理、1パルスを出力84に発生する。
【0014】
90に示したものは、入力データ・ビットの第3組do(7)、do(5)、do(3)及びdo(1)を監視し、データ・ビット・パターン1001または0110を探索する1対の4入力NAND論理ゲート92を有する第3組合せ論理回路である。このデータ・ビット列を検出した場合、フレーミング・データA1とA2の入力データ・レートは、最大クロック・レートの1/4、すなわち.622Gb/sでスイッチングしているものと決定される。従って、この組合せ論理回路90は、D型フリップフロップ96のその反転出力に低値を与えさせる論理1パルスを94に発生する。
【0015】
100に示した組合せ回路は図示のように論理回路76、86、及び96の出力を監視し、これにより表1に示す以下のデータが発生される:
【0016】
125マイクロ秒長である少なくとも1つのSONETフレーミング・バイトを受信するのに十分な、データの受信の開始から250マイクロ秒が経過したものと決定した後、これらの結果は出力RSEL0_OUTとRSEL1_OUTで論理回路100により保持される。これらの出力は、これらの2出力の関数としてどのデータ・ビットレートを受信しているかを表1を使用して決定し、この受信データ・ビットレートを表す論理出力信号を送受信器14に与える論理回路52によりサンプルされる。次いで送信器18または送受信器14は自動的に決定されたデータ・ビットレートで送受信器12と通信可能である。
【0017】
データ通信ビット・レートに係わらず、全てのSONET信号に再度共通である、A1及びA2フレーミング・バイト中のビットの所定のデータ・ビット・パターンを知ることは、論理回路50がこのデータをサンプルして可能な最高のデータ・ビットレートで「101」または「010」ビット列を探索し、従ってデータ・ビットレートを確認可能とする。D型フリップフロップ32は、組合せ回路がフリップフロップ32のデータをサンプルしデータ・ビットレートを決定可能とするノードを提供する。例えば、フレーミング・バイトA1に関しては、最大データ・レートの1/2でデータを受信した場合、フレーミング・バイトの各ビットは2個のフリップフロップ32にクロック入力される。これはA2フレーミング・バイトのビットの場合も同様である。
【0018】
同様に、入力フレーミング・データを1/4最大データ・レート、すなわち本例では.622Gb/s、で受信した場合、フレーミング・バイトの各フレーミング・ビットはフリップフロップ32のうちの4個にクロック入力される。従って、例えば、論理1が出力do(7)、do(6)、do(5)及びdo(4)に与えられるように、フレーミング・バイトA1の論理「1」である最初のビットが最初の4個のD型フリップフロップ32を通してクロックされる。しかしながら、論理回路56はこのデータを2.44Gb/sの最大データ・レートでクロック(サンプル)する。両フレーミング・バイトのフレーミング・ビットはフリップフロップ32を通して結局クロックされ、組合せ論理回路はビット列をサンプルし検出し、ここでフレーミング・バイトの「101」または「010」ビット・パターンが全フレーミング・バイトを通して選択される。少なくとも1つのSONETフレーム・バイトを受信しフリップフロップ32をクロック通過させるのに十分な250マイクロ秒の後、各組合せ回路70、80及び90の出力は各々組合せ回路76、86及び96と組合せ回路100に与えられる。
【0019】
ここで図5を参照すると、並列化データのデータ・レートを検出可能な回路の概略図が図示されている。図解の都合上、これは何らかの限定を意味するものではないが、4ビット・バスに並列化されたデータを本実施例の明確化と理解のために説明する。
【0020】
データはこの回路100に4ビット・バスの形式で入来する。課題はこのデータ・ストリームのフレーミング・バイトから「101」または「010」を抽出することである。これらのフリップフロップを駆動するクロックは、もはや検出したいデータ・ストリームの可能な最高周波数である必要はない。その代わり、本例でのクロックCLKは、検出すべき可能な最高データ・レートの1/4で実行する。ここでの制限は、「101」または「010」ビット・パターンがいくつかの位置のどこかに隠されていることである。
【0021】
最高入力レートの場合を考えると、データを直列的に表現した場合、ビットは以下のように入来する:
A3A2A1A0B3B2B1→データ・ストリームの方向
注:このデータ・ストリームはフリップフロップのQ出力ラベルと一致する。
「101」または「010」ビット・パターンは以下のどれかである:
(A3、A2、A1)または(A2、A1、A0)または(A1、A0、B3)または(A0、B3、B2)
【0022】
従って、「101」または「010」ビット・パターンを検出する必要がある組合せ論理102は、図示のようにさらに複雑となる。
【0023】
1/2最大レートのデータ・レートで受信したデータ・ビットレートのような、低いビットレートの場合、検索するビット・パターンは「110011」または「001100」である。連続する0と1があるため観察するビットは減少し、これは図5に示した回路で利用されている。
【0024】
本発明は特定の望ましい実施例に関連して説明したが、本願を読めば当業者には多数の変更と修正が明らかとなる。それゆえ、全ての前記変更と修正を含ませるため従来技術に鑑み添付の請求の範囲を出来る限り広範囲に解釈すべき意図である。
【0025】
以上の説明に関して更に以下の項を開示する。
(1)ビットレート検出回路において、
第1送受信器からのデータ周波数を有するデータのビットを直列的にシフトインするようにされた複数個のシフトレジスタであって、第1の所定レートでクロックされている前記複数個のシフトレジスタと、
前記シフトレジスタに応答的に結合されてデータ周波数を指示する出力信号を与える論理回路と、
を含むビットレート検出回路。
(2)(1)項記載のビットレート検出回路において、前記第1の所定のレートは入力データ周波数が可能である可能な最高データ・レートであるビットレート検出回路。
(3)(1)項記載のビットレート検出回路において、前記論理回路は前記シフトレジスタ間に定義されたノードに結合されているビットレート検出回路。
(4)(3)項記載のビットレート検出回路において、前記論理回路は、各々が出力信号を与える第1論理組と第2論理組とを含み、前記第1論理組は前記シフトレジスタ間の前記ノードの第1組に結合され、前記第2論理組は前記シフトレジスタ間の前記ノードの第2組に結合されているビットレート検出回路。
(5)(4)項記載のビットレート検出回路において、前記第1論理組は前記入力データ周波数が第1の所定周波数であるかどうかを決定し、前記第2論理組は前記入力データ周波数が前記第1の所定周波数より低い第2の所定周波数であるかどうかを決定するビットレート検出回路。
【0026】
(6)(5)項記載のビットレート検出回路において、前記第1の所定周波数は前記第2の所定周波数の整数倍であるビットレート検出回路。
(7)(4)項記載のビットレート検出回路において、前記第1論理組と前記第2論理組とに応答的に結合された出力論理回路であって、データ周波数を指示する前記出力信号を与える前記出力論理回路をさらに含むビットレート検出回路。
(8)(4)項記載のビットレート検出回路において、ノードの前記第1及び第2組とは異なる前記ノードの第3組に結合された第3論理組をさらに含むビットレート検出回路。
(9)(8)項記載のビットレート検出回路において、前記第3論理組は前記入力データ周波数が前記第2の所定周波数より低い第3の所定周波数であるかどうかを決定するビットレート検出回路。
(10)(9)項記載のビットレート検出回路において、前記第1の所定周波数は前記第3の所定周波数の整数倍であるビットレート検出回路。
(11)(10)項記載のビットレート検出回路において、前記第3の所定周波数もまた前記第2の所定周波数の整数倍であるビットレート検出回路。
【0027】
(12)(1)項記載のビットレート検出回路において、前記論理回路出力信号に応答的に結合され、前記入力データ周波数で前記第1送受信器へデータを返信するようにされた通信送受信器モジュールをさらに含むビットレート検出回路。
(13)(1)項記載のビットレート検出回路において、前記論理回路は第1周波数で動作する単一クロックを含むビットレート検出回路。
(14)(1)項記載のビットレート検出回路において、前記論理回路は前記シフトレジスタにクロック入力するフレーミング・データの関数として前記出力信号を与えるビットレート検出回路。
(15)(14)項記載のビットレート検出回路において、前記フレーミング・データはA1及びA2 SONETフレーミング・バイトであるビットレート検出回路。
【0028】
(16)データ送受信器において、
データ受信器回路と、
前記受信器回路に応答的に結合されて、前記データ受信器により受信したデータのデータ・レートを決定する論理回路であって、第1の所定周波数で動作する単一クロックを含みかつ動作する前記論理回路と、
前記論理回路に応答的に結合されて前記出力信号の関数としてのデータ・レートでデータを送信するようにされたデータ送信器と、
を含むデータ送受信器。
(17)(16)項記載のビットレート検出回路において、前記論理回路は、第1送受信器からのデータ周波数を有するデータを直列的にシフトインするようにされた複数個のシフトレジスタであって、第1の所定レートでクロックされている前記シフトレジスタと、
前記シフトレジスタに応答的に結合され、入力データ周波数を指示する出力信号を与える論理回路と、
を含むビットレート検出回路。
(18)(17)項記載のビットレート検出回路において、前記第1の所定レートは入力データ周波数が可能である最高に可能なデータ・レートであるビットレート検出回路。
(19)(17)項記載のビットレート検出回路において、前記論理回路は前記シフトレジスタ間に定義されたノードに結合されているビットレート検出回路。
【0029】
(20)(19)項記載のビットレート検出回路において、各々が出力信号を与える第1論理組と第2論理組とを含み、前記第1論理組は前記シフトレジスタ間に定義された前記ノードの第1組に結合され、前記第2論理組は前記シフトレジスタ間に定義された前記ノードの第2組に結合されているビットレート検出回路。
(21)受信器に入力するデータのビットレートを検出する方法において、
イ) 各シフトレジスタ間にノードを有する複数個のシフトレジスタに第1周波数で前記入力ビット・データをクロック入力する段階と、
ロ) 複数個の前記ノードでデータを解析して前記入力ビット・データのビットレートを決定する段階と、
を含む受信器に入力するデータのビットレートを検出する方法。
(22)(21)項記載の方法において、前記第1周波数は前記入力ビット・データの最大可能なデータ・ビットレートである方法。
(23)(22)項記載の方法において、論理回路は前記ビット・データを解析し、前記論理回路は、前記データ・ビットレートが第1データレートでありうるかどうかを決定する前記ノードの第1組に結合された第1論理組と、前記データ・ビットレートが前記第1データレートより低い第2データレートでありうるかどうかを決定する前記の第2組に結合された第2論理組と、を有する方法。
(24)(23)項記載の方法において、前記第1データレートは前記第1周波数であり、前記第1データ・レートも前記第2データ・レートの整数倍である方法。
(25)(21)項記載の方法において、前記決定された入力データ・ビットレートであるデータレートで送信器からデータを応答的に送信する段階をさらに含む方法。
(26)(21)項記載の方法において、フレーム・データは前記段階ロ)の前記解析されたデータである方法。
(27)(26)項記載の方法において、前記フレーム・データはA1及びA2 SONETフレーミング・バイトである方法。
【0030】
(28)ビットレート検出回路において、
第1送受信器から並列なデータ・レートを有するデータのビットにシフトインするようにされた複数個のシフトレジスタであって、所定のクロックレートでクロックされている前記複数個のシフトレジスタと、
前記シフトレジスタに応答的に結合されてデータレートを指示する出力信号を与える論理回路と、
を含むビットレート検出回路。
(29)(28)項記載のビットレート検出回路において、前記クロック・レートは最大データ・レートより低いビットレート検出回路。
(30)(29)項記載のビットレート検出回路において、前記データ・レートは前記クロック・レートの整数倍であるビットレート検出回路。
【0031】
(31)単一のクロック周波数(clk)のみを使用するSONET/SDH送受信器に使用する自動ビットレート検出方式は、全てディジタルであり、新たなデータ・ビットレートを検出するのに250マイクロ秒以下しか必要としない。本発明は全てのSONETデータ・ストリームに存在することが保証されている事象を解析する。A1及びA2フレーミング・バイトは全てのSONET信号において125マイクロ秒間隔で発生する。フレーミング・バイトのビット転移は受信データの最小転移間隔を表す。本発明はこのビット間隔を検査して受信データの動作周波数を決定する。組合せ論理回路の組(70、80、90)を使用して、「010」と「101」のような、A1及びA2 SONETフレーミング・バイトに現れる固有のデータ・ビット・パターンを検出する。組合せ回路は固有の通信レートで発生するデータ・ビットの固有のパターンを探索する。ラッチ(76、86、96)は、特定のビット・パターンを検出する度に組合せ回路により発生されたパルスを捕獲する。十分な時間が経過した後、捕獲ラッチの出力はどのデータレートが検出されたかを指示し、論理が受信データ・ビットレートを決定する。次いで複数レート・チップを応答的に設定して検出した最高のレートで通信する。データは直列的にまたは並列にシフトイン可能である。
【図面の簡単な説明】
【図1】各端に複数ビットレートSONET送受信器を有するSONET通信リンクの概観ブロック線図。
【図2】125マイクロ秒間隔で発生するA1及びA2フレーミング・バイトのタイミング図。
【図3】到着フレーミング・バイト・データを直列的にクロックインするために使用され、可能な最高速のビットレートでクロックされるフリップフロップの組の概略図。
【図4】入力データのビットレートを確認するためのデータ・パターンを検出する組合せ回路を含む、本発明による図3に図示したレート検出回路の概略図。
【図5A】並列化データを解析するようにされたレート検出回路を含む本発明の第2実施例の概略図。
【図5B】並列化データを解析するようにされたレート検出回路を含む本発明の第2実施例の概略図。
【図5C】並列化データを解析するようにされたレート検出回路を含む本発明の第2実施例の概略図。
【符号の説明】
32 フリップフロップ
50 レート検出回路
70、80、90 組合せ論理回路
76、86、96 ラッチ
100 組合せ論理回路。
Claims (2)
- 値がF6hおよび28hである1対の連続するフレーミング・バイトを有するSONETデータの入力ビットのストリームのビットレートを検出するためのビットレート検出回路において、前記ビットレートが最大レートである第1のレート、該最大レートの1/2である第2のレート、または該最大レートの1/4である第3のレートである場合に、
第1送受信器からのデータレートを有するSONETデータの入力ビットを直列的にシフトインするようにされた複数個のシフトレジスタであって、前記第1のレートでクロックされている前記複数個のシフトレジスタと、
前記シフトレジスタに応答的に結合されてデータレートを指示する出力信号を与える論理回路であって、
前記シフトレジスタにおいて前記フレーミング・バイト内の第1の選択ビットに1010または0101の第1のパターンを検出し、
前記シフトレジスタにおいて前記フレーミング・バイト内の第2の選択ビットに101または010の第2のパターンを検出し、
前記シフトレジスタにおいて前記フレーミング・バイト内の第3の選択ビットに1001または0110の第3のパターンを検出し、
前記第1、第2および第3のパターンのいずれが検出されたかに基づいて、前記第1、第2または第3のレートを指示する出力信号の値を設定する
前記論理回路と
を含むビットレート検出回路。 - 請求項1に記載のビットレート検出回路において、前記論理回路は前記シフトレジスタ間のノードに結合されており、前記論理回路は各々が出力信号を与える第1の論理組、第2の論理組および第3の論理組を含み、前記第1の論理組は前記シフトレジスタ間の第1の組のノードに結合されて前記第1のパターンを検出し、前記第2の論理組は前記シフトレジスタ間の第2の組のノードに結合されて前記第2のパターンを検出し、前記第3の論理組は前記シフトレジスタ間の第3の組のノードに結合されて前記第3のパターンを検出する、前記ビットレート検出回路。
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