JP2002204226A - Ｓｏｎｅｔ送受信器上で使用する自動ビットレート検出方式 - Google Patents
Ｓｏｎｅｔ送受信器上で使用する自動ビットレート検出方式Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S370/00—Multiplex communications
- Y10S370/901—Wide area network
- Y10S370/902—Packet switching
- Y10S370/903—Osi compliant network
- Y10S370/907—Synchronous optical network, SONET
Abstract
(57)【要約】 （修正有）
【課題】 最高データ・レート周波数で動作するよう設
定する改良されたＳＯＮＥＴ／ＳＤＨ送受信器を提供す
る。 【解決手段】 組合せ論理回路の組を使用して、「０１
０」と「１０１」のような、Ａ１及びＡ２ ＳＯＮＥＴ
フレーミング・バイトに現れる固有のデータ・ビット・
パターンを検出する。組合せ回路は固有の通信レートで
発生するデータ・ビットの固有のパターンを探索する。
ラッチは、特定のビット・パターンを検出する度に組合
せ回路により発生されたパルスを捕獲する。十分な時間
が経過した後、捕獲ラッチの出力はどのデータ・レート
が検出されたかを指示し、論理が受信データ・ビットレ
ートを決定する。次いで複数レート・チップを応答的に
設定して検出した最高のレートで通信する。データは直
列的にまたは並列にシフトイン可能である。
定する改良されたＳＯＮＥＴ／ＳＤＨ送受信器を提供す
る。 【解決手段】 組合せ論理回路の組を使用して、「０１
０」と「１０１」のような、Ａ１及びＡ２ ＳＯＮＥＴ
フレーミング・バイトに現れる固有のデータ・ビット・
パターンを検出する。組合せ回路は固有の通信レートで
発生するデータ・ビットの固有のパターンを探索する。
ラッチは、特定のビット・パターンを検出する度に組合
せ回路により発生されたパルスを捕獲する。十分な時間
が経過した後、捕獲ラッチの出力はどのデータ・レート
が検出されたかを指示し、論理が受信データ・ビットレ
ートを決定する。次いで複数レート・チップを応答的に
設定して検出した最高のレートで通信する。データは直
列的にまたは並列にシフトイン可能である。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＮＥＴ／ＳＤＨ
通信ネットワークに一般的に関係し、特にＳＯＮＥＴ／
ＳＤＨネットワークで使用する送受信器と方法に関係す
る。
通信ネットワークに一般的に関係し、特にＳＯＮＥＴ／
ＳＤＨネットワークで使用する送受信器と方法に関係す
る。
【０００２】
【従来の技術】高速同期光通信ネットワークはＳＯＮＥ
Ｔ／ＳＤＨネットワークと通常呼ばれる。従来、ＳＯＮ
ＥＴ／ＳＤＨ送受信器は同じデータ・レートで送受信す
る。従って、光ファイバリンクを通して互いに通信する
２台のＳＯＮＥＴ／ＳＤＨ送受信器は、変動可能な同じ
データ速度で動作するよう設定する必要がある。この可
変のデータ・レートは、２台の送受信器が互いに通信可
能な速度でマシンまたは技術者を設定可能とする必要が
ある。
Ｔ／ＳＤＨネットワークと通常呼ばれる。従来、ＳＯＮ
ＥＴ／ＳＤＨ送受信器は同じデータ・レートで送受信す
る。従って、光ファイバリンクを通して互いに通信する
２台のＳＯＮＥＴ／ＳＤＨ送受信器は、変動可能な同じ
データ速度で動作するよう設定する必要がある。この可
変のデータ・レートは、２台の送受信器が互いに通信可
能な速度でマシンまたは技術者を設定可能とする必要が
ある。
【０００３】標準的には、これらのＳＯＮＥＴ／ＳＤＨ
送信装置は特定の動作データ・レート周波数で動作する
よう設計された入出力（Ｉ／O）カードを含む。この最
大動作データ・レート周波数は送信器と受信器とを含み
特定のデータ・レート周波数用に設計されている半導体
送受信器素子により主に設定され制限される。
送信装置は特定の動作データ・レート周波数で動作する
よう設計された入出力（Ｉ／O）カードを含む。この最
大動作データ・レート周波数は送信器と受信器とを含み
特定のデータ・レート周波数用に設計されている半導体
送受信器素子により主に設定され制限される。
【０００４】固体素子回路のＩＥＥＥ誌の１９９９年１
２月号で出版されたジェー・シー・シェイット、ジー・
ハンケ及びユー・ラングマン著の「ビットレート・トラ
ンスペアレントなＳＤＨシステム用の０．１５５−、
０．６２２−、及び２．４８８−Ｇｂ／ｓ自動ビットレ
ート選択クロック及びデータ復元ＩＣ」という題名の論
文に概説された従来の解決方法では、自動ビットレート
送受信器を提供するシステムが記述されている。この論
文は、２つのクロッキング・レート、アナログ要素、す
なわち低域フィルタ、閾値電圧発生器、及び電圧比較器
の使用を説明し、データ・エッジの相対周波数を基にし
ている。この送受信器回路は、欠点として、異なった受
信データ・ビットレート間を切換えるのに数ミリ秒かか
る。
２月号で出版されたジェー・シー・シェイット、ジー・
ハンケ及びユー・ラングマン著の「ビットレート・トラ
ンスペアレントなＳＤＨシステム用の０．１５５−、
０．６２２−、及び２．４８８−Ｇｂ／ｓ自動ビットレ
ート選択クロック及びデータ復元ＩＣ」という題名の論
文に概説された従来の解決方法では、自動ビットレート
送受信器を提供するシステムが記述されている。この論
文は、２つのクロッキング・レート、アナログ要素、す
なわち低域フィルタ、閾値電圧発生器、及び電圧比較器
の使用を説明し、データ・エッジの相対周波数を基にし
ている。この送受信器回路は、欠点として、異なった受
信データ・ビットレート間を切換えるのに数ミリ秒かか
る。
【０００５】
【発明が解決しようとする課題】データを自動的にかつ
迅速に検出し受信可能で、自身を最高のかつ正確なデー
タ・レート周波数で動作するよう設定する改良されたＳ
ＯＮＥＴ／ＳＤＨ送受信器が必要とされている。必要な
改良は、望ましくは１つのクロッキング周波数のみを使
用し、これは全てディジタルで、新たなデータ・ビット
レートを検出し調節するのに著しく短い時間のみを必要
とするものである。
迅速に検出し受信可能で、自身を最高のかつ正確なデー
タ・レート周波数で動作するよう設定する改良されたＳ
ＯＮＥＴ／ＳＤＨ送受信器が必要とされている。必要な
改良は、望ましくは１つのクロッキング周波数のみを使
用し、これは全てディジタルで、新たなデータ・ビット
レートを検出し調節するのに著しく短い時間のみを必要
とするものである。
【０００６】
【課題を解決するための手段】本発明は、１つのクロッ
キング周波数のみを使用し、全てディジタルであり、受
信データ・ビットレートを検出し同期するのに２５０マ
イクロ秒以下しか必要としない、ＳＯＮＥＴ／ＳＤＨ送
受信器に使用する自動ビットレート検出方式としての技
術的利点を達成する。
キング周波数のみを使用し、全てディジタルであり、受
信データ・ビットレートを検出し同期するのに２５０マ
イクロ秒以下しか必要としない、ＳＯＮＥＴ／ＳＤＨ送
受信器に使用する自動ビットレート検出方式としての技
術的利点を達成する。
【０００７】本発明は、全てのＳＯＮＥＴ／ＳＤＨデー
タ・ストリームに存在すべきであることが保証されてい
る事象を確認し解析することにより、これらの技術的利
点を達成する。Ａ１及びＡ２フレーミング・バイトは全
てのＳＯＮＥＴ／ＳＤＨ信号で１２５マイクロ秒間隔に
発生する。フレーミング・バイトのこれらのビットの転
移は受信データの最小転移間隔を表している。本発明は
この転移間隔を調査してビット・データレートを測定
し、受信データの動作周波数を決定する。一連のフリッ
プフロップを使用してＡ１及びＡ２フレーミング・バイ
トを可能な最大データ・ビットレートでクロックインす
る。静的な組合せバイト論理回路の組を使用してＡ１及
びＡ２ ＳＯＮＥＴフレーミング・バイトに現れる固有
のデータビット・パターンを検出する。各組合せ回路は
特定の通信レートで発生するパターンを探索する。パタ
ーンを検出する度に組合せ回路により発生されたパルス
をラッチは捕獲する。所定の十分な時間が経過した後、
捕獲ラッチの出力は、どのビットレートを検出したかを
指示する。複数レート送受信器チップは次いで応答的に
設定されて検出した最高のレートで動作する。
タ・ストリームに存在すべきであることが保証されてい
る事象を確認し解析することにより、これらの技術的利
点を達成する。Ａ１及びＡ２フレーミング・バイトは全
てのＳＯＮＥＴ／ＳＤＨ信号で１２５マイクロ秒間隔に
発生する。フレーミング・バイトのこれらのビットの転
移は受信データの最小転移間隔を表している。本発明は
この転移間隔を調査してビット・データレートを測定
し、受信データの動作周波数を決定する。一連のフリッ
プフロップを使用してＡ１及びＡ２フレーミング・バイ
トを可能な最大データ・ビットレートでクロックインす
る。静的な組合せバイト論理回路の組を使用してＡ１及
びＡ２ ＳＯＮＥＴフレーミング・バイトに現れる固有
のデータビット・パターンを検出する。各組合せ回路は
特定の通信レートで発生するパターンを探索する。パタ
ーンを検出する度に組合せ回路により発生されたパルス
をラッチは捕獲する。所定の十分な時間が経過した後、
捕獲ラッチの出力は、どのビットレートを検出したかを
指示する。複数レート送受信器チップは次いで応答的に
設定されて検出した最高のレートで動作する。
【０００８】
【発明の実施の形態】図１を参照すると、１６で全体を
示した光ファイバリンクを通して互いに通信する一端の
光送受信器１２と他端の光送受信器１４とを有するＳＯ
ＮＥＴ光通信リンクが全体を１０で図示されている。あ
る例示の場合では、このデータ・レートには限定されな
いものを意図してはいるが、送受信器１２は、例えば、
２．４８８Ｇｂ／ｓ（ＯＣ−４８）、１．２４４Ｇｂ／
ｓ（ＯＣ−２４）（半最大データ・ビットレート）、ま
たは．６２２Ｇｂ／ｓ（ＯＣ−１２）（１／４最大デー
タ・ビットレート）でありうるデータ・ビットレートで
受信する送受信器１４とのデータ通信を開始する。ＯＣ
−１９２、ＯＣ−７６８等を基にしたもののようなより
高速のデータレートを提供して利用することも構想して
いる。しかしながら、受信している送受信器１４は入力
データのデータ・ビットレートを最初は知らない。本発
明によると、単一クロックを使用してこのデータ・ビッ
トレートを迅速かつ正確に確認することは、受信してい
る送受信器１４を迅速にこのデータ・ビットレートに設
定して、この確認されたビットレートで送受信器１２に
通信し返すようにして達成される。各送受信器１２と１
４は送信器１８と受信器１９を含むことが分かる。
示した光ファイバリンクを通して互いに通信する一端の
光送受信器１２と他端の光送受信器１４とを有するＳＯ
ＮＥＴ光通信リンクが全体を１０で図示されている。あ
る例示の場合では、このデータ・レートには限定されな
いものを意図してはいるが、送受信器１２は、例えば、
２．４８８Ｇｂ／ｓ（ＯＣ−４８）、１．２４４Ｇｂ／
ｓ（ＯＣ−２４）（半最大データ・ビットレート）、ま
たは．６２２Ｇｂ／ｓ（ＯＣ−１２）（１／４最大デー
タ・ビットレート）でありうるデータ・ビットレートで
受信する送受信器１４とのデータ通信を開始する。ＯＣ
−１９２、ＯＣ−７６８等を基にしたもののようなより
高速のデータレートを提供して利用することも構想して
いる。しかしながら、受信している送受信器１４は入力
データのデータ・ビットレートを最初は知らない。本発
明によると、単一クロックを使用してこのデータ・ビッ
トレートを迅速かつ正確に確認することは、受信してい
る送受信器１４を迅速にこのデータ・ビットレートに設
定して、この確認されたビットレートで送受信器１２に
通信し返すようにして達成される。各送受信器１２と１
４は送信器１８と受信器１９を含むことが分かる。
【０００９】図２を参照すると、全てのＳＯＮＥＴ信号
は、１２５マイクロ秒間隔で発生する図２に示したデー
タ・ストリングの一部または副組として各々２２と２４
に示したＡ１及びＡ２フレーミング・バイトを有するこ
とが２０に図示されている。フレーミング・バイトは以
下に表されるビットを有する： Ａ１＝１１１１０１１０（Ｆ６ｈ） Ａ２＝００１０１０００（２８ｈ） これらのビットはスクランブルされずに送信されるた
め、これらのフレーミング・ビットは、最大データ・ビ
ットレートまたはデータ周波数に対応するデータの最小
転移間隔を表す。本発明はこれらのフレーミング及びそ
の他のバイトを検査してデータ・ビットレートを迅速か
つ正確に測定し、入力する受信データの動作周波数を決
定する。これらのＡ１及びＡ２フレーミング・バイトの
「１０１」及び「０１０」ビット列部分を探索し、検出
されたときその存在は最小ビットレートを指示しかつこ
れに対応する。
は、１２５マイクロ秒間隔で発生する図２に示したデー
タ・ストリングの一部または副組として各々２２と２４
に示したＡ１及びＡ２フレーミング・バイトを有するこ
とが２０に図示されている。フレーミング・バイトは以
下に表されるビットを有する： Ａ１＝１１１１０１１０（Ｆ６ｈ） Ａ２＝００１０１０００（２８ｈ） これらのビットはスクランブルされずに送信されるた
め、これらのフレーミング・ビットは、最大データ・ビ
ットレートまたはデータ周波数に対応するデータの最小
転移間隔を表す。本発明はこれらのフレーミング及びそ
の他のバイトを検査してデータ・ビットレートを迅速か
つ正確に測定し、入力する受信データの動作周波数を決
定する。これらのＡ１及びＡ２フレーミング・バイトの
「１０１」及び「０１０」ビット列部分を探索し、検出
されたときその存在は最小ビットレートを指示しかつこ
れに対応する。
【００１０】図３を参照すると、送受信器１４の一部を
含む自動ビットレート検出回路が３０に図示されてい
る。フリップフロップ素子３２の組は、Ａ１及びＡ２フ
レーミング・バイトの到着ビットを直列的にクロックイ
ンするために使用される。この到着フレーミング・ビッ
トは左に示した第１フリップフロップ３２の入力３４に
与えられる。本例では、２．４８８Ｇｂ／ｓで動作す
る、クロック３６の最大クロック・レート（ｃｌｋ）は
フレーミング・ビットを入力３４からフリップフロップ
３２の組へクロックする。実際の入力データ・ビットレ
ートが最大のデータ・レートとクロック速度、すなわち
２．４８８Ｇｂ／ｓである場合、各ビットは１つのフリ
ップフロップ３２にクロック入力される。実際の入力デ
ータ・ビットレートが最大データ・クロックとクロック
速度の１／２、すなわち、１．２４４Ｇｂ／ｓである場
合、各ビットは２つのフリップフロップ３２にクロック
入力される。同様に、入力データ・ビットレートを最大
データ・レートの１／４、すなわち．６２２Ｇｂ／ｓで
受信した場合、フレーミング・データの各ビットは４個
のフリップフロップ３２にクロック入力される。
含む自動ビットレート検出回路が３０に図示されてい
る。フリップフロップ素子３２の組は、Ａ１及びＡ２フ
レーミング・バイトの到着ビットを直列的にクロックイ
ンするために使用される。この到着フレーミング・ビッ
トは左に示した第１フリップフロップ３２の入力３４に
与えられる。本例では、２．４８８Ｇｂ／ｓで動作す
る、クロック３６の最大クロック・レート（ｃｌｋ）は
フレーミング・ビットを入力３４からフリップフロップ
３２の組へクロックする。実際の入力データ・ビットレ
ートが最大のデータ・レートとクロック速度、すなわち
２．４８８Ｇｂ／ｓである場合、各ビットは１つのフリ
ップフロップ３２にクロック入力される。実際の入力デ
ータ・ビットレートが最大データ・クロックとクロック
速度の１／２、すなわち、１．２４４Ｇｂ／ｓである場
合、各ビットは２つのフリップフロップ３２にクロック
入力される。同様に、入力データ・ビットレートを最大
データ・レートの１／４、すなわち．６２２Ｇｂ／ｓで
受信した場合、フレーミング・データの各ビットは４個
のフリップフロップ３２にクロック入力される。
【００１１】各フリップフロップ３２の出力はデータ線
４０上を本発明によるレート検出回路５０に与えられ
る。これらのデータ・ビットは論理回路５０に並列に与
えられ、データ・ビットｄｏ（１）、ｄｏ（３）、ｄｏ
（４）、ｄｏ（５）、ｄｏ（６）、及びｄｏ（７）とし
て表される。最初に、フリップフロップ３２はリセット
状態にある。
４０上を本発明によるレート検出回路５０に与えられ
る。これらのデータ・ビットは論理回路５０に並列に与
えられ、データ・ビットｄｏ（１）、ｄｏ（３）、ｄｏ
（４）、ｄｏ（５）、ｄｏ（６）、及びｄｏ（７）とし
て表される。最初に、フリップフロップ３２はリセット
状態にある。
【００１２】ここで図４を参照すると、図３に図示した
レート検出回路５０がより詳細に図示されている。図４
に示したものは、フリップフロップ３２間のノードのユ
ニークな組に接続された入力を各々が有し、図３の各フ
リップフロップ３２からクロックされた出力データを受
信する複数個の組合せ論理回路である。７０に示したも
のは、第１組のデータ・ビットｄｏ（７）、ｄｏ
（６）、ｄｏ（５）及びｄｏ（４）を受信する１対の４
入力ＮＡＮＤゲート７２を有する第１組合せ論理群であ
る。ＮＡＮＤゲートは論理的に接続されてフレーミング
・バイトＡ１とＡ２の１０１０または０１０１パターン
を探索する。これらのデータ・ビットのどちらかが現れ
ると、回路５０にクロック入力された受信フレーミング
・データはクロック３６、すなわち２．４８８Ｇｂ／ｓ
と同じレートでスイッチングされるべきものとして決定
される。従って、かつ応答的に、組合せ回路７０はその
出力７４に論理１パルスを発生し、７６に示した第１Ｄ
型フリップフロップはその反転出力４に論理低状態を有
する。
レート検出回路５０がより詳細に図示されている。図４
に示したものは、フリップフロップ３２間のノードのユ
ニークな組に接続された入力を各々が有し、図３の各フ
リップフロップ３２からクロックされた出力データを受
信する複数個の組合せ論理回路である。７０に示したも
のは、第１組のデータ・ビットｄｏ（７）、ｄｏ
（６）、ｄｏ（５）及びｄｏ（４）を受信する１対の４
入力ＮＡＮＤゲート７２を有する第１組合せ論理群であ
る。ＮＡＮＤゲートは論理的に接続されてフレーミング
・バイトＡ１とＡ２の１０１０または０１０１パターン
を探索する。これらのデータ・ビットのどちらかが現れ
ると、回路５０にクロック入力された受信フレーミング
・データはクロック３６、すなわち２．４８８Ｇｂ／ｓ
と同じレートでスイッチングされるべきものとして決定
される。従って、かつ応答的に、組合せ回路７０はその
出力７４に論理１パルスを発生し、７６に示した第１Ｄ
型フリップフロップはその反転出力４に論理低状態を有
する。
【００１３】同様に、８０に示した第２組合せ論理回路
は、入力データ・ビットｄｏ（７）、ｄｏ（５）、及び
ｄｏ（３）の第２組を監視し、フレーミング・バイトＡ
１とＡ２の１０１または０１０パターンを探索する１対
の３入力ＮＡＮＤゲート８２を有する。これらのデータ
・ビット・パターンのどれかが現れた場合、入力フレー
ミング・バイト・データ・ビットは、必ずしもそうでは
ないが、多分最大クロック・レートの１／２、すなわち
１．２４４Ｇｂ／ｓでスイッチングしているものと決定
される。従って、組合せ論理回路８０は、８６に示した
対応するＤ型フリップフロップのその反転出力に低値を
与える論理、１パルスを出力８４に発生する。
は、入力データ・ビットｄｏ（７）、ｄｏ（５）、及び
ｄｏ（３）の第２組を監視し、フレーミング・バイトＡ
１とＡ２の１０１または０１０パターンを探索する１対
の３入力ＮＡＮＤゲート８２を有する。これらのデータ
・ビット・パターンのどれかが現れた場合、入力フレー
ミング・バイト・データ・ビットは、必ずしもそうでは
ないが、多分最大クロック・レートの１／２、すなわち
１．２４４Ｇｂ／ｓでスイッチングしているものと決定
される。従って、組合せ論理回路８０は、８６に示した
対応するＤ型フリップフロップのその反転出力に低値を
与える論理、１パルスを出力８４に発生する。
【００１４】９０に示したものは、入力データ・ビット
の第３組ｄｏ（７）、ｄｏ（５）、ｄｏ（３）及びｄｏ
（１）を監視し、データ・ビット・パターン１００１ま
たは０１１０を探索する１対の４入力ＮＡＮＤ論理ゲー
ト９２を有する第３組合せ論理回路である。このデータ
・ビット列を検出した場合、フレーミング・データＡ１
とＡ２の入力データ・レートは、最大クロック・レート
の１／４、すなわち．６２２Ｇｂ／ｓでスイッチングし
ているものと決定される。従って、この組合せ論理回路
９０は、Ｄ型フリップフロップ９６のその反転出力に低
値を与えさせる論理１パルスを９４に発生する。
の第３組ｄｏ（７）、ｄｏ（５）、ｄｏ（３）及びｄｏ
（１）を監視し、データ・ビット・パターン１００１ま
たは０１１０を探索する１対の４入力ＮＡＮＤ論理ゲー
ト９２を有する第３組合せ論理回路である。このデータ
・ビット列を検出した場合、フレーミング・データＡ１
とＡ２の入力データ・レートは、最大クロック・レート
の１／４、すなわち．６２２Ｇｂ／ｓでスイッチングし
ているものと決定される。従って、この組合せ論理回路
９０は、Ｄ型フリップフロップ９６のその反転出力に低
値を与えさせる論理１パルスを９４に発生する。
【００１５】１００に示した組合せ回路は図示のように
論理回路７６、８６、及び９６の出力を監視し、これに
より表１に示す以下のデータが発生される：
論理回路７６、８６、及び９６の出力を監視し、これに
より表１に示す以下のデータが発生される：
【００１６】１２５マイクロ秒長である少なくとも１つ
のＳＯＮＥＴフレーミング・バイトを受信するのに十分
な、データの受信の開始から２５０マイクロ秒が経過し
たものと決定した後、これらの結果は出力ＲＳＥＬ０＿
ＯＵＴとＲＳＥＬ１＿ＯＵＴで論理回路１００により保
持される。これらの出力は、これらの２出力の関数とし
てどのデータ・ビットレートを受信しているかを表１を
使用して決定し、この受信データ・ビットレートを表す
論理出力信号を送受信器１４に与える論理回路５２によ
りサンプルされる。次いで送信器１８または送受信器１
４は自動的に決定されたデータ・ビットレートで送受信
器１２と通信可能である。
のＳＯＮＥＴフレーミング・バイトを受信するのに十分
な、データの受信の開始から２５０マイクロ秒が経過し
たものと決定した後、これらの結果は出力ＲＳＥＬ０＿
ＯＵＴとＲＳＥＬ１＿ＯＵＴで論理回路１００により保
持される。これらの出力は、これらの２出力の関数とし
てどのデータ・ビットレートを受信しているかを表１を
使用して決定し、この受信データ・ビットレートを表す
論理出力信号を送受信器１４に与える論理回路５２によ
りサンプルされる。次いで送信器１８または送受信器１
４は自動的に決定されたデータ・ビットレートで送受信
器１２と通信可能である。
【００１７】データ通信ビット・レートに係わらず、全
てのＳＯＮＥＴ信号に再度共通である、Ａ１及びＡ２フ
レーミング・バイト中のビットの所定のデータ・ビット
・パターンを知ることは、論理回路５０がこのデータを
サンプルして可能な最高のデータ・ビットレートで「１
０１」または「０１０」ビット列を探索し、従ってデー
タ・ビットレートを確認可能とする。Ｄ型フリップフロ
ップ３２は、組合せ回路がフリップフロップ３２のデー
タをサンプルしデータ・ビットレートを決定可能とする
ノードを提供する。例えば、フレーミング・バイトＡ１
に関しては、最大データ・レートの１／２でデータを受
信した場合、フレーミング・バイトの各ビットは２個の
フリップフロップ３２にクロック入力される。これはＡ
２フレーミング・バイトのビットの場合も同様である。
てのＳＯＮＥＴ信号に再度共通である、Ａ１及びＡ２フ
レーミング・バイト中のビットの所定のデータ・ビット
・パターンを知ることは、論理回路５０がこのデータを
サンプルして可能な最高のデータ・ビットレートで「１
０１」または「０１０」ビット列を探索し、従ってデー
タ・ビットレートを確認可能とする。Ｄ型フリップフロ
ップ３２は、組合せ回路がフリップフロップ３２のデー
タをサンプルしデータ・ビットレートを決定可能とする
ノードを提供する。例えば、フレーミング・バイトＡ１
に関しては、最大データ・レートの１／２でデータを受
信した場合、フレーミング・バイトの各ビットは２個の
フリップフロップ３２にクロック入力される。これはＡ
２フレーミング・バイトのビットの場合も同様である。
【００１８】同様に、入力フレーミング・データを１／
４最大データ・レート、すなわち本例では．６２２Ｇｂ
／s、で受信した場合、フレーミング・バイトの各フレ
ーミング・ビットはフリップフロップ３２のうちの４個
にクロック入力される。従って、例えば、論理１が出力
ｄｏ（７）、ｄｏ（６）、ｄｏ（５）及びｄｏ（４）に
与えられるように、フレーミング・バイトＡ１の論理
「１」である最初のビットが最初の４個のＤ型フリップ
フロップ３２を通してクロックされる。しかしながら、
論理回路５６はこのデータを２．４４Ｇｂ／ｓの最大デ
ータ・レートでクロック（サンプル）する。両フレーミ
ング・バイトのフレーミング・ビットはフリップフロッ
プ３２を通して結局クロックされ、組合せ論理回路はビ
ット列をサンプルし検出し、ここでフレーミング・バイ
トの「１０１」または「０１０」ビット・パターンが全
フレーミング・バイトを通して選択される。少なくとも
１つのＳＯＮＥＴフレーム・バイトを受信しフリップフ
ロップ３２をクロック通過させるのに十分な２５０マイ
クロ秒の後、各組合せ回路７０、８０及び９０の出力は
各々組合せ回路７６、８６及び９６と組合せ回路１００
に与えられる。
４最大データ・レート、すなわち本例では．６２２Ｇｂ
／s、で受信した場合、フレーミング・バイトの各フレ
ーミング・ビットはフリップフロップ３２のうちの４個
にクロック入力される。従って、例えば、論理１が出力
ｄｏ（７）、ｄｏ（６）、ｄｏ（５）及びｄｏ（４）に
与えられるように、フレーミング・バイトＡ１の論理
「１」である最初のビットが最初の４個のＤ型フリップ
フロップ３２を通してクロックされる。しかしながら、
論理回路５６はこのデータを２．４４Ｇｂ／ｓの最大デ
ータ・レートでクロック（サンプル）する。両フレーミ
ング・バイトのフレーミング・ビットはフリップフロッ
プ３２を通して結局クロックされ、組合せ論理回路はビ
ット列をサンプルし検出し、ここでフレーミング・バイ
トの「１０１」または「０１０」ビット・パターンが全
フレーミング・バイトを通して選択される。少なくとも
１つのＳＯＮＥＴフレーム・バイトを受信しフリップフ
ロップ３２をクロック通過させるのに十分な２５０マイ
クロ秒の後、各組合せ回路７０、８０及び９０の出力は
各々組合せ回路７６、８６及び９６と組合せ回路１００
に与えられる。
【００１９】ここで図５を参照すると、並列化データの
データ・レートを検出可能な回路の概略図が図示されて
いる。図解の都合上、これは何らかの限定を意味するも
のではないが、４ビット・バスに並列化されたデータを
本実施例の明確化と理解のために説明する。
データ・レートを検出可能な回路の概略図が図示されて
いる。図解の都合上、これは何らかの限定を意味するも
のではないが、４ビット・バスに並列化されたデータを
本実施例の明確化と理解のために説明する。
【００２０】データはこの回路１００に４ビット・バス
の形式で入来する。課題はこのデータ・ストリームのフ
レーミング・バイトから「１０１」または「０１０」を
抽出することである。これらのフリップフロップを駆動
するクロックは、もはや検出したいデータ・ストリーム
の可能な最高周波数である必要はない。その代わり、本
例でのクロックＣＬＫは、検出すべき可能な最高データ
・レートの１／４で実行する。ここでの制限は、「１０
１」または「０１０」ビット・パターンがいくつかの位
置のどこかに隠されていることである。
の形式で入来する。課題はこのデータ・ストリームのフ
レーミング・バイトから「１０１」または「０１０」を
抽出することである。これらのフリップフロップを駆動
するクロックは、もはや検出したいデータ・ストリーム
の可能な最高周波数である必要はない。その代わり、本
例でのクロックＣＬＫは、検出すべき可能な最高データ
・レートの１／４で実行する。ここでの制限は、「１０
１」または「０１０」ビット・パターンがいくつかの位
置のどこかに隠されていることである。
【００２１】最高入力レートの場合を考えると、データ
を直列的に表現した場合、ビットは以下のように入来す
る： Ａ３Ａ２Ａ１Ａ０Ｂ３Ｂ２Ｂ１→データ・ストリームの
方向 注：このデータ・ストリームはフリップフロップのＱ出
力ラベルと一致する。 「１０１」または「０１０」ビット・パターンは以下の
どれかである：（Ａ３、Ａ２、Ａ１）または（Ａ２、Ａ
１、Ａ０）または（Ａ１、Ａ０、Ｂ３）または（Ａ０、
Ｂ３、Ｂ２）
を直列的に表現した場合、ビットは以下のように入来す
る： Ａ３Ａ２Ａ１Ａ０Ｂ３Ｂ２Ｂ１→データ・ストリームの
方向 注：このデータ・ストリームはフリップフロップのＱ出
力ラベルと一致する。 「１０１」または「０１０」ビット・パターンは以下の
どれかである：（Ａ３、Ａ２、Ａ１）または（Ａ２、Ａ
１、Ａ０）または（Ａ１、Ａ０、Ｂ３）または（Ａ０、
Ｂ３、Ｂ２）
【００２２】従って、「１０１」または「０１０」ビッ
ト・パターンを検出する必要がある組合せ論理１０２
は、図示のようにさらに複雑となる。
ト・パターンを検出する必要がある組合せ論理１０２
は、図示のようにさらに複雑となる。
【００２３】１／２最大レートのデータ・レートで受信
したデータ・ビットレートのような、低いビットレート
の場合、検索するビット・パターンは「１１００１１」
または「００１１００」である。連続する０と１がある
ため観察するビットは減少し、これは図５に示した回路
で利用されている。
したデータ・ビットレートのような、低いビットレート
の場合、検索するビット・パターンは「１１００１１」
または「００１１００」である。連続する０と１がある
ため観察するビットは減少し、これは図５に示した回路
で利用されている。
【００２４】本発明は特定の望ましい実施例に関連して
説明したが、本願を読めば当業者には多数の変更と修正
が明らかとなる。それゆえ、全ての前記変更と修正を含
ませるため従来技術に鑑み添付の請求の範囲を出来る限
り広範囲に解釈すべき意図である。
説明したが、本願を読めば当業者には多数の変更と修正
が明らかとなる。それゆえ、全ての前記変更と修正を含
ませるため従来技術に鑑み添付の請求の範囲を出来る限
り広範囲に解釈すべき意図である。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１）ビットレート検出回路において、第１送受信器か
らのデータ周波数を有するデータのビットを直列的にシ
フトインするようにされた複数個のシフトレジスタであ
って、第１の所定レートでクロックされている前記複数
個のシフトレジスタと、前記シフトレジスタに応答的に
結合されてデータ周波数を指示する出力信号を与える論
理回路と、を含むビットレート検出回路。 （２）（１）項記載のビットレート検出回路において、
前記第１の所定のレートは入力データ周波数が可能であ
る可能な最高データ・レートであるビットレート検出回
路。 （３）（１）項記載のビットレート検出回路において、
前記論理回路は前記シフトレジスタ間に定義されたノー
ドに結合されているビットレート検出回路。 （４）（３）項記載のビットレート検出回路において、
前記論理回路は、各々が出力信号を与える第１論理組と
第２論理組とを含み、前記第１論理組は前記シフトレジ
スタ間の前記ノードの第１組に結合され、前記第２論理
組は前記シフトレジスタ間の前記ノードの第２組に結合
されているビットレート検出回路。 （５）（４）項記載のビットレート検出回路において、
前記第１論理組は前記入力データ周波数が第１の所定周
波数であるかどうかを決定し、前記第２論理組は前記入
力データ周波数が前記第１の所定周波数より低い第２の
所定周波数であるかどうかを決定するビットレート検出
回路。
る。 （１）ビットレート検出回路において、第１送受信器か
らのデータ周波数を有するデータのビットを直列的にシ
フトインするようにされた複数個のシフトレジスタであ
って、第１の所定レートでクロックされている前記複数
個のシフトレジスタと、前記シフトレジスタに応答的に
結合されてデータ周波数を指示する出力信号を与える論
理回路と、を含むビットレート検出回路。 （２）（１）項記載のビットレート検出回路において、
前記第１の所定のレートは入力データ周波数が可能であ
る可能な最高データ・レートであるビットレート検出回
路。 （３）（１）項記載のビットレート検出回路において、
前記論理回路は前記シフトレジスタ間に定義されたノー
ドに結合されているビットレート検出回路。 （４）（３）項記載のビットレート検出回路において、
前記論理回路は、各々が出力信号を与える第１論理組と
第２論理組とを含み、前記第１論理組は前記シフトレジ
スタ間の前記ノードの第１組に結合され、前記第２論理
組は前記シフトレジスタ間の前記ノードの第２組に結合
されているビットレート検出回路。 （５）（４）項記載のビットレート検出回路において、
前記第１論理組は前記入力データ周波数が第１の所定周
波数であるかどうかを決定し、前記第２論理組は前記入
力データ周波数が前記第１の所定周波数より低い第２の
所定周波数であるかどうかを決定するビットレート検出
回路。
【００２６】（６）（５）項記載のビットレート検出回
路において、前記第１の所定周波数は前記第２の所定周
波数の整数倍であるビットレート検出回路。 （７）（４）項記載のビットレート検出回路において、
前記第１論理組と前記第２論理組とに応答的に結合され
た出力論理回路であって、データ周波数を指示する前記
出力信号を与える前記出力論理回路をさらに含むビット
レート検出回路。 （８）（４）項記載のビットレート検出回路において、
ノードの前記第１及び第２組とは異なる前記ノードの第
３組に結合された第３論理組をさらに含むビットレート
検出回路。 （９）（８）項記載のビットレート検出回路において、
前記第３論理組は前記入力データ周波数が前記第２の所
定周波数より低い第３の所定周波数であるかどうかを決
定するビットレート検出回路。 （１０）（９）項記載のビットレート検出回路におい
て、前記第１の所定周波数は前記第３の所定周波数の整
数倍であるビットレート検出回路。 （１１）（１０）項記載のビットレート検出回路におい
て、前記第３の所定周波数もまた前記第２の所定周波数
の整数倍であるビットレート検出回路。
路において、前記第１の所定周波数は前記第２の所定周
波数の整数倍であるビットレート検出回路。 （７）（４）項記載のビットレート検出回路において、
前記第１論理組と前記第２論理組とに応答的に結合され
た出力論理回路であって、データ周波数を指示する前記
出力信号を与える前記出力論理回路をさらに含むビット
レート検出回路。 （８）（４）項記載のビットレート検出回路において、
ノードの前記第１及び第２組とは異なる前記ノードの第
３組に結合された第３論理組をさらに含むビットレート
検出回路。 （９）（８）項記載のビットレート検出回路において、
前記第３論理組は前記入力データ周波数が前記第２の所
定周波数より低い第３の所定周波数であるかどうかを決
定するビットレート検出回路。 （１０）（９）項記載のビットレート検出回路におい
て、前記第１の所定周波数は前記第３の所定周波数の整
数倍であるビットレート検出回路。 （１１）（１０）項記載のビットレート検出回路におい
て、前記第３の所定周波数もまた前記第２の所定周波数
の整数倍であるビットレート検出回路。
【００２７】（１２）（１）項記載のビットレート検出
回路において、前記論理回路出力信号に応答的に結合さ
れ、前記入力データ周波数で前記第１送受信器へデータ
を返信するようにされた通信送受信器モジュールをさら
に含むビットレート検出回路。 （１３）（１）項記載のビットレート検出回路におい
て、前記論理回路は第１周波数で動作する単一クロック
を含むビットレート検出回路。 （１４）（１）項記載のビットレート検出回路におい
て、前記論理回路は前記シフトレジスタにクロック入力
するフレーミング・データの関数として前記出力信号を
与えるビットレート検出回路。 （１５）（１４）項記載のビットレート検出回路におい
て、前記フレーミング・データはＡ１及びＡ２ ＳＯＮ
ＥＴフレーミング・バイトであるビットレート検出回
路。
回路において、前記論理回路出力信号に応答的に結合さ
れ、前記入力データ周波数で前記第１送受信器へデータ
を返信するようにされた通信送受信器モジュールをさら
に含むビットレート検出回路。 （１３）（１）項記載のビットレート検出回路におい
て、前記論理回路は第１周波数で動作する単一クロック
を含むビットレート検出回路。 （１４）（１）項記載のビットレート検出回路におい
て、前記論理回路は前記シフトレジスタにクロック入力
するフレーミング・データの関数として前記出力信号を
与えるビットレート検出回路。 （１５）（１４）項記載のビットレート検出回路におい
て、前記フレーミング・データはＡ１及びＡ２ ＳＯＮ
ＥＴフレーミング・バイトであるビットレート検出回
路。
【００２８】（１６）データ送受信器において、データ
受信器回路と、前記受信器回路に応答的に結合されて、
前記データ受信器により受信したデータのデータ・レー
トを決定する論理回路であって、第１の所定周波数で動
作する単一クロックを含みかつ動作する前記論理回路
と、前記論理回路に応答的に結合されて前記出力信号の
関数としてのデータ・レートでデータを送信するように
されたデータ送信器と、を含むデータ送受信器。 （１７）（１６）項記載のビットレート検出回路におい
て、前記論理回路は、第１送受信器からのデータ周波数
を有するデータを直列的にシフトインするようにされた
複数個のシフトレジスタであって、第１の所定レートで
クロックされている前記シフトレジスタと、前記シフト
レジスタに応答的に結合され、入力データ周波数を指示
する出力信号を与える論理回路と、を含むビットレート
検出回路。 （１８）（１７）項記載のビットレート検出回路におい
て、前記第１の所定レートは入力データ周波数が可能で
ある最高に可能なデータ・レートであるビットレート検
出回路。 （１９）（１７）項記載のビットレート検出回路におい
て、前記論理回路は前記シフトレジスタ間に定義された
ノードに結合されているビットレート検出回路。
受信器回路と、前記受信器回路に応答的に結合されて、
前記データ受信器により受信したデータのデータ・レー
トを決定する論理回路であって、第１の所定周波数で動
作する単一クロックを含みかつ動作する前記論理回路
と、前記論理回路に応答的に結合されて前記出力信号の
関数としてのデータ・レートでデータを送信するように
されたデータ送信器と、を含むデータ送受信器。 （１７）（１６）項記載のビットレート検出回路におい
て、前記論理回路は、第１送受信器からのデータ周波数
を有するデータを直列的にシフトインするようにされた
複数個のシフトレジスタであって、第１の所定レートで
クロックされている前記シフトレジスタと、前記シフト
レジスタに応答的に結合され、入力データ周波数を指示
する出力信号を与える論理回路と、を含むビットレート
検出回路。 （１８）（１７）項記載のビットレート検出回路におい
て、前記第１の所定レートは入力データ周波数が可能で
ある最高に可能なデータ・レートであるビットレート検
出回路。 （１９）（１７）項記載のビットレート検出回路におい
て、前記論理回路は前記シフトレジスタ間に定義された
ノードに結合されているビットレート検出回路。
【００２９】（２０）（１９）項記載のビットレート検
出回路において、各々が出力信号を与える第１論理組と
第２論理組とを含み、前記第１論理組は前記シフトレジ
スタ間に定義された前記ノードの第１組に結合され、前
記第２論理組は前記シフトレジスタ間に定義された前記
ノードの第２組に結合されているビットレート検出回
路。 （２１）受信器に入力するデータのビットレートを検出
する方法において、イ） 各シフトレジスタ間にノード
を有する複数個のシフトレジスタに第１周波数で前記入
力ビット・データをクロック入力する段階と、ロ） 複
数個の前記ノードでデータを解析して前記入力ビット・
データのビットレートを決定する段階と、を含む受信器
に入力するデータのビットレートを検出する方法。 （２２）（２１）項記載の方法において、前記第１周波
数は前記入力ビット・データの最大可能なデータ・ビッ
トレートである方法。 （２３）（２２）項記載の方法において、論理回路は前
記ビット・データを解析し、前記論理回路は、前記デー
タ・ビットレートが第１データレートでありうるかどう
かを決定する前記ノードの第１組に結合された第１論理
組と、前記データ・ビットレートが前記第１データレー
トより低い第２データレートでありうるかどうかを決定
する前記の第２組に結合された第２論理組と、を有する
方法。 （２４）（２３）項記載の方法において、前記第１デー
タレートは前記第１周波数であり、前記第１データ・レ
ートも前記第２データ・レートの整数倍である方法。 （２５）（２１）項記載の方法において、前記決定され
た入力データ・ビットレートであるデータレートで送信
器からデータを応答的に送信する段階をさらに含む方
法。 （２６）（２１）項記載の方法において、フレーム・デ
ータは前記段階ロ）の前記解析されたデータである方
法。 （２７）（２６）項記載の方法において、前記フレーム
・データはＡ１及びＡ２ ＳＯＮＥＴフレーミング・バ
イトである方法。
出回路において、各々が出力信号を与える第１論理組と
第２論理組とを含み、前記第１論理組は前記シフトレジ
スタ間に定義された前記ノードの第１組に結合され、前
記第２論理組は前記シフトレジスタ間に定義された前記
ノードの第２組に結合されているビットレート検出回
路。 （２１）受信器に入力するデータのビットレートを検出
する方法において、イ） 各シフトレジスタ間にノード
を有する複数個のシフトレジスタに第１周波数で前記入
力ビット・データをクロック入力する段階と、ロ） 複
数個の前記ノードでデータを解析して前記入力ビット・
データのビットレートを決定する段階と、を含む受信器
に入力するデータのビットレートを検出する方法。 （２２）（２１）項記載の方法において、前記第１周波
数は前記入力ビット・データの最大可能なデータ・ビッ
トレートである方法。 （２３）（２２）項記載の方法において、論理回路は前
記ビット・データを解析し、前記論理回路は、前記デー
タ・ビットレートが第１データレートでありうるかどう
かを決定する前記ノードの第１組に結合された第１論理
組と、前記データ・ビットレートが前記第１データレー
トより低い第２データレートでありうるかどうかを決定
する前記の第２組に結合された第２論理組と、を有する
方法。 （２４）（２３）項記載の方法において、前記第１デー
タレートは前記第１周波数であり、前記第１データ・レ
ートも前記第２データ・レートの整数倍である方法。 （２５）（２１）項記載の方法において、前記決定され
た入力データ・ビットレートであるデータレートで送信
器からデータを応答的に送信する段階をさらに含む方
法。 （２６）（２１）項記載の方法において、フレーム・デ
ータは前記段階ロ）の前記解析されたデータである方
法。 （２７）（２６）項記載の方法において、前記フレーム
・データはＡ１及びＡ２ ＳＯＮＥＴフレーミング・バ
イトである方法。
【００３０】（２８）ビットレート検出回路において、
第１送受信器から並列なデータ・レートを有するデータ
のビットにシフトインするようにされた複数個のシフト
レジスタであって、所定のクロックレートでクロックさ
れている前記複数個のシフトレジスタと、前記シフトレ
ジスタに応答的に結合されてデータレートを指示する出
力信号を与える論理回路と、を含むビットレート検出回
路。 （２９）（２８）項記載のビットレート検出回路におい
て、前記クロック・レートは最大データ・レートより低
いビットレート検出回路。 （３０）（２９）項記載のビットレート検出回路におい
て、前記データ・レートは前記クロック・レートの整数
倍であるビットレート検出回路。
第１送受信器から並列なデータ・レートを有するデータ
のビットにシフトインするようにされた複数個のシフト
レジスタであって、所定のクロックレートでクロックさ
れている前記複数個のシフトレジスタと、前記シフトレ
ジスタに応答的に結合されてデータレートを指示する出
力信号を与える論理回路と、を含むビットレート検出回
路。 （２９）（２８）項記載のビットレート検出回路におい
て、前記クロック・レートは最大データ・レートより低
いビットレート検出回路。 （３０）（２９）項記載のビットレート検出回路におい
て、前記データ・レートは前記クロック・レートの整数
倍であるビットレート検出回路。
【００３１】（３１）単一のクロック周波数（ｃｌｋ）
のみを使用するＳＯＮＥＴ／ＳＤＨ送受信器に使用する
自動ビットレート検出方式は、全てディジタルであり、
新たなデータ・ビットレートを検出するのに２５０マイ
クロ秒以下しか必要としない。本発明は全てのＳＯＮＥ
Ｔデータ・ストリームに存在することが保証されている
事象を解析する。Ａ１及びＡ２フレーミング・バイトは
全てのＳＯＮＥＴ信号において１２５マイクロ秒間隔で
発生する。フレーミング・バイトのビット転移は受信デ
ータの最小転移間隔を表す。本発明はこのビット間隔を
検査して受信データの動作周波数を決定する。組合せ論
理回路の組（７０、８０、９０）を使用して、「０１
０」と「１０１」のような、Ａ１及びＡ２ ＳＯＮＥＴ
フレーミング・バイトに現れる固有のデータ・ビット・
パターンを検出する。組合せ回路は固有の通信レートで
発生するデータ・ビットの固有のパターンを探索する。
ラッチ（７６、８６、９６）は、特定のビット・パター
ンを検出する度に組合せ回路により発生されたパルスを
捕獲する。十分な時間が経過した後、捕獲ラッチの出力
はどのデータレートが検出されたかを指示し、論理が受
信データ・ビットレートを決定する。次いで複数レート
・チップを応答的に設定して検出した最高のレートで通
信する。データは直列的にまたは並列にシフトイン可能
である。
のみを使用するＳＯＮＥＴ／ＳＤＨ送受信器に使用する
自動ビットレート検出方式は、全てディジタルであり、
新たなデータ・ビットレートを検出するのに２５０マイ
クロ秒以下しか必要としない。本発明は全てのＳＯＮＥ
Ｔデータ・ストリームに存在することが保証されている
事象を解析する。Ａ１及びＡ２フレーミング・バイトは
全てのＳＯＮＥＴ信号において１２５マイクロ秒間隔で
発生する。フレーミング・バイトのビット転移は受信デ
ータの最小転移間隔を表す。本発明はこのビット間隔を
検査して受信データの動作周波数を決定する。組合せ論
理回路の組（７０、８０、９０）を使用して、「０１
０」と「１０１」のような、Ａ１及びＡ２ ＳＯＮＥＴ
フレーミング・バイトに現れる固有のデータ・ビット・
パターンを検出する。組合せ回路は固有の通信レートで
発生するデータ・ビットの固有のパターンを探索する。
ラッチ（７６、８６、９６）は、特定のビット・パター
ンを検出する度に組合せ回路により発生されたパルスを
捕獲する。十分な時間が経過した後、捕獲ラッチの出力
はどのデータレートが検出されたかを指示し、論理が受
信データ・ビットレートを決定する。次いで複数レート
・チップを応答的に設定して検出した最高のレートで通
信する。データは直列的にまたは並列にシフトイン可能
である。
【図１】各端に複数ビットレートＳＯＮＥＴ送受信器を
有するＳＯＮＥＴ通信リンクの概観ブロック線図。
有するＳＯＮＥＴ通信リンクの概観ブロック線図。
【図２】１２５マイクロ秒間隔で発生するＡ１及びＡ２
フレーミング・バイトのタイミング図。
フレーミング・バイトのタイミング図。
【図３】到着フレーミング・バイト・データを直列的に
クロックインするために使用され、可能な最高速のビッ
トレートでクロックされるフリップフロップの組の概略
図。
クロックインするために使用され、可能な最高速のビッ
トレートでクロックされるフリップフロップの組の概略
図。
【図４】入力データのビットレートを確認するためのデ
ータ・パターンを検出する組合せ回路を含む、本発明に
よる図３に図示したレート検出回路の概略図。
ータ・パターンを検出する組合せ回路を含む、本発明に
よる図３に図示したレート検出回路の概略図。
【図５Ａ】並列化データを解析するようにされたレート
検出回路を含む本発明の第２実施例の概略図。
検出回路を含む本発明の第２実施例の概略図。
【図５Ｂ】並列化データを解析するようにされたレート
検出回路を含む本発明の第２実施例の概略図。
検出回路を含む本発明の第２実施例の概略図。
【図５Ｃ】並列化データを解析するようにされたレート
検出回路を含む本発明の第２実施例の概略図。
検出回路を含む本発明の第２実施例の概略図。
３２ フリップフロップ ５０ レート検出回路 ７０、８０、９０ 組合せ論理回路 ７６、８６、９６ ラッチ １００ 組合せ論理回路。
フロントページの続き Ｆターム(参考） 5K028 AA11 BB08 MM12 MM17 NN05 NN32 5K047 AA02 BB02 BB11 CC01 GG11 GG16 HH12 LL09
Claims (2)
- 【請求項１】 ビットレート検出回路において、 第１送受信器からのデータ周波数を有するデータのビッ
トを直列的にシフトインするようにされた複数個のシフ
トレジスタであって、第１の所定レートでクロックされ
ている前記複数個のシフトレジスタと、 前記シフトレジスタに応答的に結合されてデータ周波数
を指示する出力信号を与える論理回路と、を含むビット
レート検出回路。 - 【請求項２】 受信器に入力するデータのビットレート
を検出する方法において、 イ） 各シフトレジスタ間にノードを有する複数個のシ
フトレジスタに第１周波数で前記入力ビット・データを
クロック入力する段階と、 ロ） 複数個の前記ノードでデータを解析して前記入力
ビット・データのビットレートを決定する段階と、を含
む受信器に入力するデータのビットレートを検出する方
法。
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