JP3409790B2 - エラスティックストア回路及び遅延信号受信方法 - Google Patents
エラスティックストア回路及び遅延信号受信方法Info
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- JP3409790B2 JP3409790B2 JP2001017548A JP2001017548A JP3409790B2 JP 3409790 B2 JP3409790 B2 JP 3409790B2 JP 2001017548 A JP2001017548 A JP 2001017548A JP 2001017548 A JP2001017548 A JP 2001017548A JP 3409790 B2 JP3409790 B2 JP 3409790B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はそれぞれ異なる伝送
路を経由した複数のデータ信号相互の伝搬遅延時間差を
吸収するエラスティックストア回路に関し、特に最も伝
搬遅延時間の大きなデータ信号の到着を検出するエラス
ティックストア回路に関する。
路を経由した複数のデータ信号相互の伝搬遅延時間差を
吸収するエラスティックストア回路に関し、特に最も伝
搬遅延時間の大きなデータ信号の到着を検出するエラス
ティックストア回路に関する。
【０００２】
【従来の技術】例えば、１０Ｇｂｐｓデータの光ファイ
バー伝送路の一区間に、光ファイバーの材質、特性から
物理的に最大２．４Ｇｂｐｓデータしか伝送できない光
ファイバーを使用する伝送路区間がある場合、その伝送
路区間の前段で１０Ｇｂｐｓデータを４本の２．４Ｇｂ
ｐｓデータに分割して送信し、後段（受信側）で２．４
Ｇｂｐｓデータ・４本から１０Ｇｂｐｓデータに復元す
る伝送技術が実現されている。この技術では、４本の
２．４Ｇｂｐｓデータが経由したそれぞれの伝送路の違
いによる伝搬遅延時間差を吸収するエラスティックスト
ア回路が必要となる。
バー伝送路の一区間に、光ファイバーの材質、特性から
物理的に最大２．４Ｇｂｐｓデータしか伝送できない光
ファイバーを使用する伝送路区間がある場合、その伝送
路区間の前段で１０Ｇｂｐｓデータを４本の２．４Ｇｂ
ｐｓデータに分割して送信し、後段（受信側）で２．４
Ｇｂｐｓデータ・４本から１０Ｇｂｐｓデータに復元す
る伝送技術が実現されている。この技術では、４本の
２．４Ｇｂｐｓデータが経由したそれぞれの伝送路の違
いによる伝搬遅延時間差を吸収するエラスティックスト
ア回路が必要となる。
【０００３】既に知られているエラスティックストア回
路を図３に示す。この回路は、非同期状態にある４本の
クロックからエラスティックストアメモリ６の読み出し
位相を任意に選択するクロックセレクタ４と、非同期状
態にある４本の２．４Ｇｂｐｓデータそれぞれのデータ
の先頭を示すフレームパルスをクロックセレクタ４で選
択したクロックでリタイミングするフレームパルスリタ
イミング回路８と、該フレームパルスリタイミング回路
８でリタイミングしたフレームパルスをロードパルスと
し、クロックセレクタ４で選択したクロックで２．４Ｇ
ｂｐｓデータをカウントするフレームカウンタ９と、フ
レームカウンタ９のカウント値を比較し、最も伝搬遅延
時間が大きい２．４Ｇｂｐｓデータを検出する検出回路
１０と、検出回路１０の検出結果をロードパルスとして
動作する読み出しアドレスカウンタ７を備える。
路を図３に示す。この回路は、非同期状態にある４本の
クロックからエラスティックストアメモリ６の読み出し
位相を任意に選択するクロックセレクタ４と、非同期状
態にある４本の２．４Ｇｂｐｓデータそれぞれのデータ
の先頭を示すフレームパルスをクロックセレクタ４で選
択したクロックでリタイミングするフレームパルスリタ
イミング回路８と、該フレームパルスリタイミング回路
８でリタイミングしたフレームパルスをロードパルスと
し、クロックセレクタ４で選択したクロックで２．４Ｇ
ｂｐｓデータをカウントするフレームカウンタ９と、フ
レームカウンタ９のカウント値を比較し、最も伝搬遅延
時間が大きい２．４Ｇｂｐｓデータを検出する検出回路
１０と、検出回路１０の検出結果をロードパルスとして
動作する読み出しアドレスカウンタ７を備える。
【０００４】また上記エラスティックストア回路に対し
て、４本の２．４Ｇｂｐｓデータのそれぞれに対応し
て、該データ信号、フレームパルスおよびクロックが入
力するエラスティックストアメモリ６と、書き込みアド
レスカウンタ５が配置されている。
て、４本の２．４Ｇｂｐｓデータのそれぞれに対応し
て、該データ信号、フレームパルスおよびクロックが入
力するエラスティックストアメモリ６と、書き込みアド
レスカウンタ５が配置されている。
【０００５】上記構成において、受信側に到着した２．
４Ｇｂｐｓデータは、光信号から電気信号に変換され、
クロックとフレームパルスを付加された１組のデータで
ある。このデータの組は４組存在するが、この４組のデ
ータは相互に非同期状態にあるため、これらを同期状態
にすることが必要となる。
４Ｇｂｐｓデータは、光信号から電気信号に変換され、
クロックとフレームパルスを付加された１組のデータで
ある。このデータの組は４組存在するが、この４組のデ
ータは相互に非同期状態にあるため、これらを同期状態
にすることが必要となる。
【０００６】まず、４本のクロックの中からエラスティ
ックストアメモリ６の読み出しクロックとして使用する
クロックを選択する。このクロックはクロックセレクタ
４が任意に選択する。フレームパルスリタイミング回路
８はクロックセレクタ４が任意に選択した読み出しクロ
ックで４本のフレームパルスをリタイミングする。この
読み出しクロックと４本のフレームパルス間のリタイミ
ング動作は完全に非同期である。リタイミング後のフレ
ームパルスは、フレームカウンタ９のロードパルスとし
て使用される。フレームパルスが到着した順にフレーム
カウンタ９は初期化され、カウント動作を開始する。検
出回路１０は、４つのフレームカウンタのカウント値を
比較し、カウント値の最小値を検出することによって最
後に到着した２．４Ｇｂｐｓデータを検出する。この検
出結果がエラスティックストアメモリ６の読み出しアド
レスカウンタ７のロードパルスとされ、最も伝搬遅延時
間の大きい２．４Ｇｂｐｓデータを基準にエラスティッ
クストアメモリ６の読み出し位相が決定され、したがっ
て４本の２．４Ｇｂｐｓデータが有する伝送経路の違い
による伝搬遅延時間差が吸収され、１０Ｇｂｐｓデータ
への復元が可能となる。
ックストアメモリ６の読み出しクロックとして使用する
クロックを選択する。このクロックはクロックセレクタ
４が任意に選択する。フレームパルスリタイミング回路
８はクロックセレクタ４が任意に選択した読み出しクロ
ックで４本のフレームパルスをリタイミングする。この
読み出しクロックと４本のフレームパルス間のリタイミ
ング動作は完全に非同期である。リタイミング後のフレ
ームパルスは、フレームカウンタ９のロードパルスとし
て使用される。フレームパルスが到着した順にフレーム
カウンタ９は初期化され、カウント動作を開始する。検
出回路１０は、４つのフレームカウンタのカウント値を
比較し、カウント値の最小値を検出することによって最
後に到着した２．４Ｇｂｐｓデータを検出する。この検
出結果がエラスティックストアメモリ６の読み出しアド
レスカウンタ７のロードパルスとされ、最も伝搬遅延時
間の大きい２．４Ｇｂｐｓデータを基準にエラスティッ
クストアメモリ６の読み出し位相が決定され、したがっ
て４本の２．４Ｇｂｐｓデータが有する伝送経路の違い
による伝搬遅延時間差が吸収され、１０Ｇｂｐｓデータ
への復元が可能となる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
回路は、１９４４０進のフレームカウンタを４つ備え、
それぞれのフレームカウンタのカウント値を比較する構
成であるため、回路が複雑で大規模になり、消費電力が
増加する。また、２．４Ｇｂｐｓデータ４本の同期動作
を実現するため非同期状態にある４本のフレームパルス
を４本中の１つのクロックでリタイミングしているが、
しかし、通常フレームパルスは１クロック幅の１パルス
であり、フレームパルスをリタイミングする場合のリタ
イミング位相が非同期状態である場合は、リタイミング
フリップフロップ回路の出力がメタステーブル状態とな
り、フレームパルスの１クロック幅の１パルスが正しく
リタイミングされない。
回路は、１９４４０進のフレームカウンタを４つ備え、
それぞれのフレームカウンタのカウント値を比較する構
成であるため、回路が複雑で大規模になり、消費電力が
増加する。また、２．４Ｇｂｐｓデータ４本の同期動作
を実現するため非同期状態にある４本のフレームパルス
を４本中の１つのクロックでリタイミングしているが、
しかし、通常フレームパルスは１クロック幅の１パルス
であり、フレームパルスをリタイミングする場合のリタ
イミング位相が非同期状態である場合は、リタイミング
フリップフロップ回路の出力がメタステーブル状態とな
り、フレームパルスの１クロック幅の１パルスが正しく
リタイミングされない。
【０００８】したがって本発明の目的は、最も伝搬遅延
時間の大きいデータ信号の到着検出部を簡素化して回路
規模およびパワー削減を図り、且つ正確なデータ信号の
検出を可能とするエラスティックストア回路および遅延
信号受信方法を提供することにある。
時間の大きいデータ信号の到着検出部を簡素化して回路
規模およびパワー削減を図り、且つ正確なデータ信号の
検出を可能とするエラスティックストア回路および遅延
信号受信方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のエラスティック
ストア回路は、複数のデータ信号に対応した複数のクロ
ックから読み出しクロックを選択するクロックセレクタ
と、複数のデータ信号の到着を検出するデータ信号到着
検出回路と、最も伝搬遅延時間の大きいデータ信号を検
出する最大遅延データ検出回路と、該最大遅延データ検
出回路の出力と前記クロックセレクタによって選択され
た読み出しクロックに基づきリセット信号を生成するリ
セット回路を備える具体的には、リセット回路の生成す
るリセット信号がエラスティックストアメモリの読み出
しアドレスカウンタに入力され、該読み出しアドレスカ
ウンタの出力する信号がエラスティックストアメモリと
データ信号到着検出回路に入力される。あるいは、リセ
ット回路が生成するリセット信号がエラスティックスト
アメモリの読み出しアドレスカウンタ及びデータ信号到
着検出回路に入力される。データ信号到着検出回路は、
複数のデータ信号毎に配置され各データ信号の先頭を示
すフレームパルスを受信するフリップフロップ回路を備
えることができる。フリップフロップ回路はセットリセ
ット付きフリップフロップ回路であって、該回路のセッ
ト端子にフレームパルスが入力しリセット端子にリセッ
ト回路またはアドレスカウンタの出力信号が入力する構
成とすることができる。最大遅延データ検出回路は上記
各フリップフロップ回路の各出力信号が入力するアンド
回路で構成できる。また、リセット回路は読み出しクロ
ックが入力するシフトレジスタと２入力アンド回路を備
え、該２入力アンド回路がリセットパルスを出力する。
ストア回路は、複数のデータ信号に対応した複数のクロ
ックから読み出しクロックを選択するクロックセレクタ
と、複数のデータ信号の到着を検出するデータ信号到着
検出回路と、最も伝搬遅延時間の大きいデータ信号を検
出する最大遅延データ検出回路と、該最大遅延データ検
出回路の出力と前記クロックセレクタによって選択され
た読み出しクロックに基づきリセット信号を生成するリ
セット回路を備える具体的には、リセット回路の生成す
るリセット信号がエラスティックストアメモリの読み出
しアドレスカウンタに入力され、該読み出しアドレスカ
ウンタの出力する信号がエラスティックストアメモリと
データ信号到着検出回路に入力される。あるいは、リセ
ット回路が生成するリセット信号がエラスティックスト
アメモリの読み出しアドレスカウンタ及びデータ信号到
着検出回路に入力される。データ信号到着検出回路は、
複数のデータ信号毎に配置され各データ信号の先頭を示
すフレームパルスを受信するフリップフロップ回路を備
えることができる。フリップフロップ回路はセットリセ
ット付きフリップフロップ回路であって、該回路のセッ
ト端子にフレームパルスが入力しリセット端子にリセッ
ト回路またはアドレスカウンタの出力信号が入力する構
成とすることができる。最大遅延データ検出回路は上記
各フリップフロップ回路の各出力信号が入力するアンド
回路で構成できる。また、リセット回路は読み出しクロ
ックが入力するシフトレジスタと２入力アンド回路を備
え、該２入力アンド回路がリセットパルスを出力する。
【００１０】また本発明の遅延信号受信方法は、異なっ
た伝送経路からデータ信号を受信してそれぞれ対応する
エラスティックストアメモリに保持し、これらデータ信
号にそれぞれ対応するクロック及びフレームパルスを受
信し、受信したクロックから１つのクロックをエラステ
ィックストアメモリ読み出しクロックとして選択し、フ
レームパルスのうち最も遅い到着をアンド回路で検出
し、該アンド回路の出力に基づきパルス信号を出力さ
せ、該パルス信号に基づいて各エラスティックストアメ
モリからデータ信号を読み出す。
た伝送経路からデータ信号を受信してそれぞれ対応する
エラスティックストアメモリに保持し、これらデータ信
号にそれぞれ対応するクロック及びフレームパルスを受
信し、受信したクロックから１つのクロックをエラステ
ィックストアメモリ読み出しクロックとして選択し、フ
レームパルスのうち最も遅い到着をアンド回路で検出
し、該アンド回路の出力に基づきパルス信号を出力さ
せ、該パルス信号に基づいて各エラスティックストアメ
モリからデータ信号を読み出す。
【００１１】上記構成の発明によって、伝搬遅延時間の
互いに異なる複数のデータ信号を簡素な構成によって正
確に検出することが可能となる。
互いに異なる複数のデータ信号を簡素な構成によって正
確に検出することが可能となる。
【００１２】
【発明の実施の形態】本発明の実施の形態について図
１、図２を参照して説明する。図１は本発明の一実施の
形態としてのエラスティックストア回路のブロック図で
ある。４本の２．４Ｇｂｐｓデータに対応して４個のエ
ラスティックストアメモリ６が設置されている。各エラ
スティックストアメモリ６にそれぞれ対応する２．４Ｇ
ｂｐｓデータ（Ｗデータ＃１〜＃４）と各データの先頭
位置を示すフレームパルス（ＷＦＰ＃１〜＃４）とクロ
ック（ＣＬＫ＃１〜＃４）が入力する。本エラスティッ
クストア回路は、入力するクロック（ＣＬＫ＃１〜＃
４）から１個のクロックを選択するクロックセレクタ４
と、各フレームパルス（ＷＦＰ＃１〜＃４）が入力する
データ到着検出回路１と、該データ到着検出回路１から
各経路からのデータの到着情報を受ける最大遅延データ
検出回路２とを備える。さらに、該最大遅延データ検出
回路２とクロックセレクタ４のそれぞれの出力を受けリ
セット信号を出力するリセット回路３と、該リセット信
号と上記クロックセレクタ４のそれぞれの出力を受けデ
ータ到着検出回路１とエラスティックストアメモリ６に
信号を出力する読み出しアドレスカウンタ７を備える。
１、図２を参照して説明する。図１は本発明の一実施の
形態としてのエラスティックストア回路のブロック図で
ある。４本の２．４Ｇｂｐｓデータに対応して４個のエ
ラスティックストアメモリ６が設置されている。各エラ
スティックストアメモリ６にそれぞれ対応する２．４Ｇ
ｂｐｓデータ（Ｗデータ＃１〜＃４）と各データの先頭
位置を示すフレームパルス（ＷＦＰ＃１〜＃４）とクロ
ック（ＣＬＫ＃１〜＃４）が入力する。本エラスティッ
クストア回路は、入力するクロック（ＣＬＫ＃１〜＃
４）から１個のクロックを選択するクロックセレクタ４
と、各フレームパルス（ＷＦＰ＃１〜＃４）が入力する
データ到着検出回路１と、該データ到着検出回路１から
各経路からのデータの到着情報を受ける最大遅延データ
検出回路２とを備える。さらに、該最大遅延データ検出
回路２とクロックセレクタ４のそれぞれの出力を受けリ
セット信号を出力するリセット回路３と、該リセット信
号と上記クロックセレクタ４のそれぞれの出力を受けデ
ータ到着検出回路１とエラスティックストアメモリ６に
信号を出力する読み出しアドレスカウンタ７を備える。
【００１３】上述のようにクロックセレクタ４の選択し
たクロックは、上記リセット回路３、読み出しアドレス
カウンタ７、および各エラスティックストアメモリ６に
送られる。各エラスティックストアメモリ６の前段には
それぞれフレームパルス（ＷＦＰ＃１〜＃４）とＣＬＫ
（ＣＬＫ＃１〜＃４）が入力する書き込みアドレスカウ
ンタ５が配置され、その出力はエラスティックストアメ
モリ６に入力する。
たクロックは、上記リセット回路３、読み出しアドレス
カウンタ７、および各エラスティックストアメモリ６に
送られる。各エラスティックストアメモリ６の前段には
それぞれフレームパルス（ＷＦＰ＃１〜＃４）とＣＬＫ
（ＣＬＫ＃１〜＃４）が入力する書き込みアドレスカウ
ンタ５が配置され、その出力はエラスティックストアメ
モリ６に入力する。
【００１４】図２は上述のエラスティックストア回路の
主要部の具体的構成例を示す。各２．４Ｇｂｐｓデータ
信号に対応するフレームパルス（ＷＦＰ＃１〜＃４）が
入力するデータ到着検出回路１は４個のセットリセット
付きフリップフロップ回路(１−１、１−２、１−３、
１−４）から構成されている。各フリップフロップ回路
のセット入力端子には上記各フレームパルスが入力し、
リセット入力端子には、読み出しアドレスカウンタ７が
出力するリセット信号が入力する。最大遅延データ検出
回路２は、上記４個のフリッピフロップ回路からの出力
が入力する４入力アンド回路によって構成される。リセ
ット回路３は、４入力アンド回路の出力信号を受けるフ
リップフロップ回路３−１とこれに縦続接続する２個の
フリップフロップ回路３−２、３−３を備え、これら３
個のフリップフロップ回路はシフトレジスタを構成す
る。これらにクロックセレクタ４が選択してクロック信
号が入力する。リセット回路３は、さらに最終段のフリ
ップフロップ回路３−３の入出力信号を受けてリセット
信号を出力する２入力アンド回路３−４を備える。図２
では、リセット信号は読み出しアドレスカウンタ７に入
力され、該読み出しアドレスカウンタ７からの信号がエ
ラスティックストアメモリ６とデータ到着検出回路１の
セットリセット付きフリップフロップ回路に入力され
る。しかし、上記セットリセット付きフリップフロップ
回路リセット端子にはリセット回路３の出力するリセッ
ト信号が入力する構成でもよい。
主要部の具体的構成例を示す。各２．４Ｇｂｐｓデータ
信号に対応するフレームパルス（ＷＦＰ＃１〜＃４）が
入力するデータ到着検出回路１は４個のセットリセット
付きフリップフロップ回路(１−１、１−２、１−３、
１−４）から構成されている。各フリップフロップ回路
のセット入力端子には上記各フレームパルスが入力し、
リセット入力端子には、読み出しアドレスカウンタ７が
出力するリセット信号が入力する。最大遅延データ検出
回路２は、上記４個のフリッピフロップ回路からの出力
が入力する４入力アンド回路によって構成される。リセ
ット回路３は、４入力アンド回路の出力信号を受けるフ
リップフロップ回路３−１とこれに縦続接続する２個の
フリップフロップ回路３−２、３−３を備え、これら３
個のフリップフロップ回路はシフトレジスタを構成す
る。これらにクロックセレクタ４が選択してクロック信
号が入力する。リセット回路３は、さらに最終段のフリ
ップフロップ回路３−３の入出力信号を受けてリセット
信号を出力する２入力アンド回路３−４を備える。図２
では、リセット信号は読み出しアドレスカウンタ７に入
力され、該読み出しアドレスカウンタ７からの信号がエ
ラスティックストアメモリ６とデータ到着検出回路１の
セットリセット付きフリップフロップ回路に入力され
る。しかし、上記セットリセット付きフリップフロップ
回路リセット端子にはリセット回路３の出力するリセッ
ト信号が入力する構成でもよい。
【００１５】次に本エラスティックストア回路の動作に
ついて説明する。例えばデータ＃１とフレームパルスＷ
ＦＰ＃１がエラスティックストアメモリに到着すると、
同時にフレームパルスＷＦＰ＃１がデータ到着検出回路
１のセットリセット付きフリップフロップ回路１−１の
セット端子に入力する。これによって該フリップフロッ
プ回路１−１はＨ信号を出力する。フレームパルスＷＦ
Ｐ＃２からＷＦＰ＃４を受信するセットリセット付きフ
リップフロップ回路１−２、１−３、１−４も受信ごと
にそれぞれＨ信号を出力する。
ついて説明する。例えばデータ＃１とフレームパルスＷ
ＦＰ＃１がエラスティックストアメモリに到着すると、
同時にフレームパルスＷＦＰ＃１がデータ到着検出回路
１のセットリセット付きフリップフロップ回路１−１の
セット端子に入力する。これによって該フリップフロッ
プ回路１−１はＨ信号を出力する。フレームパルスＷＦ
Ｐ＃２からＷＦＰ＃４を受信するセットリセット付きフ
リップフロップ回路１−２、１−３、１−４も受信ごと
にそれぞれＨ信号を出力する。
【００１６】これらＨ信号は、最大遅延データ検出回路
２である４入力アンド回路２−１に入力し、４つのＨ信
号が全て入力した時（すなわち最も伝搬遅延時間の大き
いデータ信号が到着した時）該アンド回路２−１の出力
はＬ信号からＨ信号に変化する。リセット回路３のシフ
トレジスタ（フリップフロップ回路３−１、３−２、、
３−３）は、このＬ信号からＨ信号への信号変化をクロ
ックセレクタが選択したクロックでリタイミングし、２
入力アンド回路３−４が１クロック幅の微分パルスを生
成する。この微分パルスはエラスティックストアメモリ
６の読み出しアドレスカウンタ７のロードパルスとし
て、またデータ到着検出回路１のセットリセット付きフ
リップフロップ回路１−１、１−２、１−３、１−４の
リセットパルスとして利用される。読み出しアドレスカ
ウンタ７ではカウント値０がロードされリセットされ
る。一方、読み出しアドレスカウンタ７の出力がセット
リセット付きフリップフロップ回路１−１、１−２、１
−３、１−４のリセット信号になることもできる。
２である４入力アンド回路２−１に入力し、４つのＨ信
号が全て入力した時（すなわち最も伝搬遅延時間の大き
いデータ信号が到着した時）該アンド回路２−１の出力
はＬ信号からＨ信号に変化する。リセット回路３のシフ
トレジスタ（フリップフロップ回路３−１、３−２、、
３−３）は、このＬ信号からＨ信号への信号変化をクロ
ックセレクタが選択したクロックでリタイミングし、２
入力アンド回路３−４が１クロック幅の微分パルスを生
成する。この微分パルスはエラスティックストアメモリ
６の読み出しアドレスカウンタ７のロードパルスとし
て、またデータ到着検出回路１のセットリセット付きフ
リップフロップ回路１−１、１−２、１−３、１−４の
リセットパルスとして利用される。読み出しアドレスカ
ウンタ７ではカウント値０がロードされリセットされ
る。一方、読み出しアドレスカウンタ７の出力がセット
リセット付きフリップフロップ回路１−１、１−２、１
−３、１−４のリセット信号になることもできる。
【００１７】以上のように、本発明のエラスティックス
トア回路は、伝搬遅延時間が互いに異なる複数のデータ
信号の到着順序を、複数個のセットリセット付きフリッ
プフロップ回路と４入力アンド回路で検出するので、従
来より簡素な回路で確実に、最も伝搬遅延時間の大きい
データ信号の到着を検出できる。
トア回路は、伝搬遅延時間が互いに異なる複数のデータ
信号の到着順序を、複数個のセットリセット付きフリッ
プフロップ回路と４入力アンド回路で検出するので、従
来より簡素な回路で確実に、最も伝搬遅延時間の大きい
データ信号の到着を検出できる。
【００１８】また、非同期状態にある複数のフレームパ
ルスとクロックをリタイミングするのではなく、複数の
データ信号のうち、最も伝搬遅延時間の大きいデータ信
号の到着をＨパルス信号に変換し、これらの一致結果を
リタイミングする回路構成にしたので、非同期状態にあ
る複数のデータ信号間の同期動作を容易に行うことがで
きる。
ルスとクロックをリタイミングするのではなく、複数の
データ信号のうち、最も伝搬遅延時間の大きいデータ信
号の到着をＨパルス信号に変換し、これらの一致結果を
リタイミングする回路構成にしたので、非同期状態にあ
る複数のデータ信号間の同期動作を容易に行うことがで
きる。
【００１９】
【発明の効果】本発明では、最も伝搬遅延時間の大きい
データ信号の到着検出を簡素な回路で正確に実行でき、
４本のデータ信号を同時に読み出すことができる。また
回路の消費電力を大幅に削減できる。
データ信号の到着検出を簡素な回路で正確に実行でき、
４本のデータ信号を同時に読み出すことができる。また
回路の消費電力を大幅に削減できる。
【図１】本発明のエラスティックストア回路の実施形態
を示すブロック図。
を示すブロック図。
【図２】本発明のエラスティックストア回路の実施形態
の具体例を示すブロック図。
の具体例を示すブロック図。
【図３】従来のエラスティックストア回路の例を示すブ
ロック図。
ロック図。
１ データ到着検出回路
２ 最大遅延データ検出回路
３ リセット回路
４ クロックセレクタ
５ 書き込みアドレスカウンタ
６ エラスティックストアメモリ
７ 読み出しアドレスカウンタ
８ フレームパルスリタイミング回路
９ フレームカウンタ
１０ 検出回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/00
H04L 25/02 303
Claims (8)
- 【請求項１】 複数のデータ信号の互いに異なる伝搬遅
延時間の差を吸収するエラスティックストア回路におい
て、前記複数のデータ信号に対応した複数のクロックか
ら読み出しクロックを選択するクロックセレクタと、前
記複数のデータ信号の到着を検出するデータ信号到着検
出回路と、最も伝搬遅延時間の大きいデータ信号を検出
する最大遅延データ検出回路と、該最大遅延データ検出
回路の出力と前記クロックセレクタによって選択された
読み出しクロックに基づきリセット信号を生成するリセ
ット回路を備えることを特徴とするエラスティックスト
ア回路。 - 【請求項２】 前記リセット回路の生成するリセット信
号がエラスティックストアメモリの読み出しアドレスカ
ウンタに入力され、該読み出しアドレスカウンタの出力
する信号がエラスティックストアメモリと前記データ信
号到着検出回路に入力される請求項１記載のエラスティ
ックストア回路。 - 【請求項３】 前記リセット回路が生成するリセット信
号がエラスティックストアメモリの読み出しアドレスカ
ウンタ及び前記データ信号到着検出回路に入力される請
求項１記載のエラスティックストア回路。 - 【請求項４】 前記データ信号到着検出回路は、複数の
データ信号毎に配置され各データ信号の先頭を示すフレ
ームパルスを受信するフリップフロップ回路を備える請
求項１、２、または３記載のエラスティックストア回
路。 - 【請求項５】 前記フリップフロップ回路はセットリセ
ット付きフリップフロップ回路であって、該回路のセッ
ト端子に前記フレームパルスが入力しリセット端子に前
記リセット回路またはアドレスカウンタの出力信号が入
力する請求項４記載のエラスティックストア回路。 - 【請求項６】 前記最大遅延データ検出回路は前記各フ
リップフロップ回路の各出力信号が入力するアンド回路
である請求項４記載のエラスティックストア回路。 - 【請求項７】 前記リセット回路は前記読み出しクロッ
クが入力するシフトレジスタと２入力アンド回路を備
え、該２入力アンド回路がリセットパルスを出力する請
求項１記載のエラスティックストア回路。 - 【請求項８】 異なった伝送経路からデータ信号を受信
してそれぞれ対応するエラスティックストアメモリに保
持し、これらデータ信号にそれぞれ対応するクロック及
びフレームパルスを受信し、前記複数のクロックから１
つのクロックをエラスティックストアメモリ読み出しク
ロックとして選択し、前記フレームパルスのうち最も遅
い到着をアンド回路で検出し、該アンド回路の出力に基
づきパルス信号を出力させ、該パルス信号に基づいて各
エラスティックストアメモリからデータ信号を読み出す
ことを特徴とする遅延信号受信方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017548A JP3409790B2 (ja) | 2001-01-25 | 2001-01-25 | エラスティックストア回路及び遅延信号受信方法 |
| US10/053,602 US7158599B2 (en) | 2001-01-25 | 2002-01-24 | Elastic store circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017548A JP3409790B2 (ja) | 2001-01-25 | 2001-01-25 | エラスティックストア回路及び遅延信号受信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002223206A JP2002223206A (ja) | 2002-08-09 |
| JP3409790B2 true JP3409790B2 (ja) | 2003-05-26 |
Family
ID=18883735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017548A Expired - Lifetime JP3409790B2 (ja) | 2001-01-25 | 2001-01-25 | エラスティックストア回路及び遅延信号受信方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7158599B2 (ja) |
| JP (1) | JP3409790B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8238349B2 (en) * | 2008-06-18 | 2012-08-07 | Altera Canada Co. | Method of accessing stored information in multi-framed data transmissions |
| CN107925439B (zh) * | 2015-08-24 | 2021-06-18 | 日本电气株式会社 | 恒定电流供应设备、恒定电流供应系统、以及恒定电流供应方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692894A (en) * | 1984-12-18 | 1987-09-08 | Advanced Micro Devices, Inc. | Overflow/Underflow detection for elastic buffer |
| JP2947400B2 (ja) * | 1994-05-31 | 1999-09-13 | 日本ビクター株式会社 | フレーム周波数変換装置 |
| WO2001031818A1 (fr) * | 1999-10-28 | 2001-05-03 | Fujitsu Limited | Systeme de transmission |
| US6865241B1 (en) * | 1999-12-15 | 2005-03-08 | Lexmark International, Inc. | Method and apparatus for sampling digital data at a virtually constant rate, and transferring that data into a non-constant sampling rate device |
| TW512640B (en) * | 2000-08-25 | 2002-12-01 | Phone Inc W | Mobile opinion polling system and method |
-
2001
- 2001-01-25 JP JP2001017548A patent/JP3409790B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-24 US US10/053,602 patent/US7158599B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020097754A1 (en) | 2002-07-25 |
| JP2002223206A (ja) | 2002-08-09 |
| US7158599B2 (en) | 2007-01-02 |
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