KR950007500B1

KR950007500B1 - 동기식 컨테이너에 포함된 동기/비동기 1.544Mbps 신호의 역사상기

Info

Publication number: KR950007500B1
Application number: KR1019910019361A
Authority: KR
Inventors: 최선학; 이호재; 김재근
Original assignee: 한국전기통신공사; 이해욱; 재단법인한국전자통신연구소; 경상현
Priority date: 1991-10-31
Filing date: 1991-10-31
Publication date: 1995-07-11
Also published as: KR930009287A

Abstract

내용 없음.

Description

동기식 컨테이너에 포함된 동기/비동기 1.544Mbps 신호의 역사상기

제1도는 본 발명에 의한 동기/비동기 1.544Mbps 신호의 역사상기의 구성도.

제2도는 본 발명에 적용된 VC11 멀티프레임, TU11 멀티프레임, 및 경로오버헤드의 구조도.

제3도는 제1도의 TU11 수신부의 구성도.

제4도는 제1도의 VC11 멀티프레임 추출부의 구성도.

제5도는 제1도의 디스터핑 제어부의 구성도.

제6도는 본 발명에 의한 역사상기의 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : TU11 수신부 2 : VC11 멀티프레임 추출부

3 : VC11 멀티프레임 클럭발생부 4 : 디스터핑 제어부

5 : 디스터핑 클럭발생부 6 : MPU 인터페이스

11,13,22 내지 26 : 래치 12 : 16단 수신 FIFO부

14 : 디멀티플렉서 15 : FIFO 클럭제어기

21 : 병렬/직렬 변환기 27 : BIP-2 비교기

28 : BIP-2발생기 31 : 32단 탄성버퍼

32,33 : 어드레스발생기 34 : VCO

35 : LPF 36 : 위상검파기

37 : 디스터핑 클럭제어기 38 : 위상제어기

본 발명은 TUG21(Tributary Unit Group 21)신호로부터 동기식 컨테이너(이하, 'VC11(Virtual Container 11)'이라 한다)멀티프레임신호(1.664Mbps)를 수신하여 역사상하는 동기/비동기 1.544Mbps 신호의 역사상기에 관한 것이다.

종래의 비동기 방식만으로는 전송용량의 급증, 광대역 서비스망 관리, 및 경제성 등의 제약이 있고 CCITT에서 동기식 디지털 계위를 표준화 함에 따라 통신망의 동기화를 바탕으로 하는 동기식 다중기술의 필요성이 대두되었다.

따라서 본 발명은 CCITT 표준동기식 계위 및 다중구조를 따르는 VC11 멀티프레임으로부터 비동기 1.544Mbps 종속신호를 추출하는 동기/비동기 1.544Mbps 신호의 역사상기를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 TUG21 신호로부터 동기식 VC11 멀티프레임신호를 수신하여 역사상하는 동기/비동기 1.544Mbps 신호의 역사상기에 있어서, 상기 TUG21 신호를 수신하여 역다중화하고 VC11 멀티프레임신호로 변환하는 TU11수신수단, 상기 TU11 수신수단에 연결되어 상기 TU11 수신수단으로부터 출력되는 VC11 멀티프레임신호로부터 경로오버헤드신호, S1 및 S2 스터핑 제어신호, 및 오버헤드신호를 추출하는 VC11 멀티프레임 추출수단, 상기 VC11 멀티프레임 추출수단에 연결되어 상기 VC11 멀티프레임 추출수단으로 클럭을 공급하는 VC11 멀티프레임 클럭발생수단, 상기 VC11 멀티프레임 추출수단에 연결되어 상기 VC11 멀티프레임 추출수단과 MPU와의 정합기능을 수행하는 MPU 인터페이스수단, 상기 VC11 멀티프레임 추출수단에서 연결되어 상기 VC11 멀티프레임 추출수단의 출력신호로부터 비동기 1.544Mbps 종속신호를 추출하는 디스터핑 제어수단, 및 상기 디스터핑 제어수단에 연결되어 상기 디스터핑 제어수단으로 클럭을 공급하는 디스터핑 클럭발생수단을 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명에 의한 동기/비동기 1.544Mbps 신호의 역사상기의 구성도로, 1은 TU11(Tributary Unit 11)수신부, 2는 VC11 멀티프레임 추출부, 3은 VC11 멀티프레임 클럭발생부, 4는 디스터핑 제어부, 5는 디스터핑 클럭발생부, 6은 MPU(Micro Processing Unit) 인터페이스를 각각 나타낸다.

본 발명에 의한 동기/비동기 1.544Mbps 신호의 역사상기는 제1도에 도시한 바와 같이 TU11 수신부(1), VC11 멀티프레임 추출부(2), VC11 멀티프레임 클럭발생부 (3), 디스터핑 제어부(4), 디스터핑 클럭발생부(5), 및 MPU 인터페이스(6)를 구비한다.

상기 TU11 수신부(1)는 864Kbps의 TU21 신호를 수신하여 역다중화를 하고 상기 역다중화된 TU11 멀티프레임신호(G216Kbps)를 VC11 멀티프레임신호 (208Kbps)로 변환한다.

상기 VC11 멀티프레임 추출부(2)는 상기 TU11 수신부(1)로 출력되는 1.664Mbps의 데이터로부터 경로오버헤드신호(POH : Pass Overhead), S1,S2 스터핑 제어신호, 및 오버헤드신호(O)등을 추출한다.

상기 VC11 멀티프레임 클럭발생부(3)는 카운터와 D플립플롭과 논리게이트 등을 구비하여 1.664Mbps의 클럭, V5 클럭 및 208KHz 클럭을 이용하여 상기 VC11 멀티프레임 추출부(2)로 필요한 클럭을 제공한다.

상기 MPU 인터페이스(6)는 상기 VC11 멀티프레임 추출부(2)와 MPU(도면에 도시안함)와의 인터페이스기능을 수행한다.

상기 디스터핑 제어부(4)는 상기 VC11 멀티프레임 추출부(2)에 연결되어 VC11 멀티프레임 추출부(2)에서 출력되는 신호로부터 비동기 1.544Mbps 종속신호를 추출한다.

상기 디스터핑 클럭발생부(5)는 상기 디스터핑 제어부(4)로 필요한 클럭을 제공한다.

상기한 동작을 더욱 상세히 살펴보면, 상기 TU11 수신부(1)에서는 4개의 TU11 멀티프레임신호로 형성된 TUG21 신호를 수신하여 역다중화하여 분리하고 수신포인터클럭(2KHz)과 208KHz 클럭에 의해 VC11 멀티프레임을 형성한 후 상기 VC11 멀티프레임 추출부(2)로 출력한다. 상기 VC11 멀티프레임 추출부(2)에서는 스터핑 제어비트(C1,C2)를 다수 판단하여, 즉 각 3개의 스터핑 제어비트중 2개 이상을 판단하여 추출한 S1,S2 스터핑 제어신호와 스터핑 비트(S1,S2), 및 순수 정보만을 나타내는 오버헤드 갭신호(OHGAP)를 추출한다. 상기 디스터핑 클럭발생부(5)에서는 읽기클럭(1.544MHz)과 쓰기클럭(G1.664MHz)을 발생하여 상기 디스터핑 제어부(4)로 제공한다.

상기 디스터핑 제어부(4)에서는 상기 디스터핑 클럭발생부(5)로부터 출력되는 읽기클럭(1.544MHz)과 쓰기클럭(G1.664MHz)을 이용하여, 상기 VC11 멀티프레임 추출부(2)로부터 입력받은 신호로부터 순수정보신호인 비동기 1.544Mbps 종속신호를 추출한다.

제2도(a)는 본 발명에 적용된 VC11 멀티프레임의 구성도이고, 제2도(b)는 본 발명에 적용된 TU11 멀티프레임의 구성도이고, 제2도(c)는 본 발명에 적용된 경로오버헤드(V5)의 구조도이다.

VC11 멀티프레임은 제2도(a)에 도시한 바와 같이 4프레임의 T1 종속신호와 경로오버헤드(V5), 스터핑 제어비트(C1,C2), 스터핑 비트(S1,S2), 오버헤드 비트 (O), 및 고정스퍼프 비트(R)로 이루어지며 총 104바이트로 구성되고 반복주기는 500㎲이다.

상기 TU11 멀티프레임은 제2도(b)에 도시한 바와 같이 VC포인터 1,2,3,4(V1 내지 V4)와 VC11 멀티프레임(VC11)으로 구성된다.

상기 경로오버헤드(V5)는 제2도(c)에 도시한 바와 같이 1바이트로 구성되는데, 첫번째와 두번째 비트(B1,B2)는 BIP-2 계산결과를 나타내고, 세번째 비트(B3)는 수신 BIP-2 에러상태를 나타내고, 네번째 비트(B4)는 경로의 추적을 위한 비트이고, 다섯번째와 여섯번째와 일곱번째 비트(B5 내지 B7)는 신호유무 및 사상형태를 나타내고, 여덟번째 비트(B8)는 신호장애 또는 AIS(Alarm Indication Signal) 검출상태를 나타낸다.

제3도는 제1도의 TU11 수신부(1)의 구성도로, 11은 래치, 12는 16단 수신 FIFO부, 13은 래치, 14는 디멀티플렉서, 15는 FIFO 클럭제어기를 각각 나타낸다.

도면에 도시한 바와 같이 TU11 수신부(11)는 제3도에 도시한 바와 같이 래치(11), 16단 수신 FIFO부(12), 래치(13), 디멀티플렉서(14), 및 FIFO 클럭제어기(15)를 구비한다.

상기 디멀티플렉서(14)는 입력되는 864Kbps의 TUG21 신호를 역다중화하여 4개의 TU11 멀티프레임신호(G216Kbps)를 형성하고, 상기 래치(13)는 상기 디멀티플렉서(14)로부터 입력되는 TU11 멀티프레임신호(G216Kbps)를 입력되는 클럭 (G216KHz)을 이용하여 리타이밍하여 상기 16단 수신 FIFO부(12)로 출력한다.

상기 FIFO 클럭제어기(15)는 카운터, D플립플롭, 및 논리게이트를 구비하여, 수신포인터클럭(2KHz)에 동기된 TUG21 클럭(864KHz)를 4분주한 216KHz 클럭에서 포인터부분을 갭(GAP)시켜 만든 클럭(G216KHz)을 상기 16단 수신 FIFO부(12)에 제공하는 쓰기클럭으로서 발생시키고, VC11 멀티프레임 클럭(1.664MHz)의 16분주인 208KHz를 읽기클럭으로 상기 16단 수신 FIFO부(12)에 제공한다. 또한 쓰기클럭(G216KHz)과 읽기클럭(208KHz)의차로 인해 발생하는 에러를 방지하기 위해 일정한 간격을 유지하도록 한다.

상기 16단 수신 FIFO부(12)는 상기 FIFO 클럭제어기(15)로부터 출력되는 쓰기클럭(G216KHz)과 읽기클럭(208KHz)을 이용하여 상기 래치(13)를 통해 입력되는 TU11신호(G216Kbps)를 VC11 멀티프레임신호(208Kbps)로 변환시킨다.

상기 래치(11)는 상기 16단 수신 FIFO부(12)로부터 입력되는 VC11 멀티프레임신호(208Kbps)를 입력되는 클럭(208KHz)을 이용하여 리타이밍하여 출력하는 기능을 한다.

제4도는 제1도의 VC11 멀티프레임 추출부(2)의 구성도로, 21은 병렬/직렬 변환기, 22 내지 26은 래치, 27은 BIP-2 비교기, 28은 BIP-2 발생기를 각각 나타낸다.

상기 VC11 멀티프레임 추출부(2)는 제4도에 도시한 바와 같이 직렬/병렬 변환기(21), 5개의 래치(22 내지 26), BIP-2 발생기, 및 BIP-2 비교기(27)를 구비한다.

상기 병렬/직렬 변환기(21)는 상기 TU11 수신부(1)로부터 입력되는 바이트 단위의 VC11 멀티프레임신호(208Kbps)를 직렬 신호로 변환하고, 상기 래치(23)는 1.644MHz 클럭을 이용하여 상기 병렬/직렬 변환기(21)로부터 입력도는 직렬 신호를 리타이밍한다.

상기 래치(22,24,25,26)는 상기 TU11 수신부(1)로부터 전송된 데이터 (208Kbps)로부터 오버헤드신호(O), S1,S2 스터핑 제어신호, 경로오버헤드신호 (POH)추출한다.

상기 S1,S2 스터핑 제어신호는 각각 3개의 스터핑 제어비트(C1,C2)위치에서 데이터를 다수 판단하여 정보인지 더미(dummy)인지 판단하고 스터핑 비트(S1,S2)의 스터핑 여부를 결정하도록 상기 디스터핑 제어부(4)를 제어한다. 이때 3개의 스터핑 제어비트(C1,C2)위치에서 ˝0˝이 다수인 경우 정보로 간주하고 ˝1˝이 다수인 경우 더미로 간주한다.

상기 BIP-2 발생기(28)는 상기 TU11 수신부(1)로부터 입력되는 VC11 멀티프레임신호(208Kbps)로부터 패러티(Parity)비트를 검색하여 BIP-2(Bit Idterl eaved Parity 2)를 발생하고, 상기 BIP-2 비교기(27)는 상기 BIP-2 발생기(28)로부터 출력되는 패러티 검사결과와 상기 래치(22)로부터 추출한 경로오버헤드신호(POH)를 비교하여 상기 MPU 인터페이스(6)로 출력한다. 즉, 상기 비교된 값이 로우이면 에러가 없고 '하이'이면 에러가 있는 것인데, 하이일 경우 송신측 경로오버헤드신호 (POM)의 여덟번째 비트(B8)를 ˝1˝로 세트하여 전송하도록 상기 MPU 인터페이스 (6)를 제어한다.

제5도는 제1도의 디스터핑 제어부(4)의 구성도로, 31은 32단 탄성버퍼, 32,33은 어드레스발생기, 34는 VCO(Voltage Controlled Oscillator), 35는 LPF(Low Pass Filer), 36은 위상검파기, 37은 디스터핑 클럭제어기, 38은 위상제어기를 각각 나타낸다.

상기 디스터핑 제어부(4)는 제5도에 도시한 바와 같이 32단 탄성버퍼(31), 2개의 어드레스발생기(32,33), 전압제어발진기(VCO ; 34), 위상제어기(38), 저역필터 (LPF ; 35), 위상검파기(36), 및 디스터핑 클럭제어기(37)를 구비한다.

상기 디스터핑 클럭제어기(37)는 상기 VC11 멀티프레임 추출부(2)에서 추출된 S1,S2 스터핑 제어신호, 상기 VC11 멀티프레임 클럭발생부(3)에서 형성된 데이터 인에이블신호 및 시스템 클럭(1.664MHz)을 논리곱하여 상기 32단 탄성버퍼 쓰기클럭 (G.1644MHz)을 발생시키며, S1,S2의 값이 실제 수신정보인가에 따라 V5 클럭을 기준으로 하여 일정한 간격으로 갭핑된 클럭(G1.546MHz)을 발생시켜 위상검파기(36)로 공급한다.

상기 어드레스발생기(33)는 32진 카운터로 구성되어 디스터핑 클럭제어기 (37)에서 제공되는 32단 탄성버퍼 쓰기클럭(G.1644MHz)을 32분주하여 상기 32단 탄성버퍼(31)에 제공하며, 다른 어드레스발생기(32)는 후술할 전압제어발진기(VCO ; 34)에서 제공하는 탄성버퍼 읽기클럭(1.544MHz)을 32분주하여 탄성버퍼(31)에 제공한다.

상기 32단 탄성버퍼(31)는 상기 어드레스발생기(32,33)로부터 입력되는 읽기클럭(1.544MHz)과 쓰기클럭(G1.644MHz)을 이용하여 상기 VC11 멀티프레임 추출부(2)로부터 전송된 데이터(1.644Mbps)에서 스퍼핑비트(S1,S2)의 제어를 통해 비동기 1.544Mbps 종속신호를 추출한다.

위상제어기(38)는 상기 어드레스발생기(32,33)에 연결되어 상기 쓰기클럭 (G1.644MHz)과 읽기클럭(1.544MHz)의 속도차에 의해 발생하는 오버플로우 (Overflow) 및 언더플로우(Underflow)를 방지하기 위해 상기 어드레스발생기(33)로부터 32분주된 클럭을 이용하여 상기 쓰기클럭(G1.644MHz)과 읽기클럭간에 일정한 간격이 유지되도록 한다.

상기 위상검파기(36)는 상기 디스터핑 클럭제어기(37)에 연결되어 상기 어드레스발생기(32)의 출력을 이용하여 상기 디스터핑 클럭제어기(37)로부터 출력되는 클럭(G1.546MHz)의 위상을 검파하고, LPF(35)는 상기 위상검파기(36)의 출력을 저대역 통과 필터링하고, 상기 VCO(34)는 상기 LPF(35)의 출력을 이용하여 탄성버퍼 읽기클럭(1.544MHz)을 발생시켜 상기 어드레스발생기(32)에 공급한다.

제6도는 본 발명에 의한 역사상기의 신호파형도이다.

상기 오버헤드 갭신호(OHGAP)는 순수정보신호만을 나타내고, C11 내지 C13, C21 내지 C23은 스터핑비트(S1,S2)의 스터핑 여부를 결정하기 위해 상기 스터핑 제어신호(C1,C2)의 판단검색위치를 나타내고, 클럭(G1.546MHz)은 스터핑 제어신호 (C1)를 다수판단하여 추출된 S1 스터핑 제어신호중 더미비트가 삽입된 프레임에서 한 비트를 갭시킨 상태를 나타낸다.

상기와 같이 구성되어 동작하는 본 발명은 북미식과 유럽식 계위를 모두 수용할 수 있는 155.520Mbps 동기식 다중장치에서 TUG21 신호로부터 북미식 비동기 1.544Mbps 종속신호를 수신하는데 적용시킬 수 있으며 전송의 고속화 및 지능화 지향에 효과가 있다.

Claims

TUG21(Tributary Unit Group 21)신호로부터 동기식 VC11(Virtual Container 11)멀티프레임신호(1.664Mbps)를 수신하여 역사상하는 동기/비동기 1.544Mbps 신호의 역사상기에 있어서 ; 상기 TUG21 신호를 수신하여 역다중화하고 VC11 멀티프레임신호로 변환하는 TU11(Tributary Unit 11)수신수단(1), 상기 TU11 수신수단(11)에 연결되어 상기 TU11 수신수단(1)으로부터 출력되는 VC11 멀티프레임신호로부터 경로오버헤드신호(POH), S1 및 S2 스터핑 제어신호, 및 오버헤드신호(O)를 추출하는 VC11 멀티프레임 추출수단(2), 상기 VC11 멀티프레임 추출수단(2)에 연결되어 상기 VC11 멀티프레임 추출수단(2)으로 클럭을 공급하는 VC11 멀티프레임 클럭발생수단(3), 상기 VC11 멀티프레임 추출수단(2)에 연결되어 상기 VC11 멀티프레임 추출수단(2)과 MPU(Micro Processing Unit)와의 정합기능을 수행하는 MPU 인터페이스수단(6), 상기 VC11 멀티프레임 추출수단(2)에 연결되어 상기 VC11 멀티프레임 추출수단(2)의 출력신호로부터 비동기 1.544Mbps 종속신호를 추출하는 디스터핑 제어수단(4), 및 상기 디스터핑 제어수단(4)에 연결되어 상기 디스터핑 제어수단(4)으로 클럭을 공급하는 디스터핑 클럭발생수단(5)을 구비하는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
제1항에 있어서, 상기 TU11 수신수단(1)은 상기 TUG21 신호를 역다중화하여 4개의 TU11 멀티프레임신호를 형성하는 디멀티플렉서수단(14), 상기 디멀티플렉서수단(14)에 연결되어 상기 디멀티플렉서수단(14)으로부터 출력되는 TU11 멀티프레임신호를 리타이밍하는 제1래치수단(13), 상기 TUG21 클럭의 4분주 클럭(216KHz)에서 포인터부부을 갭시켜 만든 클럭(G216KHz)과 VC11 멀티프레임 클럭(1.664MHz)의 6분주 클럭(208KHz)을 이용하여 쓰기클럭(G216KHz)과 읽기클럭(208KHz)을 발생시키고 제어하는 FIFO 클럭제어수단(15), 상기 FIFO 클럭제어수단(15)과 제1래치수단(13)에 연결되어 상기 FIFO 클럭제어수단(15)으로부터 출력되는 쓰기클럭 (G216KHz)과 읽기클럭(208KHz)을 이용하여 상기 제1래치수단(13)을 통해 입력되는 TU11 멀티프레임신호를 VC11 멀티프레임신호로 변환하는 16단 수신 FIFO수단 (12), 및 상기 16단 수신 FIFO수단(12)에 연결되어 상기 16단 수신 FIFO수단(12)으로부터 출력되는 VC11 멀티프레임신호를 리타이밍하는 제2래치수단(11)을 구비하는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
제1항에 있어서, 상기 VC11 멀티프레임 추출수단(2)은 상기 VC11 멀티프레임신호를 직렬 신호로 변환하는 병렬/직렬 변환수단(21), 상기 병렬/직렬 변환수단(21)에 연결되어 상기 병렬/직렬 변환수단(21)의 출력신호를 리타이밍하는 제1래치수단(23), 상기 VC11 멀티프레임신호를 입력으로 하여 오버헤드신호(O)를 추출하는 제2래치수단(24), 상기 VC11 멀티프레임신호를 입력으로 하여 스터핑 비트(S1) 스터핑 제어신호를 추출하는 제3래치수단(25), 상기 VC11 멀티프레임신호를 입력으로 하여 스터핑 비트(S2) 스터핑제어신호를 추출하는 제4래치수단(26), 상기 VC11 멀티프레임신호를 입력으로 하여 경로오버헤드신호(POH)를 추출하는 제5래치수단(22), 상기 VC11 멀티프레임신호를 입력으로 하여 패러티(Parity)비트를 검색하는 BIP-2(Bit Interleaved Parity-2)발생수단(28), 및 상기 BIIP-2 발생수단(28)과 제5래치수단 (22)에 연결되어 상기 BIP-2 발생수단(28)과 제5래치수단(22)의 출력을 비교하는 BIP-2 비교수단(27)을 구비하는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
제1항에 있어서, 상기 디스터핑 제어수단(4)은 디스터핑을 위해 필요한 쓰기클럭(G1.644MHz)과 읽기클럭(1.544MHz)을 생성하기 위한 클럭(G1.546MHz)을 발생시키는 디스터핑 클럭제어수단(37), 상기 디스터핑 클럭제어수단(37)에 연결되어 상기 쓰기클럭(G1.664MHz)을 32분주하는 제1어드레스 발생수단(33), 상기 디스터핑 클럭제어수단(37)에 연결되어 상기 디스터핑 클럭제어수단(37)으로부터 출력되는 클럭(G1.546MHz)의 위상을 검파하는 위상검파수단(36), 상기 위상검파수단(36)에 연결되어 상기 위상검파수단(36)의 출력을 저대역 통과 필터링하는 LPF(Low Pass Filter)(35), 상기 LPF(35)에 연결된 VCO(Voltage Controlled Oscillator)(34), 상기 VCO(34)와 위상검파수단(36)에 연결되어 상기 VCO(34)로부터 출력되는 읽기클럭(1.544MHz)을 32분주하는 제2어드레스 발생수단(33,32)으로부터 출력되는 쓰기클럭(G1.644MHz)와 읽기클럭(1.544MHz)을 이용하여 상기 VC11 프레임신호로부터 비동기 1.544Mbps 종속신호를 추출하는 32단 탄성버퍼수단(31), 및 상기 제1 및 제2어드레스 발생수단(33,32)에 연결되어 상기 쓰기클럭(G1.644MHz)와 읽기클럭 (1.544MHz)간에 일정한 간격을 유지시키는 위상제어수단(38)을 구비하는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.