KR930009287A - 동기식 컨테이너에 포함된 동기/비동기 1.544Mbps 신호의 역사상기 - Google Patents

동기식 컨테이너에 포함된 동기/비동기 1.544Mbps 신호의 역사상기 Download PDF

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Abstract

본 발명은 TUG21(Tributary Unit Group 21) 신호로부터 동기식 컨테이너 멀티프레임 신호(1.664Mbps)를 수신하여 역사상하는 동기/비동기 1.544Mbps 신호의 역사상기에 관한 것으로, CCITT표준동기식 계위 및 다중 구조를 따르는 VC11 멀티프레임으로부터 비동기 1.544Mbps 종속신호를 추출하기 위한 것이다. 따라서, 본 발명은 TU11(Tributary Unit 11) 수신수단(1), VC11 멀티프레임 추출수단(2), VC11 멀티프레임 클럭 발생수단(3), MPU 인터페이스 수단(6), 디스터핑 제어수단(4), 및 디스터핑 클럭 발생수단(5)으로 구성되는 것을 특징으로 한다.

Description

동기식 컨테이너에 포함된 동기/비동기 1.544Mbps 신호의 역사상기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 동기/비동기 1.544Mbps 신호의 역사상기의 구성도,
제2도는 본 발명에 적용된 VC11 멀티프레임, TU11 멀티프레임, 및 경로 오버헤드의 구조도,
제3도는 제1도의 TU11 수신부의 구성도,
제4도는 제1도의 VC11 멀티프레임 추출부의 구성도.

Claims (4)

  1. TUG21(Tributary Unit Group 21) 신호로 부터 동기식 VC11 (Vritual Container 11) 멀티프레임 신호(1.664Mbps)를 수신하여 역사상하는 동기/비동기 1.544Mbps 신호의 역사상기에 있어서, 상기 TUG21 신호를 수신하여 역다중화하고 VC11 멀티프레임 신호로 변환하는 TU11(Ttibutary Unit 11)수신수단(1), 상기 TU11 수신수단(11)에 연결되어 상기 TU11 수신수단(1)으로부터 출력되는 VC11 멀티프레임 신호로부터 경로 오버헤드신호(POH), S1 및 S2 스터핑 제어신호, 및 오버헤드 신호(O)를 추출하는 VC11 멀티프레임 추출수단(2), 상기 VC11 멀티프레임 추출수단(2)에 연결되어 상기 VC11 멀티프레임 추출수단(2)으로 클럭을 공급하는 VC11 멀티프레임 클럭발생수단(3), 상기 VC11 멀티프레임 추출수단(2)에 연결되어 상기 VC11 멀티프레임 추출수단(2)과 MPU(Micro Processing Unit)와의 정합기능을 수행하는 MPU 인터페이스 수단(6), 상기 VC11 멀티프레임 추출수단(2)에 연결되어 상기 VC11 멀티프레임 추출수단(2)의 출력신호로부터 비동기 1.544Mbps 종속신호를 추출하는 디스터핑 제어수단(4), 및 상기 디스터핑 제어수단(4)에 연결되어 상기 디스터핑 제어수단(4)으로 클럭을 공급하는 디스터핑 클럭 발생수단(5)으로 구성되는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
  2. 제1항에 있어서, 상기 TU11 수신수단(1)은 상기 TUG21 신호를 역다중화하여 4개의 TU11 멀티프레임 신호를 형성하는 디멀티플렉서 수단(14), 상기 디멀티플렉서 수단(14)에 연결되어 상기 디멀티플렉서 수단(14)으로부터 출력되는 TU11 멀티프레임 신호를 리타이밍하는 제1래치수단(13), 상기 TUG21 클럭의 4분주 클럭(216KHz)에서 포인터 부분을 갭시켜 만든 클럭(G216KHz)과 VC11 멀티프레임 클럭(1.664MHz)의 6분주클럭(208KHz)을 이용하여 쓰기클럭(G216KHz)과 읽기클럭(208KHz)을 발생시키고 제어하는 FIFO 클럭제어수단(15), 상기 FIFO 클럭제어수단(15)과 제1래치수단(13)에 연결되어 상기 FIFO 클럭 제어수단(15)으로부터 출력되는 쓰기클럭(G216KHz)과 읽기클럭(G208KHz)을 이용하여 상기 제1래치수단(13)을 통해 입력되는 TU11 멀티프레임 신호를 VC11 멀티프레임 신호로 변환하는 16단 수신 FIFO수단(12), 및 상기 16단 수신 FIFO 수단(12)에 연결되어 상기 16단 수신 FIFO 수단(12)으로부터 출력되는 VC11 멀티프레임 신호를 리타이밍하는 제2래치수단(11)으로 구성되는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
  3. 제1항에 있어서, 상기 VC11 멀티프레임 추출수단(2)은 상기 VC11 멀티프레임 신호를 직렬신호로 변환하는 병렬/직렬 변환수단(21), 상기 병렬/직렬 변환수단(21)에 연결되어 상기 병렬/직렬 변환수단(21)의 출력신호를 리타이밍하는 제1래치수단(23), 상기 VC11 멀티프레임 신호를 입력으로 하여 오버헤드신호(O)를 추출하는 제2래치수단(24), 상기 VC11 멀티프레임신호를 입력으로 하여 스터핑 비트(S1) 스터핑 제어신호를 추출하는 제3래치수단(25), 상기 VC11 멀티프레임신호를 입력으로 하여 스터핑 비트(S2) 스터핑 제어신호를 추출하는 제4래치수단(26), 상기 VC11 멀티 프레임 신호를 입력으로 하여 경로 오버헤드신호(PHO)를 추출하는 제5래치수단(22), 상기 VC11 멀티프레임 신호를 입력으로 하여 패리티(Parity), 비트를 검색하는 BIP-2(Bit Interleaved Parity-2), 및 상기 BIP-2발생수단(28)과, 제5래치수단(22)에 연결되어 상기 BIP-2발생수단(28)과 제5래치수단(22)의 출력을 비교하는 BIP-2 비교수단(27)으로 구성되는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
  4. 제1항에 있어서, 상기 디스터핑 제어수단(4)은 디스터핑을 위해 필요한 쓰기클럭(G1.664MHz)과 읽기클럭(1.544MHz)을 생성하기 위한 클럭(G1.546MHz)을 발생시키는 디스터핑 클럭 제어수단(37), 상기 디스터핑 클럭 제어수단(37)에 연결되어 상기 쓰기클럭(G1.664MHz)을 32분주하는 제1어드레스 발생수단(33), 상기 디스터핑 클럭 제어수단(37)에 연결되어 상기 디스터핑 클럭 제어수단(37)으로부터 출력되는 클럭(G1.546MHz)의 위상을 검파하는 위상 검파수단(36), 상기 위상 검파수단(36)에 연결되어 상기 위상검파 수단(36)의 출력을 저대역 통과 필터링하는 LPF(Low Pass Filter)(35), 상기 LPF(35)에 연결된 VCO(Voltage Controlled Oscillator)(34), 상기 VCO(34)와 위상 검파수단(36)에 연결되어 상기 VCO(34)로부터 출력되는 읽기클럭(1.544MHz)을 32분주하는 제2어드레스 발생수단(32), 상기 제1 및 제2어드레스 발생수단(33,32)에 연결되어 상기 제1 및 제2어드레스 발생수단(33.32)으로부터 출력되는 쓰기클럭(G1.644MHz)과 읽기클럭(1.544MHz)을 이용하여 상기 VC11 프레임 신호로부터 비동기 1.544Mbps 종속신호를 추출하는 32단 탄성버퍼 수단(31), 및 상기 제1 및 제2 어드레스 발생수단(33,32)에 연결되어 상기 쓰기클럭(G1.644MHz)과 읽기클럭(1.544MHz)간에 일정한 간격을 유지시키는 위상 제어수단(38)으로 구성되는 것을 특징으로 하는 동기/비동기 1.544Mbps 신호의 역사상기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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