KR100397642B1 - 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로자동 결정장치 및 그 방법 - Google Patents

동기식 디지털 계위 시스템의 계위단위 신호의 처리경로자동 결정장치 및 그 방법 Download PDF

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Abstract

본 발명은 SDH 시스템의 TU-m(m=11,12,2,3)급 포인터 해석 및 생성시 TU-m 신호의 SS 비트(Size Bit) 및 VC-n(n=3,4)의 C2 바이트(Signal Label)를 검출 회로로 검출하여, 상기 검출된 SS 비트와 C2 바이트를 비교 판단한 후 포인터 해석 및 생성경로를 자동으로 결정하는 알고리즘을 TU-m 포인터 프로세서 ASIC에 구현하기에 적당하도록 한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치 및 그 방법을 제공하기 위한 것으로, 이러한 본 발명은, AU-n의 포인터 해석을 통해 VC-3 또는 VC-4 경로를 결정하기 위한 VC경로 결정부와; VC-n 신호내의 경로 오버헤드(POH) 추출시 신호레벨을 지시하는 C2바이트를 추출하기 위한 C2 바이트 검출부와; 상기 VC경로 결정부에 의해 결정된 VC경로에 따라 VC-n 신호를 TU-m 경로로 역다중화하기 위한 VC-n 역다중화단과; 상기 VC-n 역다중화단에 의해 생성된 TU-m 신호의 크기를 지시하는 SS 비트를 검출하기 위한 SS 비트 검출부와; 상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입 및 포인터 처리경로를 결정하기 위한 페이로드 타입/경로 결정부로 이루어지는 장치와,
VC경로 결정부가 AU-n 포인터의 해석에 따라 VC-4 또는 VC-3 경로를 결정하는 단계와; VC-n 경로가 결정되면 해당 경로에 따라 VC-n 신호를 TU-m 경로로 역다중화하고 상기 역다중화된 TU-m 신호의 SS 비트를 검출하는 한편, 상기 VC-n 신호의 신호레벨을 지시하는 C2 바이트를 검출하는 단계와; 상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입과 포인터 처리경로를 결정하고 상기 결정된 페이로드 타입 및 포인터 처리 경로에 따라 포인터를 해석 및 생성하여 AU-n 신호를 출력하는 단계를 수행하는 방법을 제시하여,
u-프로세서의 경로 설정없이 ASIC 수준에서 자동으로 경로를 추적하여 포인터 해석 및 생성을 수행하게 되므로 소프트웨어의 부하를 줄일 수 있다.

Description

동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 자동 결정장치 및 그 방법 {Apparatus and method for selection of tributary unit signal automatically processing path in synchronous digital hierarchy system}
본 발명은 동기식 디지털 계위(Synchronous Digital Hierarchy, 이하 SDH로 약칭함) 시스템의 계위단위(Tributary Unit, 또는 TU) 신호처리에 관한 것으로, 특히 TU-m(m=11,12,2,3)급 포인터 해석 및 생성시 TU-m 신호의 SS 비트(Size Bit) 및 VC-n(n=3,4)의 C2 바이트(Signal Label)를 검출 회로로 검출하여, 상기 검출된 SS 비트와 C2 바이트를 비교 판단한 후 포인터 해석 및 생성경로를 자동으로 결정하는 알고리즘을 TU-m 포인터 프로세서 ASIC에 구현하기에 적당하도록 한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치 및 그 방법에 관한 것이다.
일반적으로 ITU-T 규격에 따른 SDH 시스템은 T1 신호체계에 해당하는 DS-1, DS-2 및 DS-3 신호 또는 E1 신호체계에 해당하는 DS-1E, DS-2E, DS-3E 및 DS-4E 신호를 일정한 계위에 따라 처리하여 STM-n급 신호로 생성하거나 그 역의 처리동작을 수행한다.
SDH 시스템을 통해 신호를 전송하기 위해서는 동기전송 모듈인 STM-n 신호로 변환하는 일련의 과정을 거쳐야 한다. 즉, T1체계 또는 E1 체계의 비동기 DS급 신호를 상자(Container, C)로 수용하여 가상 콘테이너(Virtual Container, VC)에 의해 매핑하고, 계위신호 단위(Tributary Unit, TU)로 포인트 처리한 후 다중화하여 계위신호 단위 그룹(TUG)을 형성하며, 상기 계위신호 단위 그룹에 대한 추가적인 처리를 수행하여 관리 단위 그룹(Administration Unit Group, AUG)을 거쳐 STM(Synchronous Transfer Module)을 형성하게 되는 것이다.
본 발명은 계위단위 신호인 TU-m(m=11,12,2,3)급 신호를 처리하는 알고리즘을 제공하기 위한 것으로, 이에 대비되는 종래기술을 설명하면 다음과 같다.
먼저, 도1은 일반적인 TU-m 신호의 다중화/역다중화 처리단계의 구성도이다.
종래 TU-m급 포인터 해석 및 생성시 관리단위 그룹인 AUG 신호의 다중화 구성은 u-프로세서의 구조설정에 의하여 그 경로가 설정된다. 그리고 상기 선택된 경로에 따라 TU-m급 포인터 처리가 이루어지게 된다.
TU-m급 포인터 처리를 위한 경로는 도1에 도시되어 있는 바와 같다.
도1에서 AUG는 역다중화에 따라 AU-4 또는 AU-3으로 분리된 후 포인터 처리가 이루어져 각각 VC-4와 VC-3으로 정렬된다.
AU-4 신호의 처리는 AU-4 → VC-4 → TUG-3 → TU-3 → VC-3 → TU-3 → TUG-3 등의 경로에 따라 수행되며, AU-3 신호의 처리는 AU-3 →VC-3 → TUG-2 → TU-2(TU-11,TU-12) → VC-2(VC-11,VC-12) → TU-2(TU-11,TU-12) → TUG-2 등의 경로에 따라 수행된다.
각 신호의 처리를 위한 가용한 경로는 다양하게 설정될 수 있다.
이러한 체계에 따라 포인터 처리를 수행하기 위한 ASIC(Application Specific Integrated Circuit)의 구성은, 포인터를 해석하기 위한 포인터 해석부와; 포인터를 생성하기 위한 포인터 생성부와; 포인터의 생성과정과 포인터 해석과정을 감시하고 제어하기 위한 u-프로세서 인터페이스부를 포함하여 구성된다. 이러한 ASIC의 구성은 일반적인 기술적 사항에 해당하는 것으로, 도면으로 도시하지는 않았다.
계위단위 신호인 TU-m급 신호에 대해 포인터 처리를 수행하는데 있어서, 포인터 처리를 위한 경로의 설정은 운용자에 의해 결정된다. 즉, 운용자가 상기 도1에 도시된 여러 가지 가능한 경로중에서 포인터를 처리할 경로를 미리 선택하여 그 경로에 적합하도록 u-프로세서의 구조를 설정하게 되는 것이다.
이처럼 종래에는 TU-m급 포인터를 처리하기 위한 u-프로세서의 구조를 운용자가 설정하도록 함으로써, 포인터 처리를 위한 경로의 선택이 이루어지도록 하였다. 그래서 특정 경로가 선택되어 그에 따른 u-프로세서의 구조 설정이 이루어지면, 상기 u-프로세서는 상기 설정된 경로에 따라 TU-m급 포인터의 해석 및 생성을 수행하였다.
그러나 상기 설명한 종래기술은, TU-m급 포인터를 해석하고 생성하는 경우에 AUG 신호의 다중화 경로가 상기 u-프로세서의 구조 설정에 의하여 선택되므로, 반드시 운용자의 경로 설정이 선행하여야 하는 단점이 있다. 운용자의 경로 설정을 필요로 함에 따라 시스템 운용의 효율이 저하되거나 운용자의 시스템 운용상 불편이 따르게 되었던 것이다.
그리고 대부분의 경우, 포인터 처리를 위한 다중화/역다중화 경로가 동일하므로, 종래와 같이 운용자에 의한 구조설정을 수행하게 되면 동일 경로에 대한 u-프로세서에 불필요한 소프트웨어의 추가가 필요하게 되었던 단점도 있었다.
상기 제시된 문제점들은 포인터 해석 및 생성경로를 자동적으로 결정할 수 있도록 하는 수단을 통해 극복될 수 있을 것이다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 SDH 시스템의 TU-m(m=11,12,2,3)급 포인터 해석 및 생성시 TU-m 신호의 SS 비트(Size Bit) 및 VC-n(n=3,4)의 C2 바이트(Signal Label)를 검출 회로로 검출하여, 상기 검출된 SS 비트와 C2 바이트를 비교 판단한 후 포인터 해석 및 생성경로를 자동으로 결정하는 알고리즘을 TU-m 포인터 프로세서 ASIC에 구현하기에 적당하도록 한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치 및 그 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치는, AU-n(n=3,4)의 포인터 해석을 통해 VC-3 또는 VC-4 경로를 결정하기 위한 VC경로 결정부와; VC-n(n=3,4) 신호내의 경로 오버헤드(POH) 추출시 신호레벨을 지시하는 C2바이트를 추출하기 위한 C2 바이트 검출부와; 상기 VC경로 결정부에 의해 결정된 VC경로에 따라 VC-n 신호를 TU-m(m=11,12,2,3) 경로로 역다중화하기 위한 VC-n 역다중화단과; 상기 VC-n 역다중화단에 의해 생성된 TU-m(m=11,12,2,3) 신호의 크기를 지시하는 SS 비트를 검출하기 위한 SS 비트 검출부와; 상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입 및 포인터 처리경로를 결정하기 위한 페이로드 타입/경로 결정부로 이루어짐을 그 기술적 구성상의 특징으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정방법은, VC경로 결정부가 AU-n(n=3,4) 포인터의 해석에 따라 VC-4 또는 VC-3 경로를 결정하는 단계와; VC-n 경로가 결정되면 해당 경로에 따라 VC-n 신호를 TU-m(m=11,12,2,3) 경로로 역다중화하고 상기 역다중화된 TU-m 신호의 SS 비트를 검출하는 한편, 상기 VC-n 신호의 신호레벨을 지시하는 C2 바이트를 검출하는 단계와; 상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입과 포인터 처리경로를 결정하고 상기 결정된 페이로드 타입 및 포인터 처리 경로에 따라 포인터를 해석 및 생성하여 AU-n 신호를 출력하는 단계를 수행함을 그 기술적 구성상의 특징으로 한다.
도1은 일반적인 TU-m 신호의 다중화/역다중화 처리단계의 구성도이고,
도2는 본 발명의 일실시예에 의한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치의 블록구성도이며,
도3은 도2에 적용되는 신호 처리경로 결정방법의 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : VC경로 결정부 12 : C2 바이트 검출부
13 : VC-4 역다중화부 14 : VC-3 역다중화부
15 : SS 비트 검출부 16 : 페이로드 타입/경로 결정부
이하, 상기와 같은 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치 및 그 방법의 기술적 사상에 따른 실시예에 의거 본 발명의 구성 및 동작을 설명한다.
먼저, 도2는 본 발명의 일실시예에 의한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치의 블록구성도이고, 도3은 도2에 적용되는 신호 처리경로 결정방법의 흐름도이다.
상기 도2에 도시된 바와 같이 본 발명에 의한 장치의 적절한 실시예는, AU-n(n=3,4)의 포인터 해석시 CONC의 유무를 판단하여 VC-3 또는 VC-4 경로를 결정하기 위한 VC경로 결정부와; VC-n(n=3,4) 신호내의 경로 오버헤드(POH) 추출시 신호레벨을 지시하는 C2바이트를 추출하기 위한 C2 바이트 검출부와; 상기 VC경로 결정부에 의해 VC-4 경로가 결정되면, VC-4 신호를 TU-11/12/2/3 경로로 역다중화하기 위한 VC-4 역다중화부와; 상기 VC경로 결정부에 의해 VC-3 경로가 결정되면, VC-3 신호를 TU-11/12/2 경로로 역다중화하기 위한 VC-3 역다중화부와; 상기 VC-4 역다중화부 또는 VC-3 역다중화부에 생성된 TU-m(m=11,12,2,3) 신호의 크기를 지시하는SS 비트를 검출하기 위한 SS 비트 검출부와; 상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입 및 포인터 처리경로를 결정하기 위한 페이로드 타입/경로 결정부로 구성된다.
그리고 도3에 도시된 바와 같이 본 발명에 의한 방법의 실시예는, VC경로 결정부(11)가 AU-n(n=3,4) 포인터의 해석시 CONC의 존재유무에 따라 VC-4 또는 VC-3 경로를 결정하는 단계(ST11~ST12)와; VC-n 경로가 결정되면 해당 경로에 따라 VC-n 신호를 TU-m(m=11,12,2,3) 경로로 역다중화하고 상기 역다중화된 TU-m 신호의 SS 비트를 검출하는 한편, 상기 VC-n 신호의 신호레벨을 지시하는 C2 바이트를 검출하는 단계(ST13~ST17)와; 상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입과 포인터 처리경로를 결정하고 상기 결정된 페이로드 타입 및 포인터 처리 경로에 따라 포인터를 해석 및 생성하여 AU-n 신호를 출력하는 단계(ST18~ST19)를 수행한다.
이와 같이 구성되는 장치와 그 방법에 따른 동작을 설명하면 다음과 같다.
본 발명이 제시하는 장치는 포인터의 처리를 위한 경로를 일정한 정보를 근거로 자동 결정하여 포인터를 해석하고 생성할 수 있게 되며, 본 발명이 제시하는 방법은 상기 장치에서 획득한 정보를 근거로 포인터 처리를 수행하는 일련의 알고리즘을 구현하게 된다.
이러한 장치 및 그 방법은 TU-m(m=11,12,2,3) 포인터 처리 프로세서를 구현하는 ASIC의 설계 및 운용시 적용되는 것으로, ASIC상에 특정 알고리즘을 구현하는 기술적 사항은 해당 분야에 기지되어 있는 바와 같다.
도2를 참조하여 본 발명에 의한 장치의 동작을 보다 구체적으로 설명한다.
우선, AU-n(n=3,4) 포인터의 해석 결과에 따라 CONC(Concatenation Indicator)의 생성유무가 결정되는데, VC경로 결정부(11)는 상기 CONC의 유무를 확인하여 VC-3인지 VC-4인지를 판단하게 된다.
C2 바이트 검출부(12)는 VC-3 또는 VC-4 신호내의 경로 오버헤드(Path Overhead, 또는 POH)를 추출 누적하는데, 이때 상기 경로 오버헤드(POH)의 추출시, 전송되는 VC-3/VC-4의 구성내용을 확인하기 위한, 예컨대, T1/E1의 판별을 위한 신호레벨을 지시하는 C2 바이트를 추출하게 된다.
VC-4 역다중화부(13)는 VC-4 경로가 설정되는 경우에 VC-4 신호를 TU-11/12/2/3 경로로 역다중화 한다. 상기 지시된 TU-11/12/2/3 경로는 도1에 도시되어 있는 신호계위 체계를 통해 인식될 수 있다. 즉, VC-4 신호는 TU-11, TU-12, TU-2 또는 TU-3의 어느 경로라도 경유할 수 있는 것이다.
그리고 VC-3 역다중화부(14)는 VC-3 경로가 설정되는 경우에 VC-3 신호를 TU-11/12/2 경로로 역다중화 한다. 상기 VC-4 신호와는 달리 VC-3은 TU-11, TU-12 또는 TU-2 경로만을 경유할 수 있을 뿐이며, TU-3 경로를 경유할 수 없다.
SS 비트 검출부(15)는 상기 VC-3 또는 VC-4 신호의 역다중화가 수행된 후, 상기 역다중화 되어 생성된 TU-m 신호의 신호크기를 지시(예컨대, TU-11, TU-12, TU-2, TU-3 등을 지시)하는 TU-m SS 비트를 검출하게 된다.
상기와 같이 검출되는 C2 바이트와 SS 비트는 포인터 처리 경로의 결정을 위한 정보로써 사용된다.
즉, 페이로드 타입/경로 결정부(16)가 C2 바이트와 SS 비트를 이용하여 페이로드 타입(Payload Type)과 그 처리 경로를 결정하게 되며, 상기 결정된 페이로드 타입 및 경로에 따라 포인터의 해석(Pointer Interpretation)과 생성(Pointer Generation)이 이루어진다.
상기 해석된 포인터 또는 생성된 포인터에 따라 상기 역다중화된 TU-m 신호를 AU-n 신호로 다중화할 수 있게 된다.
상기 포인터 처리 경로를 결정하는 동작은 도3에 도시되어 있는 방법을 통하여 보다 구체화될 수 있다. 이하, 본 발명이 제시하는 방법을 설명한다.
도3에서 VC경로 결정부(11)가 AU-n 포인터의 해석 결과로부터 CONC의 존재유무를 확인하게 된다(ST11).
그래서 CONC의 유무에 따라 처리 대상 신호가 VC-3인지 VC-4인지를 판단하여 VC경로를 결정하게 된다(ST12). 예를 들어 CONC이 있으면 VC-4로 판단하고 없을 경우에는 VC-3으로 판단하는 것과 같다.
VC 경로의 설정이 이루어지면, C2 바이트 검출부(12)가 VC-n 신호내의 경로 오버헤드(POH)를 추출 누적한다. 이때 경로 오버헤드(POH)의 추출시 신호레벨을 지시하는 C2 바이트를 검출한다(ST13). 검출되는 C2 바이트는 차후 단계에서 사용된다.
C2 바이트의 검출을 수행하는 단계와 병행하여 VC-n 신호의 역다중화가 이루어진다(ST14~ST16).
즉, CONC의 존재가 확인되어 VC경로를 결정한 결과가 VC-4 경로이면, VC-4 역다중화부(13)가 입력되는 VC-4 신호를 TU-11/12/2/3 경로로 역다중화한다(ST15). VC-4를 각 TU-m 신호로 역다중화시 가능한 경로는 도1에 도시되어 있는 바와 같다.
한편, CONC의 부재시에는 VC-3 역다중화부(14)가 VC-3 신호를 TU-11/12/2 경로로 역다중화 한다(ST16). VC-3 역다중화부(14)가 TU-m 신호로 역다중화시 적용될 수 있는 경로의 체계는 도1을 통해 인지할 수 있다.
상기와 같이 VC-4 또는 VC-3 신호를 역다중화 하여 TU-m 신호를 생성하게 되면, 상기 생성된 각 TU-m 신호에 대해 SS 비트 검출부(15)가 신호크기를 지시하는 TU-m SS 비트를 검출한다(ST17).
상기 검출된 C2 바이트와 SS 비트는 포인터 처리 경로의 결정시 사용된다.
즉, 페이로드 타입/경로 결정부(16)가 C2 바이트와 SS 비트를 이용하여 페이로드 타입과 그 처리 경로를 결정하게 된다(ST18).
이때 페이로드 타입/경로 결정부가 C2 바이트와 SS 비트를 이용하여 경로를 판단하는 체계가 다음의 <표1>에 기재되어 있다.
<표1>
AU-n C2 Byte SS Bit TU-n
AU-3 04h 110100 TU-11TU-12TU-2
AU-4CONC 04h 11010010 TU-11TU-12TU-2TU-3
상기 <표1>을 설명하면, 일예로, CONC 존재시 AU-4 경로가 설정되어 '04h'로 지시되는 C2 바이트를 검출한 후, SS 비트가 '11'일 때 TU-11 경로를 따라 포인터의 해석 및 생성을 수행하는 것과 같으며, 이러한 일련의 결정체계는 모든 TU-m에대해 적용된다.
이어서 상기 결정된 페이로드 타입 및 경로에 따라 포인터의 해석과 생성이 이루어지게 된다(ST19).
그런다음 상기 해석된 포인터 또는 생성된 포인터에 따라 상기 역다중화된 TU-m 신호를 AU-n 신호로 다중화함으로써 포인터 처리를 수행하게 된다(ST20).
이처럼 본 발명은 TU-m급 포인터의 해석 및 생성시 운용자가 u-프로세서의 경로 설정을 수행하여야 했던 종래기술과는 달리, 포인터의 해석 및 생성을 자동으로 수행할 수 있도록 함으로써 u-프로세서의 운용에 필요한 소프트웨어의 부하를 줄일 수 있게 되는 것이다
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 즉, 본 발명은 TU-m 포인터의 처리가 요구되는 형태의 ASIC에 용이하게 적용될 수 있는 것이다.
따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이 본 발명에 의한 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 결정장치 및 그 방법은, u-프로세서의 경로 설정없이 ASIC 수준에서 자동으로 경로를 추적하여 포인터 해석 및 생성을 수행하게 되므로 소프트웨어의 부하를 줄일 수 있는 효과가 있다.
그리고 역다중화 경로와 다중화 경로가 상이한 신호를 변환하는 경우에만 u-프로세서로 경로를 설정하여 신호처리를 수행하도록 함으로써 경로결정시 u-프로세서의 부하를 저감시키는 효과를 갖는다.

Claims (5)

  1. AU-n(n=3,4)의 포인터 해석을 통해 VC-3 또는 VC-4 경로를 결정하기 위한 VC경로 결정부와;
    VC-n(n=3,4) 신호내의 경로 오버헤드(POH) 추출시 신호레벨을 지시하는 C2바이트를 추출하기 위한 C2 바이트 검출부와;
    상기 VC경로 결정부에 의해 결정된 VC경로에 따라 VC-n 신호를 TU-m(m=11,12,2,3) 경로로 역다중화하기 위한 VC-n 역다중화단과;
    상기 VC-n 역다중화단에 의해 생성된 TU-m(m=11,12,2,3) 신호의 크기를 지시하는 SS 비트를 검출하기 위한 SS 비트 검출부와;
    상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입 및 포인터 처리경로를 결정하기 위한 페이로드 타입/경로 결정부로 구성된 것을 특징으로 하는 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 자동 결정장치.
  2. 제 1항에 있어서, 상기 VC경로 결정부는,
    상기 AU-n 포인터의 해석결과, CONC(Concatenation Indicator)가 존재하는 경우에는 VC-4 경로로 결정하고, 상기 CONC가 부재한 경우에는 VC-3 경로로 결정하는 것을 특징으로 하는 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 자동 결정장치.
  3. 제 1항에 있어서, 상기 VC-n 역다중화단은,
    상기 VC경로 결정부에 의해 VC-4 경로가 결정되면, VC-4 신호를 TU-11/12/2/3 경로로 역다중화하기 위한 VC-4 역다중화부와;
    상기 VC경로 결정부에 의해 VC-3 경로가 결정되면, VC-3 신호를 TU-11/12/2 경로로 역다중화하기 위한 VC-3 역다중화부를 포함하여 구성되는 것을 특징으로 하는 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 자동 결정장치.
  4. VC경로 결정부가 AU-n(n=3,4) 포인터의 해석에 따라 VC-4 또는 VC-3 경로를 결정하는 단계와;
    VC-n 경로가 결정되면 해당 경로에 따라 VC-n 신호를 TU-m(m=11,12,2,3) 경로로 역다중화하고 상기 역다중화된 TU-m 신호의 SS 비트를 검출하는 한편, 상기 VC-n 신호의 신호레벨을 지시하는 C2 바이트를 검출하는 단계와;
    상기 검출된 C2 바이트와 SS 비트를 이용하여 페이로드 타입과 포인터 처리경로를 결정하고 상기 결정된 페이로드 타입 및 포인터 처리 경로에 따라 포인터를 해석 및 생성하여 AU-n 신호를 출력하는 단계를 수행하는 것을 특징으로 하는 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 자동 결정방법.
  5. 제 4항에 있어서,
    상기 VC경로의 결정은 CONC의 존재유무에 따라 이루어지며,
    상기 페이로드 타입과 포인터 처리경로의 결정은, C2 바이트가 존재하는 상태에서 2개의 SS 비트의 가용한 조합마다 상기 TU-m 경로를 할당함으로써, 특정 시점에 특정 C2 바이트와 SS 비트에 의해 결정되는 TU-m 경로가 유일하게 되도록 하는 것을 특징으로 하는 동기식 디지털 계위 시스템의 계위단위 신호의 처리경로 자동 결정방법.
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