KR100315702B1 - 데이터클럭및바이트클럭생성방법및장치 - Google Patents

Abstract

본 발명은 전송시스템에서 유니트간 데이터통신을 위한 데이터 클럭과 바이트 클럭을 생성하는 방법 및 장치에 관한 것이다. 본 발명의 실시예에 다른 데이터 클럭 및 바이트 클럭을 생성하는 방법은 시스템에 필요한 모든 클럭을 생성하는 CKU(ClocK Unit)로부터 제공되는 프레임클럭(frame clock)을 각 유니트들에 인가하게 하고, 각 유니트들은 클럭생성장치를 구비하여 상기 프레임클럭을 이용하여 데이터 클럭 및 바이트 클럭을 생성하도록 하는 것이다.

Description

데이터 클럭 및 바이트 클럭 생성방법 및 장치{METHOD FOR GENERATING DATA CLOCK AND BYTE CLOCK AND APPARATUS THEREFOR}

본 발명은 전송시스템에 관한 것으로, 특히 유니트간 데이터통신을 위한 데이터 클럭과 바이트 클럭을 생성하는 방법 및 장치에 관한 것이다.

전송시스템에서 클럭은 데이터 통신시 기본적으로 필요하며, 시스템의 성능을 좌우하는 중요한 요소중 하나이다. 따라서 시스템 설계시 클럭의 생성 방법과 생성된 클럭의 공급 방법은 주요 고려 사항중 하나이다.

일반적으로 유니트간 혹은 하나의 유니트상의 여러 ASIC(Applicantion Specific Integrated Circuit)간 오류 없는 데이터 통신 즉 데이터 송수신을 위해서는 동일한 클럭이 필요하게 된다. 특히 바이트 단위의 데이터 통신인 경우 데이터 동기를 위한 데이터 클럭외에 바이트의 위치를 알 수 있도록 하는 바이트 클럭도 필요하다. 여기서, 바이트 단위라 함은 "비트(bit)×n(n: 자연수)" 단위를 의미한다. 여러개의 유니트들간 상호 통신을 하는 경우 유니트간 클럭의 지연차, 백플랜의 패턴 수, 패턴간 간섭 문제 등을 고려하여 오류 없이 데이터를 전송하기 위해서는 데이터 클럭(data clock) 및 바이트 클럭(byte clock)을 생성하는 것이 매우 중요하다. 이러한 데이터 클럭 및 바이트 클럭은 유니트의 주 신호처리와는 별도로 유니트간 제어신호 및 상태정보 등을 상호 통신하기 위해서 사용된다.

도 1에서는 종래기술에 따른 데이터 클럭 및 바이트 클럭 생성 장치 구성도 이다. 도 1을 참조하여 데이터 클럭 및 바이트 클럭을 생성하는 방법을 설명하면 하기와 같다.

N개의 유니트 U1∼Un로 구성된 시스템에서 하나의 유니트(도 1에서는 유니트 U1)를 마스터(master)로 한다. 상기 마스터 유니트 U1은 자체 오실레이터(oscillator) 2에서 발생하는 주파수를 분주기 4 및 6을 통해 분주하여 테이터 클럭 DCLK 및 바이트 클럭 BCLK를 생성한다. 생성된 데이터 클럭 DCLK 및 바이트 클럭 BCLK는 공급경로를 통해 각각의 유니트 U2∼Un으로 공급된다. 상기 공급경로는 각각의 유니트들이 실장되어 있는 백-플랜(back-plane)이다. 백-플랜을 통해 데이터 클럭 DCLK 및 바이트 클럭 BCLK를 공급받은 각각의 유니트를 U2∼Un은 타 유니트로 전송하고자 하는 정보를 상기 데이터 클럭 DCLK 또는 바이트 클럭 BCLK에 동기시켜 전송하고, 역으로 타 유니트로부터 수신된 데이터도 상기 데이터클럭 DCLK 또는 바이트 클럭 BCLK를 이용하여 추출한다. 이와 같은 동작은 각 유니트간 필요한 제어 및 정보수집을 위한 것으로 유니트간 필요시 활용하게 된다.

그러나 종래기술과 같은 데이터 클럭 및 바이트 클럭 생성방법은 다음과 같은 문제점을 가지고 있다. 첫번째는, 마스터 유니트에서 생성된 데이터 클럭과 바이트 클럭을 백-플랜을 통해 공급하므로 백-플랜의 패턴수가 많다. 이는 백-플랜 설계시 중수 증가로 인한 원가 상승 및 패턴간 상호 간섭 등으로 시스템 성능저하에도 영향을 준다. 두번째로 백-플랜을 통해 N개의 유니트에 클럭을 공급하도록 유니트간 클럭 지연자 등을 고려하여 설계되어야 하는 제약으로 설계가 날이하다.

따라서 본 발명의 목적은 여러 개의 유니트로 구성된 시스템에서 클럭 공급을 위한 백-플랜의 패턴 수를 줄일 수 있으며, 백-플랜 설계시 효율성 증대와 시스템 성능을 향상시킬 수 있는 데이터 클럭 및 바이트 클럭생성 방법 및 장치를 제공하는데 있다.

본 발명의 다른 목적은 여러 개의 유니트로 구성된 시스템에서 데이터 클럭과 바이트 클럭을 생성함에 있어 효과적인 방법을 제공하는데 있다.

도 1은 종래기술에 따른 데이터 클럭 및 바이트 클럭 생성 장치 구성도.

도 2는 본 발명의 실시예에 따른 데이터 클럭 및 바이트 클럭 생성장치 구성도.

도 3은 도 2의 각 유니트에 존재하는 클럭생성회로의 구체 구성도.

도 4는 본 발명의 실시예에 따른 클럭생성회로 각부의 신호 파형도.

이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들중 동일한 구성요소들은 가능한한 어느 곳에서든지 동일한 부호 내지 동일한 참조번호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하제 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

여러개의 유니트로 구성된 시스템에서 하나의 유니트를 마스터로 하여 생성한 데이터 클럭과 바이트 클럭을 백-플랜을 통해 공급하는 종래와 방법과는 달리 본 발명에서는 CKU(ClocK Unit)에서 하나의 클럭공급경로를 통하여 각 유니트에 공통적으로 공급되는 프레임클럭(frame clock)을 이용하여 각각의 유니트에서 자체적인 클럭생성장치를 구비하여 데이터 클럭 및 바이트 클럭을 생성하는 방법을 사용한다.

도 2는 본 발명의 실시예에 따른 데이터 클럭 및 바이트 클럭 생성방법을 설명하기 위한 구성도이고, 도 3은 본 발명의 실시예에 따른 데이터 클럭 및 바이트 클럭 생성장치의 구체 구성도이다.

본 발명의 실시예에 따른 구성은 도 2에 도시된 바와 같이, 시스템 관련 클럭을 생성하는 기능을 하는 CKU(ClocK Unit) 10과 N개의 유니트들 U1∼Un으로 구성되어 있다. 각각의 유니트들 U1∼Un은 백-플랜을 통행 CKU 10으로부터 프레임 클럭 FCLK를 공급받으며, 내부에 데이터 클럭 DCLK 및 바이트 클럭 BCLK를 생성하는 클럭생성회로 20을 각각 구비하고 있다. 상기 CKU 10은 DP-PLL(Digital Processing - Phase Locked Loop) 30 및 M분주기(M은 자연수) 42를 포함하고 있고, 상기 DP-PLL 30은 PD(Phase Detector) 32, 디지털위상처리부 34, DAC(Digital to Analog Converter) 36, VCO(Voltage Control Oscillator) 30, 및 분주기 40으로 구성된다. 상기 DP-PLL 30의 기능 및 M분주기 42의 동작은 이미 공지된 기술이므로 그에 대한 동작 설명은 생략한다.

도 2의 유니트들 U1∼Un 내부에 각각 구성된 클럭생성회로 20은 도 3에 도시된 바와 같이, 내부 오실레이터 50에서 발생하는 19.44MHz의 내부클럭과 백-플랜을 통해 CKU 10으로부터 제공되는 8KHz의 프레임클럭 FCLK를 이용하여 소정 분주하여 8KHz의 바이트클럭 BCLK와 256KHz의 데이터클럭 DCLK를 생성한다. 상기 오실레이터 50에서 발생하는 19.44MHz의 내부클럭은 8KHz의 프레임클럭 FCLK의 2의 배수가 되며 또한 그렇게 되어야 한다. 유니틀 U1∼Un은 내부의 클럭생성회로 20에서 생성된 8KHz의 바이트클럭 BCLK와 256KHz의 데이터클럭 DCLK를 이용하여 서로간 데이터를 송수신한다.

도 3에 구체적으로 도시되어 있는 바와 같이, 8KHz의 바이트클럭 BCLK와 256KHz의 데이터클럭 DCLK를 생성하는 클럭생성회로 20은, 오실레이터 50, 예지 검출부 52, 바이트클럭 생성부 54, 클럭스킵부 56, 및 75진 카운터 58로 구성된다. 상기 클럭생성회로 20의 구성은 하기의 수학식 1에 의거하여 구현된 것이다.

[수학식 1]

256KHz = {19440KHz - (19940KHz ÷ 81)} ÷ 75

바이트클럭 생성부 54에서 출력되는 8KHz의 바이트 클럭 BCLK는 프레임클럭 FCLK이 이용되어 생성되고, 256KHz의 데이터클럭 DCLK는 상기한 수학식 1에서와 같은 방법이 이용되어 생성된다.

도 4는 도 3의 클럭생성회로 20내에 있는 각부 신호 파형도이다.

지금, 도 3 및 도 4를 참조하여 클럭생성회로 20이 8KHz의 바이트클럭 BCLK와 256KHz의 데이터클럭 DCLK를 생성하는 동작을 설명한다. 도 2의 백-플랜을 통해 CKU 10에서 제공되는 프레임클럭 FCLK는 에지검출부 52에 인가된다. 클럭생성회로20의 내부에 있는 오실레이터 50에서 발생된 19.44MHz의 내부클럭은 에지검출부 52, 클럭스킵부 56, 75진 카운터 58, 바이트클럭 생성부 54에 클럭원으로서 인가된다.

에지검출부 52는 오실레이터 50에서 발생된 19.44MHz의 내부클럭을 클럭원으로 사용하여 동작하며, 도 4에 도시된 바와 같이, 입력되는 8KHz의 프레임클럭 FCLK의 하강에지를 검출하고 그에 따라 1/19.44MHz의 펄스폭을 가지는 A신호를 바이트클럭 생성부 54로 출력한다. 바이트클럭 생성부 54로 인가되는 A신호는 주기가 8KHz이고 펄스폭이 1/19.44MHz인 신호이다. 상기 A신호는 클럭스킵부 56으로도 제공되는데, 이는 클럭스킵부 56을 CKU 10에서 제공하는 프리임클럭 FCLK에 동기시키기 위함이다.

클럭스킵부 56은 81진 카운터로 구성되며, 오실레이터 50으로부터 출력되는 19.44MHz의 내부클럭을 카운트하고 81개 주기로 클럭을 하나씩 스킵(skip)하므로 19.44MHz의 내부클럭을 19.2MHz의 B클럭신호를 출력한다. 전기한 수학식 1에서 "{19440KHz - (199440KHz ÷ 81)}"의 의미는 19.44MHz의 내부클럭을 81개 주기로 하나씩 스킵(skip)하는 것을 의미한다. 19.2MHz의 B클럭신호는 75진 카운터 58에 인가된다. 75진 카운터 58은 19.2MHz의 B클럭신호를 75분주하여 쿨력단 Q를 통해 256KHz의 데이터클럭 DCLK를 생성한다. 상기 데이터클럭 DCLK의 신호파형은 도 4에 도시된 바와 같다. 상기 75진 카운터 58은 카운트완료되었을 경우에 출력단 TC를 통해 1/256KHz의 펄스를 가지는 신호를 바이트클럭 생성부 54로 출력한다.

바이트클럭생성부 54는 에지검출부 52에서 출력되는 A신호와 75진 카운터 58에서 출력되는 1/256KHz의 펄스의 신호를 이용하여 주기가 8KHz이고 펄스폭이 1/256KHz인 바이트클럭 BCLK를 생성한다. 상기 바이트클럭 BCLK의 신호 파형은 도 4에 도시한 바와 같으며, CKU 10에서 제공해주는 프레임클럭 FCLK에 동기된 상태이다.

각각의 유니트 U1∼Un은 상기한 바와 같이 유니트내에 각각 구성된 클럭생성회로 20에서 생성되는 바이트클럭 BCLK와 데이터클럭 DCLK를 이용하여 서로간의 데이터 통신을 할 수 있게 된다.

상기한 본 발명은 백-플랜을 통해 공급되던 클럭의 패턴 수를 줄이므로 백-플랜 설계시 중요 패턴처리에 효율성을 높일 수 있다. 이는 다수의 클럭 패턴으로 인한 상호 간섭 등을 최소화시킬 수 있으므로 시스템의 안정된 성능구현이 가능하다.

상술한 본 발명의 설명에서는 상기한 설명에서는 바이트클럭 BCLK 및 데이터클럭 DCLK의 주파수 등을 특정 값으로 설정하여 설명하였지만 이는 이해의 편의를 도모하게 위한 일예일 뿐이다. 그러므로 본 발명은 상기 특정값들에 의하여 제한되지 않고 여러가지 변형과 변경이 본 발명의 정신을 벗어나지 않는 범위내에서 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.

상술한 바와 같이 본 발명은 기본적으로 각 유니트에 공급되는 클럭을 이용하고, 각 유니트에 클럭생성장치를 구비하여 데이터 클럭 및 바이트 클럭을 생성하므로 백-플랜의 패턴 수를 줄일 수 있으며, 백-플랜 설계시 효율설 증대와 시스템 성능의 안정도도 높일 수 있다.

Claims (5)

1. 유니트간 데이터통신을 위해, 데이터 동기를 위한 데이터 클럭과 바이트(비트 x n: n=자연수) 위치를 알도록 하는 바이트 클럭을 생성하는 방법에 있어서,

   시스템에 필요한 다양한 클럭을 공급하는 클럭유니트에서 발생되는 프레임클럭을 하나의 클럭공급경로를 통하여 상기 유니트들에 각각 제공하는 과정과,

   상기 제공된 프레임클럭 및 상기 유니트 내부클럭을 이용하여 상기 유니트들 각각에서 상기 데이터 클럭과 바이트 클럭을 생성하는 과정으로 이루러짐을 특징으로 하는 방법.
2. 유니트간 데이터통신을 위해, 데이터 동기를 위한 데이터 클럭과 바이트(비트 x n: n=자연수) 위치를 알도록 하는 바이트 클럭을 생성하는 장치에 있어서:

   프레임클럭을 포함하는 시스템에 요구되는 클럭들을 발생하는 클럭유니트와;

   상기 유니트들 내부에 각각 구비되며, 하나의 백플랜 클럭공급 경로를 통해서 인가되는 상기 프레임클럭과 내부클럭을 이용하여 상기 데이터 클럭과 바이트 클럭을 생성하는 클럭생성회로로 구성되며;

   상기 클럭생성회로가;

   상기 내부클럭을 발생하는 내부클럭발생부와,

   상기 프레임클럭의 소정 에지를 검출하고 상기 내부클럭 주가만큼의 펄스폭을 가지는 신호를 출력하는 에지검출부와,

   상기 내부클럭을 입력으로 일정 구간동안 상기 내부클럭을 소정 개 스킵하여 출력하는 클럭스킵부와,

   상기 클러스킵부의 출력을 소정 분주하여 상기 데이터클럭을 출력하는 데이터클럭생성부와,

   상기 내부클럭 주기만큼의 펄스폭을 가지는 신호의 펄스폭을 상기 데이터클럭의 주기만큼의 펄스폭으로 조정하여 상기 바이트클럭을 출력하는 바이트 클럭생성부로 구성함을 특징으로 하는 장치.
3. 제1항에 있어서, 상기 데이터클럭생서부는 카운터로 구성함을 특징으로 하는 장치.
4. 제1항에 있어서, 상기 내부클럭은 프레임클럭의 2의 배수임을 특징으로 하는 장치.
5. 유니트간 데이터통신을 위해, 데이터 동기를 위한 데이터 클럭과 바이트(비트 x n: n=자연수) 위치를 알도록 하는 바이트 클럭을 생성하는 장치에 있어서:

   8MHz의 프레임클럭을 포함하는 시스템에 요구되는 클럭들을 발생하는 클럭유니트와,

   19.44MHz의 내부클럭을 발생하는 내부클럭발생부와,

   상기 8MHz의 프레임클럭의 소정 에지를 검출하고 상기 19.44MHz의 내부클럭주기만큼의 펄스폭을 가지는 신호를 출력하는 에지검출부와,

   상기 19.44MHz의 내부클럭을 입력으로 81개의 내부클럭마다 한개씩 스킵하여 19.2MHz의 클럭으로 출력하는 클럭스킵부와,

   상기 19.2MHz의 클럭을 카운트하여 75분주하여 256KHz의 데어터클럭을 생성하고, 카운트완료시 256KHz의 주기만큼의 카운트완료펄스를 출력하는 데이터클럭생성부와,

   상기 카운트완료펄스와 상기 19.44MHz의 내부클럭 주기만큼의 펄스폭을 가지는 신호를 입력으로 상기 19.44MHz의 내부클럭 주기만큼의 펄스폭을 가지는 신호의 펄스폭을 256KHz의 데이터클럭의 주기만큼의 펄스폭으로 조정하여 8KHz의 바이트클럭을 출력하는 바이트 클럭생성부와,

   상기 클럭유니트에서 출력되는 프레임클럭을 상기 에지검출부로 전송해주는 백-플랜 경로로 구성함을 특징으로 하는 장치.