WO2017056855A1 - 受信機 - Google Patents

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WO2017056855A1
WO2017056855A1 PCT/JP2016/075926 JP2016075926W WO2017056855A1 WO 2017056855 A1 WO2017056855 A1 WO 2017056855A1 JP 2016075926 W JP2016075926 W JP 2016075926W WO 2017056855 A1 WO2017056855 A1 WO 2017056855A1
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receiver
equalizer
signal
phase
timing
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PCT/JP2016/075926
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Inventor
宣明 松平
Original Assignee
株式会社デンソー
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Publication date
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    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection

Definitions

  • the present disclosure relates to a receiver including clock recovery for recovering a clock.
  • the clock recovery technique is generally provided as a technique for restoring the clock from the superimposed signal when the clock is superimposed on the data.
  • a high-speed serial communication technology such as USB (Universal Serial Bus)
  • the clock is restored by oversampling the received data using an operation clock having a frequency twice the data rate.
  • the receiver when the receiver is configured using a digital signal processing type transceiver including an ADC (Analog-to-Digital Converter) as shown in, for example, Gigabit Ethernet (registered trademark) by 1000BASE-T, the operation clock of the receiver The frequency is configured to match the data rate. That is, in the case of 1000BASE-T, since the communication process is performed at 125 Msps, the reception circuit generally operates with a 125 MHz clock signal and the oversampling process is not performed. This is because if the operating frequency of the ADC is increased, the circuit configuration becomes complicated and the circuit area increases. In order to avoid this influence, oversampling processing is generally not performed.
  • ADC Analog-to-Digital Converter
  • This Mueller-Muller Timing Recovery technique is a technique for estimating an optimal sampling timing in accordance with an interference wave generated by intersymbol interference. This technique employs an algorithm that estimates the sampling position so that the amplitude of the interference signal that is temporally before and after the main signal becomes equal while the sampling interval is the same period as the data rate.
  • the receiver for digital signal processing is equipped with an equalizer that is positioned before the timing recovery for recovering the recovery clock, and the equalizer is responsible for processing to remove intersymbol interference.
  • Timing recovery generates a recovery clock at the time of start-up when the input signal changes from a no-signal state (see, for example, Patent Document 1).
  • the timing recovery described in Patent Document 1 is configured to generate a recovery clock in an open loop mode separated from an equalizer to facilitate convergence. At this time, the phase of the recovery clock is linearly changed at a very slow speed. ing. At this time, the equalizer performs a convergence operation, but the timing recovery is executed in the open loop mode, so that the convergence result of the equalizer is not affected by the timing recovery.
  • the recovery clock phase becomes the optimum value for the input signal and the equalizer converges.
  • the timing recovery operates in a closed loop mode and refines the convergence operation.
  • the normal convergence operation is started after the timing recovery and the equalizer shift to a state close to ideal, so that the problem of mutual interference at the time of activation can be avoided.
  • the error since the phase of the input signal is unknown at start-up, the error may not decrease to a desired value until the last phase is reached when the phase of the recovery clock is linearly increased. Moreover, it takes a long time to wait for the equalizer error to converge at each step. Depending on the application used, such an indefinite waiting time may not be acceptable.
  • An object of the present disclosure is to provide a receiver that can converge at high speed using an equalizer and timing recovery even at the time of start-up when the signal changes from a no-signal state without increasing the operating frequency of the A / D converter. It is to be.
  • a receiver includes an A / D converter that performs analog-to-digital conversion on an input signal, an equalizer that equalizes an output of the A / D converter to remove intersymbol interference, and outputs the data output , Timing recovery for generating a recovery clock using the data output of the equalizer, a detection unit for detecting a timing when the input signal changes from a no-signal state and reaches a predetermined threshold, and after a timing detected by the detection unit An initial phase setting unit that sets a timing after a predetermined time has elapsed as an initial phase of a recovery clock by timing recovery.
  • the input signal when starting up, the input signal is in a no-signal state.
  • the detection unit detects a timing at which the input signal changes from the no-signal state and reaches a predetermined threshold value.
  • the initial phase setting unit sets a timing at which a predetermined time has elapsed after the timing detected by the detection unit as an initial phase of a recovery clock by timing recovery.
  • the A / D converter A / D converts the input signal.
  • FIG. 1 is a block diagram schematically showing an example of the electrical configuration of the entire system in the first embodiment.
  • FIG. 2 is a block diagram schematically showing an example of the electrical configuration of the receiver
  • FIG. 3 is a block diagram schematically showing a configuration example of the PLL
  • FIG. 4 is a timing chart schematically showing the output signal of the PLL and the output signal of the divider.
  • FIG. 5 is a timing chart schematically showing signals of the respective nodes.
  • FIG. 6 is a diagram illustrating a simulation result when the technique of the comparative example is applied, FIG.
  • FIG. 7 is a diagram illustrating a simulation result when the technique of the first embodiment is applied
  • FIG. 8 is a block diagram schematically showing an example of an electrical configuration in the vehicle in the second embodiment.
  • FIG. 9 is a diagram showing an outline of a CAN-FD frame format.
  • FIG. 10A is a diagram showing details of the basic format of the first half of a CAN-FD frame
  • FIG. 10B is a diagram showing details of the extended format of the first half of the CAN-FD frame
  • FIG. 11 is a block diagram schematically showing an example of the electrical configuration of the receiver.
  • FIG. 12 is a diagram illustrating an example of contents stored in the storage unit.
  • FIG. 13 is a timing chart schematically showing an AAF input signal and output signal in a period near the boundary between the arbitration phase and the data phase.
  • FIG. 1 schematically shows an example of the electrical configuration of the entire system 1.
  • a plurality of communication nodes 2 to 5 are connected through a transmission line 6, and these communication nodes 2 to 5 can communicate with each other through the transmission line 6 using a protocol based on a predetermined standard.
  • Each of the communication nodes 2 to 5 includes an MCU (Micro Control Unit) 7 and a transceiver 8.
  • a transmitter 9 and a receiver 10 are configured inside the transceiver 8.
  • the configuration of the receiver 10 will be described in detail, and the contents of the transmitter 9 will not be described.
  • FIG. 2 shows a detailed example of the receiver 10.
  • the receiver 10 includes an AAF (Anti-Aliasing Filter) 11, an A / D converter (analog-digital converter) 12, an equalizer 13, a timing recovery 14, a detection unit 15, and a delay circuit 16.
  • the delay circuit 16 corresponds to the initial phase setting unit of the present disclosure.
  • the receiver 10 inputs a signal to the A / D converter 12 through the AAF 11.
  • the AAF 11 is a filter that limits the pass band, and is configured using, for example, a Butterworth filter that has a flat gain characteristic in a predetermined pass band.
  • the AAF 11 is provided to prevent aliasing that may occur in the A / D converter 12.
  • the A / D converter 12 A / D converts the input signal input through the AAF 11.
  • the output of the A / D converter 12 is input to the equalizer 13.
  • the equalizer 13 includes a feed forward equalizer (hereinafter referred to as FFE) 17, a feedback equalizer (hereinafter referred to as FBE) 18, an adder 19, a slicer 20, and a subtractor 21.
  • FFE 17 and FBE 18 is configured using, for example, a digital filter.
  • the FFE 17 removes interference waves that have advanced in time from the main signal, and the FBE 18 removes interference waves that have been delayed in time from the main signal.
  • the adder 19 adds the output signal of the FFE 17 and the output signal of the FBE 18 and outputs the result to the slicer 20.
  • the slicer 20 is a circuit that converts a signal waveform as a data value.
  • the subtractor 21 sets a signal based on the signal difference between the input signal of the slicer 20 and the reception data DATA as an error signal error, and outputs the error signal error to the FFE 17 and the FBE 18.
  • the error signal error is fed back to the FFE 17 and the FBE 18 so that the input and output of the slicer 20 are the same. As a result, the setting of the equalizer 13 converges so that the error signal becomes zero. If the input / output error of the slicer 20 is less than a predetermined value, the convergence is completed.
  • the FFE 17 and the FBE 18 can converge to an optimum state using the error signal error whose tap coefficient is obtained according to the input / output signal difference of the slicer 20.
  • the equalizer 13 is responsible for removing the intersymbol interference.
  • the timing recovery 14 is connected to the subsequent stage of the equalizer 13.
  • the timing recovery 14 generates a recovery clock RCLK using the data output of the equalizer 13.
  • the timing recovery 14 includes a phase detector (hereinafter referred to as PD) 22, a loop filter (hereinafter referred to as LF) 23, a PLL (Phase Locked Loop) 24, a divider 25, and a selector 26. Prepare.
  • the timing recovery 14 is used to restore a clock from the input signal AAFin when the receiver 10 receives the input signal AAFin in communication processing between the plurality of communication nodes 2 to 5.
  • the timing recovery 14 receives the received data DATA and a signal of a common connection node between the adder 19 and the slicer 20 and generates a recovery clock RCLK based on these signals.
  • the PD 22 receives the received data DATA and the signal of the common connection node between the adder 19 and the slicer 20, detects the phase between these signals, and performs any of the increase / decrease processing of the phase of the recovery clock RCLK. Provided to determine whether to do.
  • the output signal of the PD 22 is input to the LF 23.
  • the LF 23 is a loop filter that integrates the output of the PD 22 and is provided to stabilize the negative feedback operation of the timing recovery 14.
  • the PLL 24 multiplies an oscillation signal generated using, for example, a crystal oscillator, and outputs the multiplied oscillation signal to the divider 25 as reference clocks Ph0, Ph1, Ph2, and Ph3.
  • FIG. 3 shows a configuration example of the PLL 24.
  • the PLL 24 includes a VCO (Voltage Controlled Oscillator) 26 therein.
  • the VCO 26 is configured by positive feedback connection of an even number (for example, four) of differential delay elements 26a.
  • the PLL 24 outputs a plurality of (for example, four phases) differential signals having a predetermined frequency (for example, 2.5 [GHz]) as reference clocks Ph0, Ph1, Ph2, and Ph3.
  • the phases of the reference clocks Ph0, Ph1, Ph2, and Ph3 of these PLLs 24 are shifted from each other by 90 °.
  • the divider 25 is configured to be able to divide the output signal of the PLL 24 (for example, divide by 20). For example, starting from a change in the enable signal en of the delay circuit 16 at the time of start-up, the reference clocks Ph0, Ph1, Ph2, The frequency division processing of Ph3 is started, multiphase clocks ph0 to ph79 of the reference clocks Ph0, Ph1, Ph2, and Ph3 are generated and output to the MCU 7 as the recovery clock RCLK.
  • the divider 25 divides the reference clocks Ph0, Ph1, Ph2, and Ph3 by 20 from the timing ta when the enable signal en input from the outside changes from “L” to “H”. Output of the 80-phase signals ph0 to ph79, which are phase clocks, is started. At this time, the divider 25 sequentially switches and outputs the signals ph1 to ph79 to the active level “H” every 100 [ps].
  • the output signal of the LF 23 designates the phase number of the recovery clock RCLK by the divider 25.
  • the selector 26 selects signals ph0 to ph79 having an appropriate phase from the divider 25. Thereby, the selector 26 selects the output signal of the divider 25 and sets it as the recovery clock RCLK.
  • the 2 includes a comparator 27 and a threshold generator 28.
  • the comparator 27 is arranged in parallel with the A / D converter 12 and arranged so as to operate in parallel with the A / D converter 12 at high speed.
  • the comparator 27 can be configured with an analog circuit that is simpler than the configuration of the A / D converter 12, for example, so that the speed can be easily increased and the circuit size can be configured as small as possible.
  • the threshold generation unit 28 is a block that generates a stable reference threshold voltage Vth by using, for example, a band gap reference (BGR) circuit.
  • the comparator 27 receives the output signal of the AAF 11 and the threshold voltage Vth generated by the threshold generation unit 28, and outputs a comparison result obtained by comparing these input signals to the delay circuit 16 as a detection signal det.
  • the delay circuit 16 includes a counter (not shown), generates an enable signal en according to the detection signal det of the detection unit 15 and the output signal of the PLL 24, and outputs the enable signal en to the divider 25 constituting the timing recovery 14.
  • the delay circuit 16 changes the reference clock (for example, ph0) of a predetermined phase of the PLL 24 (for example, rise / fall signal change) from the time when the output signal of the detection unit 15 becomes an active level at the beginning of communication. Is counted by a counter, and when a predetermined number (for example, 10) is counted, the enable signal en is switched to an active level (for example, “H”) and output to the divider 25.
  • the “predetermined number” is set in advance so that the generation timing of the recovery clock RCLK at the beginning of communication is near the extreme value (for example, the maximum value Vmax) of the input signal of the A / D converter 12. It is desirable. Details of this will be described later.
  • the timing recovery 14 of the present embodiment is configured to set the initial phase of the recovery clock RCLK by cooperating with the detection unit 15 and the delay circuit 16. At this time, the detection unit 15 and the delay circuit 16 are operated when the initial phase is set by the timing recovery 14, and then the MCU 7 samples the reception data DATA using the recovery clock RCLK. Note that the output frequency of the recovery clock RCLK, which is about the same as the operating frequency of the A / D converter 12, is equivalent to the data rate and is about 125 [MHz].
  • FIG. 5 schematically shows signal waveforms of circuit nodes in the receiver 10.
  • the communication nodes 2 to 5 when the communication nodes 2 to 5 are activated, the operation when the input signal AAFin of the receiver 10 changes from the no-signal state (in other words, the input signal AAFin starts from the no-signal state and changes Will be described in detail.
  • each receiver 10 When the communication nodes 2 to 5 are activated, each receiver 10 is activated, and the input signal AAFin is input to the receiver 10.
  • the AAF 11 removes unnecessary harmonic components by filtering the input signal AAFin. Since the AAF 11 limits the band of the input signal ADCin, the signal waveform of the input signal ADCin has a frequency corresponding to the data rate (for example, 125 [MHz]).
  • the comparator 27 switches the detection signal det from the non-active level “L” to the active level “H” when the output voltage of the AAF 11 becomes larger than the threshold voltage Vth at the timing t1 in FIG.
  • the delay circuit 16 uses a counter to count the change in the signal ph0 of the PLL 24 from the timing t1 when the detection signal det from the comparator 27 becomes the active level “H”, and as shown at the timing t2 in FIG. 10), the enable signal en is switched to the active level “H”.
  • the delay circuit 16 latches the active level when detecting that the enable signal en once becomes the active level, as shown after the timing t2 in FIG. Therefore, once the enable signal en shifts to the active level, the enable signal en does not change even if the detection signal det of the detection unit 15 changes to the non-active level “L”.
  • the divider 25 detects that the enable signal en has shifted to the active level, the divider 25 starts outputting the initial signal ph0 of the 20-frequency divided clock.
  • the selector 26 selects the signal ph0, and the signal ph0 is selectively output as the recovery clock RCLK as shown from the timing t2 to t3 in FIG.
  • the initial phase of the recovery clock RCLK by the signal ph0 is approximately near the maximum value Vmax of the input signal ADCin. This is because the predetermined number C0 of the counter of the delay circuit 16 is adjusted in advance. Thereby, the signal change of the recovery clock RCLK can be synchronized at the timing when the input signal ADCin becomes near the maximum value Vmax.
  • the timing recovery 14 performs negative feedback control by the PD 22 and LP 23, thereby setting the phase of the recovery clock RCLK. For this reason, the phase of the recovery clock RCLK can be adjusted to an optimal position from the beginning of communication.
  • FIG. 6 shows simulation results of the magnitude of the error signal error according to the passage of time from the startup and the magnitude of the phase according to the passage of time when using the technology of the comparative example (for example, Patent Document 1). It is a waveform to show.
  • FIG. 7 shows a waveform corresponding to FIG. 6 when the present embodiment is applied. Note that the time scales of FIGS. 6 and 7 are the same. As shown in FIG. 7, the error signal error can be converged so as to be very close to 0 at the timing t2 that satisfies t2 ⁇ 0.1 ms. This eliminates the need to slowly and linearly change the phase of the recovery clock RCLK as in the comparative example technique.
  • the initial phase of the recovery clock RCLK can be quickly matched with the phase that is near the maximum value Vmax of the input signal ADCin. As a result, standby time required for communication can be reduced.
  • the convergence process of the FFE 17 and the FBE 18 may be different at startup.
  • the interference wave removal by the FBE 18 is sufficient, but the interference wave removal by the FFE 17 is insufficient, the interference wave that has advanced in time from the main signal remains, but is delayed from the main signal.
  • the interference wave may become a waveform that decreases.
  • the detection unit 15 detects the timing t1 when the input signal changes from the no-signal state at the start and reaches the threshold voltage Vth, and the delay circuit 16 performs a predetermined time after the detection timing.
  • the timing when the time has elapsed is the initial phase of the recovery clock RCLK by the timing recovery 14. For this reason, even when the input signal changes from the no-signal state at the time of startup, it is not necessary to change the phase of the recovery clock RCLK slowly as in the comparative example technique, and the initial phase of the recovery clock RCLK can be quickly and appropriately set. Can be set.
  • the detection unit 15 is configured by using a comparator 27 arranged in parallel with the A / D converter 12, and detects a timing t2 when the threshold voltage Vth is reached by the comparator 27 as an output signal.
  • the delay circuit 16 is a comparator.
  • the 27 output signals are delayed by a predetermined time and output to the timing recovery 14 to obtain the initial phase of the recovery clock RCLK.
  • the initial phase of the recovery clock RCLK can be set by a simple circuit using the comparator 27 and the delay circuit 16.
  • the predetermined time is set in advance so that the input signal of the A / D converter 12 is in the vicinity of the maximum value Vmax as the vicinity of the extreme value changed from the no-signal state, and therefore the input signal of the A / D converter 12 Can be set as the initial phase, and the sampling timing at the beginning of communication can be set appropriately.
  • the PLL 24 When the timing recovery 14 generates the recovery clock RCLK, the PLL 24 outputs the reference clocks Ph0 to Ph3, and the divider 25 is divided into the reference clocks Ph0 to Ph3 from the initial phase of the recovery clock RCLK set by the delay circuit 16.
  • the multiphase clocks ph0 to ph79 are generated by starting the rotation, and the recovery clock RCLK is generated according to these multiphase clocks ph0 to ph79.
  • the recovery clock RCLK can be continuously output by appropriately setting the initial phase of the recovery clock RCLK.
  • the transmission line 6 is applied to a bus 106 of an in-vehicle LAN (Local Area Network), and ECUs 102 to 103 serving as in-vehicle devices are connected to the bus 106.
  • the bus 106 includes a branch point 106a and the like and is laid in the vehicle, and a plurality of ECUs 102 to 105 are connected to the bus 106.
  • the plurality of ECUs 102 to 105 can communicate based on the CAN (Controller Area Network) standard.
  • This embodiment shows an application example when communication is performed using the CAN-FD standard which is an extension of this CAN communication.
  • the CAN-FD standard is considered as a communication standard corresponding to a variable data rate.
  • FIG. 9 shows an outline of the entire frame of the CAN-FD standard
  • FIGS. 10A and 10B show details of the basic format and the extended format in the first half of the frame.
  • the CAN-FD standard is a communication standard in which phases of two types of data rates are mixedly mounted.
  • phases AP1 and AP2 shown in FIG. [Mbps] and an intermediate data phase (Data Phase) DP, it is defined that communication is possible at a communication speed of 2 [Mbps] or higher, which is a high bit rate.
  • the data phase DF in the frame is increased in bit rate, and if it is dominant.
  • the communication speed of the data phase in the frame is defined to be a standard.
  • 10A and 10B indicates an identification code used to identify a transmission node (for example, its own ECU or another ECU).
  • the plurality of ECUs 102 to 105 send signals to the bus 106, but these signals are severely degraded by reflection at the branch point 106a, and it is difficult to increase the communication speed in the data phase DF even if the conventional technology is applied. I came. However, it has been confirmed that the communication in the data phase DF can be speeded up by applying the configuration according to the second embodiment based on the technique shown in the first embodiment. This will be described below.
  • CAN-FD is an extension of CAN and adopts a communication method using a carrier sense multiple access / collision avoidance method (CDMA / CA (Carrier Sense Multiple Access with Collision Avoidance)).
  • CDMA / CA Carrier Sense Multiple Access with Collision Avoidance
  • a plurality of ECUs 102 to 105 are connected by a bus 106, but when a plurality of ECUs 102 to 105 send data to the bus 106 at the same time, arbitration is performed in the arbitration phase AP1, and a higher priority is given priority. In particular, communication is defined using the bus 106. Since data collision may occur in the arbitration phase AP1, it is desirable to apply the technique shown in the first embodiment in the data phase DF without using the technique shown in the first embodiment in the arbitration phase AP1. In the first place, the arbitration phases AP1 and AP2 are prescribed to use standard low-speed communication, so that it is not necessary to use the technique described in the first embodiment. For this reason, data may be received using a classic CAN receiver
  • FIG. 11 shows a configuration example that realizes this content.
  • the receiver z shown in FIG. 11 is different from the receiver 10 shown in the first embodiment in that a classic CAN receiver 128 is provided, and the classic CAN receiver 128 is used in the arbitration phases AP1 and AP2 of the standard bit rate. Data is received and data is received using the technique of the first embodiment in the data phase DF at a high bit rate.
  • the receiver 110 also includes a state control circuit 129, and the state control circuit 129 adjusts the tap coefficients of the FFE 17 and the FBE 18 with a difference.
  • the receiver 110 includes an AAF 11, an A / D converter 12, an equalizer 113 in place of the equalizer 13, a timing recovery 14, a detection unit 15, and a delay circuit 16, and a classic CAN receiver 128 and a selector 133.
  • the equalizer 113 includes a state control circuit 129, a switch 130, and a training pattern generation circuit 131.
  • the state control circuit 129 is an element that functions as a switching unit, a selection control unit, and a data reception control unit.
  • the state control circuit 129 corresponds to a switching unit, a selection control unit, and a data reception control unit of the present disclosure.
  • the switch 130 is a three-terminal switch including first and second fixed terminals and a movable terminal. The first fixed terminal is connected to the slicer 20 and the second fixed terminal is connected to the training pattern generation circuit 131. Is connected to the negative input of the subtractor 21, is connected to the feedback input of the FBE 18, and is further connected to the input of the PD 22.
  • the switch 130 is provided so as to be switchable from the state control circuit 129.
  • the MCU 7 selects either the normal mode or the training mode, and operates based on the selected mode.
  • the MCU 7 transmits the training enable signal TRen to the transceiver, thereby transmitting the state of these modes to the state control circuit 129 of the receiver 110.
  • the state control circuit 129 is a block that controls the state of each block, and includes a storage unit 134.
  • the state control circuit 129 shifts to the training mode when the training enable signal TRen is input from the MCU 7 as an enable input, and shifts to the normal mode when the unenable input is input.
  • the state control circuit 129 switches and controls the switch 130 so that the training pattern generation circuit 131, the FBE 18, the subtractor 21, and the PD 22 are connected in the training mode, and the slicer 20, the FBE 18, the subtractor 21, and the PD 22 in the normal mode.
  • the switch 130 is controlled to be connected.
  • the training pattern generation circuit 131 is a block used in the training mode. For example, the training pattern generation circuit 131 generates a binary signal training pattern using a pseudo-random code (PRBS, Pseudo Random Binary Sequence), and sets the ECU identification number in the arbitration phase AP1. A corresponding identification code base ⁇ ID is set and a training pattern is set in the data phase DF to output a signal.
  • PRBS pseudo-random code
  • the state control circuit 129 In the training mode, the state control circuit 129 inputs the output signal of the training pattern generation circuit 131 to the FBE 18. In the normal mode, the state control circuit 129 determines which data content is in the frame according to the output signal of the A / D converter 12, and selects the selection signal to the selector 133 according to the determination result. Output. The selector 133 selects data of the classic CAN receiver 128 or the receiver 110 according to this selection signal, and outputs the data to the MCU 7. Note that when the switch 130 is switched to the slicer 20 side, the receiver 110 receives data in the normal mode. The configuration of the receiver 110 at this time is the same as that of the receiver 10 of the first embodiment.
  • the training mode is a mode in which tap coefficients of the FFE 17 and FBE 18 are converged in advance in preparation for high bit rate communication.
  • the training pattern generation circuit 131 sets the identification code base ID in the arbitration phase AP1 and sets the training pattern in the data phase DF, and outputs the frame to the FBE 18 to converge the tap coefficients.
  • the state control circuit 129 generates tap coefficients of the FFE 17 and the FBE 18 so that the error signal error of the subtracter 21 converges to the minimum value.
  • the FFE 17 and the FBE 18 can adjust the equalizing function according to the tap coefficient.
  • the convergence operation may not be in time even if the receiver 110 starts the tap coefficient convergence operation after receiving the data phase DF signal.
  • the state control circuit 129 holds the optimal tap coefficient in advance in the storage unit 134 corresponding to the identification code base ID.
  • the tap coefficients are written in the FFE 17 and FBE 18 in accordance with the identification code base ID.
  • the state control circuit 129 switches the switch 130 when shifting to the training mode, executes training using the training pattern generation circuit 131, and holds the tap coefficient in the storage unit 134 when the training process is completed.
  • the contents stored in the storage unit 134 are shown in FIG.
  • the tap coefficients of the FFE 17 and the FBE 18 are converged using the training pattern without using the output of the slicer 20.
  • the tap coefficients of the FFE 17 and FBE 18 of the equalizer 113 can be quickly converged, and the tap coefficients can be converged in a 64-byte data frame in the training mode.
  • the storage unit 134 is configured in the state control circuit 129.
  • the storage unit 134 may be installed at any location inside or outside the receiver 110.
  • the tap coefficient is stored according to the base ID.
  • the tap coefficient is stored according to communication from inside and outside.
  • the state control circuit 129 can be used in the data phase DF by reading the tap coefficient corresponding to the base ID from the storage unit 134 in the normal mode.
  • the state control circuit 129 is switched to the normal mode in response to a command from the MCU 7.
  • the state control circuit 129 receives the output signal of the A / D converter 12, determines which data in the arbitration phases AP1, AP2, and the data phase DF is received, and determines this state.
  • the state control circuit 129 determines that the FDF value in the CAN-FD format is dominant using the output signal ADCout of the A / D converter 12, the selector 133 at a timing during the subsequent reception of the BRS. To the classic CAN receiver 128 side. Thus, when the FDF value is dominant, the classic CAN receiver 128 can receive data during the data phase DF at a standard bit rate.
  • FIG. 13 schematically shows an input signal and an output signal of the AAF 11 in a period near the boundary between the arbitration phase AP1 and the data phase DF.
  • the output signal of the AAF 11 corresponds to the input signal of the A / D converter 12.
  • the signal S of the initial bit of the data phase DF after the arbitration phase AP1 has a waveform in which the voltage waveform is greatly distorted due to the influence of signal reflection.
  • the input signal of AAF 11 is buried in noise, and even if the input signal of AAF 11 is input to equalizer 113, phase estimation cannot be performed correctly.
  • the signal after processing by the AAF 11 is input to the equalizer 113 and the detection unit 15. Since this signal is shaped into a waveform from which harmonic noise is removed and phase estimation is easy to perform, the timing recovery 14 can reliably estimate the initial phase.
  • the state control circuit 129 After the state control circuit 129 determines that it is during the BRS period as shown in FIG. 13, the state control circuit 129 operates the processing to the divider 25 by the enable signal en of the detection unit 15 effectively. As a result, the detection unit 15 detects the rise of the signal S of this bit by the threshold voltage Vth, and the delay circuit 16 can set the vicinity of the maximum value of the signal S as the initial phase of the recovery clock RCLK. Thereby, the initial phase of the recovery clock RCLK in the data phase DF at a high bit rate can be set reliably.
  • the storage unit 134 stores the identification code base ⁇ ID and the tap coefficient in advance in association with each other.
  • the state control circuit 129 switches the tap coefficient according to the identification code base ID held in the storage unit 134 and is based on the CAN standard.
  • the equalizer 113 can be converged using a tap coefficient corresponding to the identification code base ID.
  • the receiver 110 sets the tap coefficient of the equalizer 113 in the training mode and stores it in the storage unit 134 in advance, and sets the tap coefficient stored in the storage unit 134 in the equalizer 113 in the normal mode to receive data. It has become. This makes it possible to quickly set an appropriate tap coefficient in the normal mode. As a result, for example, even when communication is performed at a high bit rate in the data phase DF, the tap coefficient of the storage unit 134 can be quickly set, and communication at a high bit rate can be immediately handled.
  • the receiver 110 uses the selector 133 to switch the output data of the classic CAN receiver 128 and the equalizer 113 to receive data RXD, the receiving system is used when receiving standard bit rate data and high bit rate data. Can be used by switching.

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Abstract

受信機は、入力信号をアナログデジタル変換するＡ／Ｄ変換器（１２）と、Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザ（１３）と、イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ（１４）と、入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部（１５）と、検出部により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部（１６）と、を備える。

Description

受信機 関連出願の相互参照
　本出願は、２０１５年９月２８日に出願された日本国特許出願２０１５－１８９６６２号に基づくものであり、ここにその記載内容を参照により援用する。
　本開示は、クロックを復元するクロックリカバリを備える受信機に関する。
　クロックリカバリ技術は、データにクロックが重畳されているときに当該重畳信号からクロックを復元する技術として一般に提供されている。例えばＵＳＢ（Universal Serial Bus）などの高速シリアル通信技術では、データレートの２倍の周波数の動作クロックを用いて受信データをオーバーサンプリングすることでクロックを復元している。
　他方、例えば１０００ＢＡＳＥ－Ｔによるギガビットイーサネット（登録商標）に示すように、受信機がＡＤＣ（Analog to Digital Converter）を含むデジタル信号処理型のトランシーバを用いて構成されている場合、受信機の動作クロック周波数は、データレートと一致するように回路構成されている。すなわち、１０００ＢＡＳＥ－Ｔの場合、通信処理が１２５Ｍspsで行われるため、受信回路は１２５ＭＨｚのクロック信号で動作しオーバーサンプリング処理は行われないのが一般的である。これは、ＡＤＣの動作周波数を高速化すると回路構成が複雑化して回路面積が増大してしまう。この影響を避けるため、一般的にオーバーサンプリング処理は行われない。
　受信データと同一周波数でサンプリング処理しつつ最適サンプリング位置を推定する方法としては、Mueller-Muller Timing Recoveryと称される技術がある。このMueller-Muller Timing Recovery技術は、符号間干渉により生じる干渉波に応じて最適なサンプリングタイミングを推定する技術である。この技術は、サンプリング間隔をデータレートと同じ周期としながら、主信号と時間的に前後する干渉波信号の振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用している。
　他方、デジタル信号処理用の受信機は、リカバリクロックを復元するタイミングリカバリの前段に位置してイコライザを搭載し、イコライザが符号間干渉を除去する処理を担っている。
ＵＳ　７６７２３６８　Ｂ２
　入力信号が無信号状態から変化する起動時などにおいてタイミングリカバリがリカバリクロックを生成するときには他の技術を用いると良い（例えば、特許文献１参照）。この特許文献１記載のタイミングリカバリは収束を容易にするためイコライザから切り離したオープンループモードでリカバリクロックを生成するように構成され、このときリカバリクロックの位相を非常に遅いスピードで線形的に変化させている。このときイコライザは収束動作するがタイミングリカバリはオープンループモードで実行されるため、イコライザの収束結果はタイミングリカバリに影響されない。
　その後、リカバリクロックの位相が入力信号に対して最適な値となると共にイコライザは収束する。そしてイコライザが収束した後、タイミングリカバリはクローズループモード(closed loop mode)で動作し収束動作を洗練させることになる。この技術を用いることで、タイミングリカバリとイコライザとが理想に近い状態に移行してから通常の収束動作を開始することになるため、起動時における相互干渉の問題を回避できる。
　しかしながら、この処理は、オープンループモードでリカバリクロックの位相を非常に遅いスピードで線形的に変化させるようになっており、その後、クローズループモードに戻して収束動作を洗練させるようになっている。イコライザとタイミングリカバリは共に符号間干渉による干渉波を取り扱う経路に構成されるため、本質的に影響し合う回路であり、特に起動時などにおいてこの処理を行うと収束処理が長時間に及ぶことがある。
　すなわち、起動時には入力信号の位相は未知であるため、リカバリクロックの位相を線形的に増加させたときに最後の位相になるまでエラーが所望の値まで減少しないこともある。しかも、各ステップにおいてイコライザのエラーの収束待ちの時間を長時間要してしまう。使用するアプリケーションによっては、このような不確定な待機時間を許容できないおそれがある。
　例えば、車載機器に適用したときに制御信号を送受信するときには、一定時間内に必ず通信処理を終了する必要があり、不確定な待機時間を要する技術を採用することはできない。
　本開示の目的は、Ａ／Ｄ変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にする受信機を提供することである。
　本開示の一態様によれば、受信機は、入力信号をアナログデジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザと、イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリと、入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部と、検出部により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部と、を備える。
　例えば起動時には入力信号が無信号状態である。検出部は、入力信号が無信号状態から変化し予め定められた閾値に達するタイミングを検出する。初期位相設定部は、検出部により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリによるリカバリクロックの初期位相とする。そして、Ａ／Ｄ変換器は入力信号をＡ／Ｄ変換する。
　これにより、Ａ／Ｄ変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にできる。なお起動時以外にも無信号状態が継続した後に入力信号が変化した場合においても同様に作用し同様の効果を得ることができる。
　本開示についての上記および他の目的、特徴や利点は、添付図面を参照した下記詳細な説明から、より明確になる。添付図面において、
図１は、第１実施形態における全体のシステムの電気的構成例を概略的に示すブロック図であり、 図２は、受信機の電気的構成例を概略的に示すブロック図であり、 図３は、ＰＬＬの構成例を概略的に示すブロック図であり、 図４は、ＰＬＬの出力信号とディバイダの出力信号を概略的に示すタイミングチャートであり、 図５は、各ノードの信号を概略的に示すタイミングチャートであり、 図６は、比較例の技術を適用したときのシミュレーション結果を示す図であり、 図７は、第１実施形態の技術を適用したときのシミュレーション結果を示す図であり、 図８は、第２実施形態において、車両内の電気的構成例を概略的に示すブロック図であり、 図９は、ＣＡＮ－ＦＤのフレームフォーマットの概要を示す図であり、 図１０Ａは、ＣＡＮ－ＦＤのフレームの前半の基本フォーマットの詳細を示す図であり、 図１０Ｂは、ＣＡＮ－ＦＤのフレームの前半の拡張フォーマットの詳細を示す図であり、 図１１は、受信機の電気的構成例を概略的に示すブロック図であり、 図１２は、記憶部の保持内容例を示す図であり、 図１３は、調停フェーズとデータフェーズの境界付近の期間におけるＡＡＦの入力信号と出力信号を概略的に示すタイミングチャートである。
　以下、受信機の幾つかの実施形態について、図面を参照しながら説明する。各実施形態において同一又は類似の機能を備えた構成要件については同一又は類似の符号を付して必要に応じて説明を省略し、各実施形態の特徴部分の説明を中心に行う。
　（第１実施形態）
　図１は全体のシステム１の電気的構成例を概略的に示している。このシステム１においては、例えば複数の通信ノード２～５が伝送線路６を通じて接続されており、これらの通信ノード２～５が所定の規格に基づくプロトコルを用いて伝送線路６を通じて互いに通信可能になっている。各通信ノード２～５は、ＭＣＵ（Micro Control Unit）７及びトランシーバ８を備える。トランシーバ８の内部には、送信機９と受信機１０とが構成されている。本実施形態では、受信機１０の内容に特徴を備えるため、受信機１０の構成を詳細に説明し、送信機９の内容はその説明を省略する。
　図２に受信機１０の詳細例を示す。受信機１０は、ＡＡＦ（Anti Aliasing Filter）１１、Ａ／Ｄ変換器（アナログデジタル変換器）１２、イコライザ１３、タイミングリカバリ１４、検出部１５、ディレイ回路１６、を備える。ディレイ回路１６は本開示の初期位相設定部に対応する。
　受信機１０は、ＡＡＦ１１を通じて信号をＡ／Ｄ変換器１２に入力する。ＡＡＦ１１は通過帯域を制限するフィルタであり、例えば所定の通過帯域にて平坦なゲイン特性となるバターワースフィルタを用いて構成される。ＡＡＦ１１は、Ａ／Ｄ変換器１２で生じる虞のあるエイリアシングを防止するために設けられる。Ａ／Ｄ変換器１２は、ＡＡＦ１１を通じて入力される入力信号をＡ／Ｄ変換する。Ａ／Ｄ変換器１２の出力はイコライザ１３に入力される。
　イコライザ１３は、フィードフォワードイコライザ（Feed Forward Equalizer：以下ＦＦＥ）１７、フィードバックイコライザ（Feed Back Equalizer：以下ＦＢＥ）１８、加算器１９、スライサ２０、及び、減算器２１を備える。各ＦＦＥ１７、ＦＢＥ１８は、例えばディジタルフィルタを用いて構成される。ＦＦＥ１７は、主信号より時間的に進んだ干渉波を除去し、ＦＢＥ１８は主信号より時間的に遅れた干渉波を除去する。
　加算器１９は、ＦＦＥ１７の出力信号及びＦＢＥ１８の出力信号を加算し、スライサ２０に出力する。スライサ２０は信号波形をデータ値として変換する回路である。減算器２１は、スライサ２０の入力信号と受信データＤＡＴＡの信号差に基づく信号をエラー信号errorとし、このエラー信号errorをＦＦＥ１７、ＦＢＥ１８に出力する。スライサ２０の入出力が互いに同一となるように、エラー信号errorがＦＦＥ１７及びＦＢＥ１８にフィードバックされる。この結果、エラー信号が０となるようにイコライザ１３の設定が収束する。ここでスライサ２０の入出力誤差が所定値より少なくなれば収束完了となる。これにより、ＦＦＥ１７及びＦＢＥ１８は、そのタップ係数がスライサ２０の入出力信号差に応じて得られるエラー信号errorを用いて最適な状態に収束可能になる。これによりイコライザ１３が符号間干渉を除去する処理を担っている。
　イコライザ１３の後段にはタイミングリカバリ１４が接続されている。このタイミングリカバリ１４は、イコライザ１３のデータ出力を用いてリカバリクロックＲＣＬＫを生成する。
　タイミングリカバリ１４は、位相検出器（Phase Detector：以下、ＰＤ）２２、ループフィルタ（Loop Filter：以下、ＬＦ）２３、ＰＬＬ（フェーズロックループ、Phase Locked Loop）２４、ディバイダ２５、及び、セレクタ２６を備える。タイミングリカバリ１４は、複数の通信ノード２～５間の通信処理において、受信機１０が入力信号ＡＡＦinを入力したときに、当該入力信号ＡＡＦinからクロックを復元するために用いられる。タイミングリカバリ１４は、受信データＤＡＴＡと、加算器１９とスライサ２０との間の共通接続ノードの信号と、を入力し、これらの信号に基づいてリカバリクロックＲＣＬＫを生成する。
　ＰＤ２２は、受信データＤＡＴＡと加算器１９とスライサ２０との間の共通接続ノードの信号とを入力し、これらの信号間の位相を検出し、リカバリクロックＲＣＬＫの位相の増加／減少処理の何れを行うか判定するために設けられる。このＰＤ２２の出力信号はＬＦ２３に入力される。ＬＦ２３はＰＤ２２の出力を積算するループフィルタであり、タイミングリカバリ１４の負帰還動作を安定化させるために設けられる。
　ＰＬＬ２４は、例えば水晶発振器を用いて生成された発振信号を逓倍し、この逓倍された発振信号を基準クロックPh0、Ph1、Ph2、Ph3としてディバイダ２５に出力する。図３にＰＬＬ２４の構成例を示す。ＰＬＬ２４は、その内部にＶＣＯ（Voltage Controlled Oscillator）２６を備える。ＶＣＯ２６は、例えば偶数個（例えば４個）の差動型遅延素子２６ａを正帰還接続して構成される。図４に示すように、ＰＬＬ２４は、所定周波数（例えば２．５［ＧＨｚ］）の複数相（例えば４相）の差動信号を基準クロックPh0、Ph1、Ph2、Ph3として出力する。これらのＰＬＬ２４の基準クロックPh0、Ph1、Ph2、Ph3はその位相が互いに９０°ずれている。
　ディバイダ２５は、このＰＬＬ２４の出力信号を分周（例えば２０分周）可能に構成され、例えば起動時におけるディレイ回路１６のイネーブル信号enの変化を起点として、ＰＬＬ２４の基準クロックPh0、Ph1、Ph2、Ph3の分周処理を開始し、この基準クロックPh0、Ph1、Ph2、Ph3の複相クロックph0～ph79を生成し、リカバリクロックＲＣＬＫとしてＭＣＵ７に出力する。
　具体的に、ディバイダ２５は、外部から入力されるイネーブル信号enが「Ｌ」から「Ｈ」に変化したタイミングｔａを起点として、この基準クロックPh0、Ph1、Ph2、Ph3を２０分周し、複相クロックとなる８０相の信号ph0～ph79の出力を開始する。このときディバイダ２５は、１００［ｐｓ］毎に信号ph1～ph79を順次アクティブレベル「Ｈ」に切替えて出力する。
　他方、ＬＦ２３はその出力信号がディバイダ２５によるリカバリクロックＲＣＬＫの位相番号を指定する。これに応じて、セレクタ２６はディバイダ２５の適切な位相の信号ph0～ph79を選択する。これにより、セレクタ２６はディバイダ２５の出力信号を選択してリカバリクロックＲＣＬＫとする。
　図２に示す検出部１５は、コンパレータ２７及び閾値生成部２８を備える。コンパレータ２７は、Ａ／Ｄ変換器１２と並列配置されており、Ａ／Ｄ変換器１２と高速で並列動作するように配置される。コンパレータ２７は、例えばＡ／Ｄ変換器１２の構成よりも簡易なアナログ回路で構成できるため容易に高速化できると共に、回路サイズも極力小規模構成可能な回路となっている。
　閾値生成部２８は、例えばバンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路により安定的な基準的な閾値電圧Ｖthを生成するブロックとなっている。閾値電圧Ｖthは、例えば通信開始時における入力信号ＡＡＦinの最大振幅Ｖmax－Ｖmin（但しＶmin＝０）の２分の１に予め定められている。
　コンパレータ２７は、ＡＡＦ１１の出力信号を入力すると共に閾値生成部２８によって生成された閾値電圧Ｖthを入力し、これらの入力信号を比較した比較結果を検出信号detとしてディレイ回路１６に出力する。ディレイ回路１６は、図示しないカウンタを備え、検出部１５の検出信号det及びＰＬＬ２４の出力信号に応じてイネーブル信号enを生成し、タイミングリカバリ１４を構成するディバイダ２５に出力する。
　このとき、ディレイ回路１６は、通信の開始当初において検出部１５の出力信号がアクティブレベルになった時点からＰＬＬ２４のある所定相の基準クロック（例えばph0）の変化（例えば立上り／立下り信号変化）をカウンタによりカウントし、所定数（例えば１０）をカウントしたときにイネーブル信号enをアクティブレベル（例えば「Ｈ」）に切替えてディバイダ２５に出力する。ここで、前記の「所定数」は、通信の開始当初のリカバリクロックＲＣＬＫの発生タイミングがＡ／Ｄ変換器１２の入力信号の極値（例えば最大値Ｖmax）付近になるように予め設定されていることが望ましい。この詳細は後述する。
　以下、データレートが例えば１２５［Ｍｓｐｓ］で規定された１０００ＢＡＳＥ－Ｔを伝送線路６として用いた場合の動作を説明する。本実施形態のタイミングリカバリ１４は、検出部１５及びディレイ回路１６と協働することで、リカバリクロックＲＣＬＫの初期位相を設定するように構成される。このとき、検出部１５及びディレイ回路１６をタイミングリカバリ１４による初期位相の設定時に動作させ、その後、ＭＣＵ７がリカバリクロックＲＣＬＫを用いて受信データＤＡＴＡをサンプリング処理する。なお、Ａ／Ｄ変換器１２の動作周波数と同程度となるリカバリクロックＲＣＬＫの出力周波数は、データレートと同一相当であり概ね１２５［ＭＨｚ］程度になっている。
　図５は受信機１０内における回路ノードの信号波形を概略的に示す。本実施形態では、通信ノード２～５が起動するときに、受信機１０の入力信号ＡＡＦinが無信号状態から始めて変化したときの動作（言い換えると、入力信号ＡＡＦinが無信号状態から開始し、変化したときの動作）について詳細に説明する。
　通信ノード２～５が起動すると各受信機１０が起動し、入力信号ＡＡＦinが受信機１０に入力される。ＡＡＦ１１は入力信号ＡＡＦinをフィルタ処理することで不要な高調波成分を除去する。ＡＡＦ１１は入力信号ＡＤＣｉｎの帯域を制限するため、入力信号ＡＤＣｉｎの信号波形は、例えばデータレート相当の周波数（例えば１２５［ＭＨｚ］）となる。コンパレータ２７は、図５のタイミングｔ１において、ＡＡＦ１１の出力電圧が閾値電圧Ｖthより大きくなったとき、検出信号detをノンアクティブレベル「Ｌ」からアクティブレベル「Ｈ」に切替える。
　ディレイ回路１６は、コンパレータ２７による検出信号detがアクティブレベル「Ｈ」になったタイミングｔ１からＰＬＬ２４の信号ph0の変化をカウンタによりカウントし、図５のタイミングｔ２に示すように、所定数Ｃ０（例えば１０）をカウントしたときにイネーブル信号enをアクティブレベル「Ｈ」に切替える。
　ディレイ回路１６は、図５のタイミングｔ２以降に示すように、イネーブル信号enが一度アクティブレベルになったことを検出すると当該アクティブレベルをラッチする。したがって、イネーブル信号enが一旦アクティブレベルに移行すれば、検出部１５の検出信号detがノンアクティブレベル「Ｌ」にたとえ変化したとしても、イネーブル信号enが変化することはない。ディバイダ２５は、図４に示すように、イネーブル信号enがアクティブレベルに移行したことを検出すると、２０分周クロックの初期信号ph0を出力開始する。
通信開始当初において、セレクタ２６は信号ph0を選択し、図５のタイミングｔ２からｔ３に示すように、信号ph0がリカバリクロックＲＣＬＫとして選択出力される。
　信号ph0によるリカバリクロックＲＣＬＫの初期位相は、概ね入力信号ＡＤＣinの最大値Ｖmax付近となる。これは、ディレイ回路１６のカウンタの所定数Ｃ０が予め調整されているためである。これにより、入力信号ＡＤＣinが最大値Ｖmax付近になるタイミングで、リカバリクロックＲＣＬＫの信号変化を同期させることができる。
　この後、図５のタイミングｔ３以降に示すように、タイミングリカバリ１４が、ＰＤ２２、ＬＰ２３により負帰還制御することで、リカバリクロックＲＣＬＫの位相を設定する。このため、通信の開始当初からリカバリクロックＲＣＬＫの位相を最適な位置に合わせることができる。
　以下、シミュレーション結果を説明する。図６は比較例の技術（例えば、特許文献１）を用いたときの、起動時からの時間経過に応じたエラー信号errorの大きさ、時間経過に応じた位相の大きさ、のシミュレーション結果を示す波形である。図６に示すように、イコライザが収束するまでリカバリクロックの位相はゆっくり線形的に上昇し、この例では、イコライザが収束するまでｔ＝０．８［ｍｓ］程度の時間を要してしまう。すなわち、比較例の技術を用いると、リカバリクロックＲＣＬＫの位相をゆっくり線形的に上昇させることでリカバリクロックＲＣＬＫのエッジを入力信号ＡＤＣinに対して徐々にずらして逐次検証することになるため、リカバリクロックＲＣＬＫの初期位相を設定するまでに長時間かかってしまう。
　図７は本実施形態を適用したときの図６に対応した波形を示している。なお、図６と図７のタイムスケールは同じである。この図７に示すように、ｔ２＜０．１ｍｓを満たすタイミングｔ２において、エラー信号errorを格段に０に近くなるように収束できる。このため、比較例の技術のように、リカバリクロックＲＣＬＫの位相をゆっくり線形的に変化させる必要がなくなる。
　本実施形態の技術を用いることで、リカバリクロックＲＣＬＫの初期位相を入力信号ＡＤＣinの最大値Ｖmax付近となる位相に素早く合致させることができる。この結果、通信に必要な待機時間を削減できる。
　なお、本願発明者は以下を見出している。本実施形態に示すように、イコライザ１３がＦＦＥ１７、ＦＢＥ１８を用いて構成されていると、起動時においてＦＦＥ１７とＦＢＥ１８の収束過程が異なることがある。例えば、この収束過程においては、ＦＢＥ１８による干渉波除去が十分であるものの、ＦＦＥ１７による干渉波除去が不十分であるときには、主信号から時間的に進んだ干渉波が残留するものの、主信号より遅れた干渉波が減少する波形となることがある。
　このような場合、Mueller-Muller Timing Recovery技術を用いて、主信号と時間的に前後する干渉波信号の振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用しても、エラー信号が変化してしまい、各ＦＦＥ１７、ＦＢＥ１８の収束動作に悪影響を及ぼしうる。
　以上、本実施形態によれば、検出部１５が、起動時の無信号状態から入力信号が変化し閾値電圧Ｖthに達したタイミングｔ１を検出し、ディレイ回路１６がこの検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリ１４によるリカバリクロックＲＣＬＫの初期位相としている。このため、たとえ起動時の無信号状態から入力信号が変化したときにおいても、比較例の技術のようにリカバリクロックＲＣＬＫの位相をゆっくり変化させる必要がなくなり、素早く適切にリカバリクロックＲＣＬＫの初期位相を設定できる。
　検出部１５は、Ａ／Ｄ変換器１２と並列して配置されたコンパレータ２７を用いて構成され、コンパレータ２７により閾値電圧Ｖthに達したタイミングｔ２を検出して出力信号とし、ディレイ回路１６はコンパレータ２７の出力信号を所定の時間遅延してタイミングリカバリ１４に出力することでリカバリクロックＲＣＬＫの初期位相とした。この結果、コンパレータ２７及びディレイ回路１６を用いた簡易な回路によりリカバリクロックＲＣＬＫの初期位相を設定できる。
　所定の時間は、Ａ／Ｄ変換器１２の入力信号が無信号状態から始めて変化した極値付近として最大値Ｖmax付近となるように予め設定されているため、Ａ／Ｄ変換器１２の入力信号が最大値Ｖmax付近となるタイミングを初期位相とすることができ、通信初期のサンプリングタイミングを適切に設定できる。
　タイミングリカバリ１４がリカバリクロックＲＣＬＫを生成するときには、ＰＬＬ２４が基準クロックPh0～Ph3を出力し、ディレイ回路１６により設定されたリカバリクロックＲＣＬＫの初期位相を起点として、ディバイダ２５が基準クロックPh0～Ph3の分周を開始して複相クロックph0～ph79を生成し、これらの複相クロックph0～ph79に応じてリカバリクロックＲＣＬＫを生成する。これにより、リカバリクロックＲＣＬＫの初期位相を適切に設定してリカバリクロックＲＣＬＫを継続して出力できる。
　（第２実施形態）
　図８～図１１は第２実施形態を示す。本実施形態は、伝送線路６を車載ＬＡＮ（Local Area Network）のバス１０６に適用し、車載機器となるＥＣＵ１０２～１０３がバス１０６に接続されている形態を示す。図８に示すように、バス１０６は分岐点１０６ａなどを備えて車両内に敷設されており、このバス１０６には複数のＥＣＵ１０２～１０５が接続されている。これにより、複数のＥＣＵ１０２～１０５はＣＡＮ（Controller Area Network）規格に基づいて通信可能となっている。本実施形態はこのＣＡＮ通信を拡張したＣＡＮ－ＦＤ規格を用いて通信するときの適用例を示す。ＣＡＮ－ＦＤ規格は、可変データレート（Flexible Data Rate）対応の通信規格として考慮されている。
　図９にはＣＡＮ－ＦＤ規格の全体フレームの概要を示し、図１０Ａと図１０Ｂにはフレームの前半の基本フォーマット及び拡張フォーマットの詳細を示している。
　ＣＡＮ－ＦＤ規格は、２種類のデータレートのフェーズを混載した通信規格であり、図９に示す前部と後部の調停フェーズ（Arbitration Phase）ＡＰ１、ＡＰ２では、スタンダードなビットレートである最大１［Ｍｂｐｓ］、これらの中間のデータフェーズ（Data Phase）ＤＰでは、高ビットレートである２［Ｍｂｐｓ］以上の通信速度で通信可能と規定されている。
　また、図１０Ａと図１０Ｂに示す調停フェーズＡＰ１のＦＤＦ（FD format indicator）値がレセシブ（recessive）であれば、当該フレーム中のデータフェーズＤＦは高ビットレート化され、ドミナント（dominant）であれば当該フレーム中のデータフェーズの通信速度はスタンダードとなるように規定されている。なお、図１０Ａと図１０Ｂ中の識別符号base IDは、送信ノード（例えば、自身のＥＣＵ、他のＥＣＵ）を識別するために使用される識別符号を示す。
　複数のＥＣＵ１０２～１０５は信号をバス１０６に送出するが、この信号は分岐点１０６ａで反射することで激しく劣化し、従来技術を適用してもデータフェーズＤＦにおいて通信速度の高速化が困難とされてきた。しかし、第１実施形態に示す技術を基礎とした第２実施形態に係る構成を適用することで、データフェーズＤＦにおける通信を高速化できることが確認されている。以下、この説明を行う。
　ＣＡＮ－ＦＤはＣＡＮを拡張した規格であり、搬送波感知多重アクセス／衝突回避方式（ＣＤＭＡ／ＣＡ（Carrier Sense Multiple Access with Collision Avoidance））を用いた通信方式を採用している。車両内では複数のＥＣＵ１０２～１０５がバス１０６により接続されているが、複数のＥＣＵ１０２～１０５が同時にバス１０６にデータを送出したときに、調停フェーズＡＰ１にて調停を行い優先順位の高いものが優先的にバス１０６を用いて通信するように規定されている。調停フェーズＡＰ１ではデータ衝突を生じることがあるため、調停フェーズＡＰ１では第１実施形態に示す技術を用いず、データフェーズＤＦにて第１実施形態に示す技術を適用することが望ましい。そもそも調停フェーズＡＰ１、ＡＰ２はスタンダードな低速通信を用いることが規定されているため、第１実施形態で説明した技術を使用する必要性が高くない。この理由からクラシックなＣＡＮレシーバを用いてデータ受信しても良い。
　そこで、図１１にこの内容を実現した構成例を示す。図１１に示す受信機ｚが第１実施形態に示す受信機１０と異なるところは、クラシックなＣＡＮレシーバ１２８を備えており、スタンダードなビットレートの調停フェーズＡＰ１、ＡＰ２においてクラシックＣＡＮレシーバ１２８を用いてデータ受信し、高ビットレートのデータフェーズＤＦにおいて第１実施形態の技術を用いてデータ受信しているところである。また受信機１１０はステート制御回路１２９を備え、このステート制御回路１２９によりＦＦＥ１７、ＦＢＥ１８のタップ係数を調整しているところも差異となっている。
　受信機１１０は、ＡＡＦ１１、Ａ／Ｄ変換器１２、イコライザ１３に代わるイコライザ１１３、タイミングリカバリ１４、検出部１５、ディレイ回路１６、を備えると共に、クラシックＣＡＮレシーバ１２８及びセレクタ１３３を備える。
　イコライザ１１３は、ステート制御回路１２９、スイッチ１３０、及び、トレーニングパターン生成回路１３１を備える。ステート制御回路１２９は、切替部、選択制御部及びデータ受信制御部として機能する要素である。ステート制御回路１２９は、本開示の切替部、選択制御部及びデータ受信制御部に対応する。スイッチ１３０は、第１及び第２固定端子及び可動端子を備える３端子スイッチであり、第１固定端子がスライサ２０に接続されると共に第２固定端子がトレーニングパターン生成回路１３１に接続され、可動端子が減算器２１の負入力に接続されると共にＦＢＥ１８のフィードバック入力に接続され、さらにＰＤ２２の入力に接続される。このスイッチ１３０は、ステート制御回路１２９から切替制御可能に設けられている。
　ＭＣＵ７は、通常モード、トレーニングモードを何れか選択し、この選択されたモードに基づいて動作する。ＭＣＵ７はトレーニングイネーブル信号ＴＲenをトランシーバに送信することで、これらのモードの状態を受信機１１０のステート制御回路１２９に伝達する。
　ステート制御回路１２９は、各ブロックの状態を制御するブロックであり記憶部１３４を備える。ステート制御回路１２９は、ＭＣＵ７からトレーニングイネーブル信号ＴＲenをイネーブル入力するとトレーニングモードに移行し、アンイネーブル入力すると通常モードに移行する。ステート制御回路１２９は、トレーニングモードにおいて、トレーニングパターン生成回路１３１とＦＢＥ１８と減算器２１とＰＤ２２とを接続するようにスイッチ１３０を切替制御し、通常モードにおいてスライサ２０とＦＢＥ１８と減算器２１とＰＤ２２とを接続するようにスイッチ１３０を切替制御する。
　トレーニングパターン生成回路１３１は、トレーニングモードで用いられるブロックであり、例えば疑似ランダム符号（PRBS、Pseudo Random Binary Sequence)による２値信号のトレーニングパターンを生成し、調停フェーズＡＰ１に自身のＥＣＵの識別番号に対応した識別符号base IDを設定すると共に、データフェーズＤＦにトレーニングパターンを設定して信号を出力する。
　トレーニングモードにおいて、ステート制御回路１２９は、トレーニングパターン生成回路１３１の出力信号をＦＢＥ１８に入力させる。通常モードにおいては、ステート制御回路１２９は、Ａ／Ｄ変換器１２の出力信号に応じてデータの内容がフレーム中の何れにあるかを判断し、この判断結果に応じて選択信号をセレクタ１３３に出力する。セレクタ１３３は、この選択信号に応じて、クラシックＣＡＮレシーバ１２８又は受信機１１０のデータを選択し、ＭＣＵ７にデータを出力する。なお、スイッチ１３０がスライサ２０側に切替えられているときに、受信機１１０は通常モードでデータ受信することになる。このときの受信機１１０の構成は第１実施形態の受信機１０と同一構成となる。
　前記の構成において、まずトレーニングモードにおける動作を詳細に説明する。トレーニングモードは、高ビットレート通信する場合に備えて各ＦＦＥ１７、ＦＢＥ１８のタップ係数を予め収束させるモードである。このトレーニングモードにおいて、トレーニングパターン生成回路１３１は、調停フェーズＡＰ１に識別符号base IDを設定すると共にデータフェーズＤＦにトレーニングパターンを設定し、当該フレームをＦＢＥ１８に出力してタップ係数を収束させる。このとき、ステート制御回路１２９は、減算器２１のエラー信号errorを最小値まで収束させるようにＦＦＥ１７及びＦＢＥ１８のタップ係数を生成する。これにより、ＦＦＥ１７及びＦＢＥ１８はこのタップ係数に応じてイコライズ機能を調整できるようになる。
　トレーニングモードにおいて予めタップ係数の収束処理を実行しておかないと、データフェーズＤＦの信号を受信した後に、受信機１１０がタップ係数の収束動作を開始したとしても収束動作が間に合わない場合がある。
　このため、受信機１１０がデータフェーズＤＦの開始直後から正しくデータを受信できるように、トレーニングモードにおいてステート制御回路１２９が予め最適なタップ係数を識別符号base IDに対応して記憶部１３４に保持しておき、通常モードにおいて識別符号base IDに応じてタップ係数をＦＦＥ１７、ＦＢＥ１８に書き込む。
　ステート制御回路１２９はトレーニングモードに移行するとスイッチ１３０を切替え、トレーニングパターン生成回路１３１を用いてトレーニングを実行し、トレーニング処理を終了するとタップ係数を記憶部１３４に保持する。記憶部１３４が記憶する内容を図１２に示す。このトレーニングモードでは、スライサ２０の出力を用いることなくトレーニングパターンを用いてＦＦＥ１７、ＦＢＥ１８のタップ係数を収束させる。これにより、イコライザ１１３のＦＦＥ１７、ＦＢＥ１８のタップ係数を速やかに収束させることができ、トレーニングモード中の６４ｂｙｔｅのデータフレームにおいてタップ係数を収束させることができる。
　本実施形態では記憶部１３４をステート制御回路１２９内に構成した形態を示すが、この記憶部１３４は受信機１１０の内部でも外部でもどのような場所に設置しても良い。図１２に示すように、タップ係数はbase ＩＤに応じて記憶される。そしてタップ係数は内外からの通信に応じて記憶される。これにより、ステート制御回路１２９は通常モードにおいて記憶部１３４からbase ＩＤに応じたタップ係数を読出すことでデータフェーズＤＦにおいて使用可能になる。
　その後、ステート制御回路１２９はＭＣＵ７からの指令に応じて通常モードに切り替えられる。ステート制御回路１２９はＡ／Ｄ変換器１２の出力信号を入力し調停フェーズＡＰ１、ＡＰ２、データフェーズＤＦの中の何れのデータを受信しているかを判定し、この状態を判定する。
　ステート制御回路１２９は、Ａ／Ｄ変換器１２の出力信号ＡＤＣoutを用いてＣＡＮ－ＦＤフォーマット中のＦＤＦ値がドミナント（dominant）であると判定すると、その後のＢＲＳの受信途中のタイミングにおいて、セレクタ１３３をクラシックＣＡＮレシーバ１２８の側に切替える。これにより、ＦＤＦ値がドミナントであるときには、クラシックＣＡＮレシーバ１２８がスタンダードなビットレートでデータフェーズＤＦの最中にデータ受信できる。
　逆に、ステート制御回路１２９は、Ａ／Ｄ変換器１２の出力信号ＡＤＣoutを用いてＦＤＦ値をレセシブであると判定すると、その後のＢＲＳの受信途中において、セレクタ１３３をイコライザ１１３の側に切替える。これにより、ＦＤＦがレセシブであるときに受信機１１０がデータフェーズＤＦにおいて高ビットレートでデータ受信できる。図１３は調停フェーズＡＰ１とデータフェーズＤＦの境界付近の期間におけるＡＡＦ１１の入力信号と出力信号を概略的に示している。ＡＡＦ１１の出力信号はＡ／Ｄ変換器１２の入力信号に相当する。
　この図１３に示すように、調停フェーズＡＰ１の後のデータフェーズＤＦの当初のビットの信号Ｓは、その電圧波形が信号反射の影響により大きく歪んだ波形となる。ＡＡＦ１１の入力信号はノイズに埋もれており、仮にＡＡＦ１１の入力信号をイコライザ１１３に入力させたとしても正しく位相推定を行うことができない。しかし、本形態では、ＡＡＦ１１が処理した後の信号をイコライザ１１３及び検出部１５に入力させている。この信号は高調波ノイズが除去され位相推定が実施し易い波形に成形されているため、タイミングリカバリ１４が初期位相を確実に推定できるようになる。
　ステート制御回路１２９は、図１３に示すようにＢＲＳの期間中であると判定した後、検出部１５のイネーブル信号enによるディバイダ２５への処理を有効に動作させるようにする。この結果、検出部１５がこのビットの信号Ｓの立上りを閾値電圧Ｖthにより検出し、ディレイ回路１６が信号Ｓの最大値付近をリカバリクロックＲＣＬＫの初期位相に設定できる。これにより、高ビットレートのデータフェーズＤＦにおけるリカバリクロックＲＣＬＫの初期位相を確実に設定できる。
　以上説明したように、本実施形態によれば、前述実施形態と同様の作用効果を奏する。
　また記憶部１３４には識別符号base IDとタップ係数とが対応付けて予め保持され、ステート制御回路１２９は記憶部１３４に保持された識別符号base IDに応じてタップ係数を切替えてＣＡＮ規格に基づく通信を行うため、識別符号base IDに応じたタップ係数を用いてイコライザ１１３を収束させることができる。
　受信機１１０は、トレーニングモードにおいてイコライザ１１３のタップ係数を設定して予め記憶部１３４に記憶させており、通常モードにおいてイコライザ１１３に記憶部１３４に記憶されたタップ係数を設定してデータ受信するようになっている。このため通常モードにおいて適切なタップ係数を素早く設定できるようになる。これにより、例えばデータフェーズＤＦにおいて高ビットレートで通信する場合においても、記憶部１３４のタップ係数を素早く設定でき高ビットレートの通信に即座に対応できる。
　また受信機１１０は、セレクタ１３３を用いてクラシックＣＡＮレシーバ１２８とイコライザ１１３の出力データとを切り替えて受信データＲＸＤとしているため、スタンダードなビットレートのデータと高ビットレートのデータの受信時に受信系を切換えて使用できる。
　以上、本開示に係る受信機の実施形態、構成、態様を例示したが、本開示に係る実施形態、構成、態様は、上述した各実施形態、各構成、各態様に限定されるものではない。例えば、異なる実施形態、構成、態様にそれぞれ開示された技術的部を適宜組み合わせて得られる実施形態、構成、態様についても本開示に係る実施形態、構成、態様の範囲に含まれる。

 

Claims (8)

  1. 　入力信号をアナログデジタル変換するＡ／Ｄ変換器（１２）と、
    　前記Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザ（１３、１１３）と、
    　前記イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ（１４）と、
    　前記入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部（１５）と、
    　前記検出部により検出されるタイミング後に所定の時間経過したタイミングを前記タイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部（１６）と、を備える受信機。
  2. 　請求項１記載の受信機において、
    　前記検出部は、前記Ａ／Ｄ変換器と並列して配置されたコンパレータ（２７）を備え、前記コンパレータにより閾値に達したタイミングを検出して出力信号とし、
    　前記初期位相設定部は、前記コンパレータの出力信号を所定の時間遅延して前記タイミングリカバリに出力することにより前記リカバリクロックの初期位相とするディレイ回路（１６）を備える受信機。
  3. 　請求項２記載の受信機において、
    　前記所定の時間は、前記Ａ／Ｄ変換器の入力信号が無信号状態から開始し変化して極値付近となるように予め定められる受信機。
  4. 　請求項１～３の何れか一項に記載の受信機において、
    　前記タイミングリカバリは、基準クロックを出力するフェーズロックループ（２４）と、前記フェーズロックループの基準クロックを分周するディバイダ（２５）と、を備え、
    　前記リカバリクロックを生成するときには、前記フェーズロックループが基準クロックを出力し、前記初期位相設定部により設定されたリカバリクロックの初期位相を起点として前記ディバイダが基準クロックの分周を開始して複相クロックを生成し、前記複相クロックに応じて前記リカバリクロックを生成する受信機。
  5. 　請求項１又は２記載の受信機において、
    　前記入力信号をＣＡＮ規格に基づいてデータ受信するクラシックＣＡＮレシーバ（１２８）と、
    　前記クラシックＣＡＮレシーバのデータ出力と前記イコライザ（１１３）によりイコライズされ出力されるデータ出力との何れかを選択するセレクタ（１３３）と、
    　前記ＣＡＮ規格における調停フェーズ（ＡＦ１）のＦＤＦ値に応じて前記セレクタを選択制御することで、データフェーズ（ＤＦ）における前記クラシックＣＡＮレシーバのデータ出力と前記イコライザのデータ出力とを選択する選択制御部（１２９）と、をさらに備える受信機。
  6. 　請求項１又は５記載の受信機において、
    　前記イコライザはタップ係数が設定されることで動作し、
    　前記イコライザは、
    　ＣＡＮ規格に基づく識別符号（base ID）と前記タップ係数とが対応付けて保持された記憶部（１３４）を参照し、前記ＣＡＮ規格に基づく通信を行うときに前記記憶部に保持された識別符号に応じて前記タップ係数を切り替える切替部（１２９）をさらに備える受信機。
  7. 　請求項１、５、６の何れか一項に記載の受信機において、
    　前記イコライザはタップ係数が設定されることで動作し、
    　前記イコライザは、
    　前記イコライザのタップ係数を収束させるトレーニングモードと、
    　前記イコライザを通じてデータ受信する通常モードと、を備え、
    　前記トレーニングモードにおいて収束されたタップ係数を保持する記憶部（１３４）から前記タップ係数を読出し前記通常モードにおいて読出されたタップ係数を前記イコライザに設定してデータ受信させるデータ受信制御部（１２９）をさらに備える受信機。
  8. 　請求項１～７の何れか一項に記載の受信機において、
    　車載機器（１０２～１０５）に用いられる受信機。

     
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