JP6369435B2

JP6369435B2 - 受信機

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Publication number: JP6369435B2
Application number: JP2015189662A
Authority: JP
Inventors: 宣明松平
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2015-09-28
Filing date: 2015-09-28
Publication date: 2018-08-08
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Description

本発明は、クロックを復元するクロックリカバリを備える受信機に関する。

クロックリカバリ技術は、データにクロックが重畳されているときに当該重畳信号からクロックを復元する技術として一般に提供されている。例えばＵＳＢ（Universal Serial Bus）などの高速シリアル通信技術では、データレートの２倍の周波数の動作クロックを用いて受信データをオーバーサンプリングすることでクロックを復元している。

他方、例えば１０００ＢＡＳＥ−Ｔによるギガビットイーサネット（登録商標）に示すように、受信機がＡＤＣ（Analog to Digital Converter）を含むデジタル信号処理型のトランシーバを用いて構成されている場合、受信機の動作クロック周波数は、データレートと一致するように回路構成されている。すなわち、１０００ＢＡＳＥ−Ｔの場合、通信処理が１２５Ｍspsで行われるため、受信回路は１２５ＭＨｚのクロック信号で動作しオーバーサンプリング処理は行われないのが一般的である。これは、ＡＤＣの動作周波数を高速化すると回路構成が複雑化して回路面積が増大してしまうため、この影響を避けるためである。

受信データと同一周波数でサンプリング処理しつつ最適サンプリング位置を推定する方法としては、Mueller-Muller Timing Recoveryと称される技術がある。このMueller-Muller Timing Recovery技術は、符号間干渉により生じる干渉波に応じて最適なサンプリングタイミングを推定する技術である。この技術は、サンプリング間隔をデータレートと同じ周期としながら、主信号と時間的に前後する干渉波信号の振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用している。

他方、デジタル信号処理用の受信機は、リカバリクロックを復元するタイミングリカバリの前段に位置してイコライザを搭載し、イコライザが符号間干渉を除去する処理を担っている。

米国特許７６７２３６８号明細書

しかしながら、入力信号が無信号状態から変化する起動時などにおいてタイミングリカバリがリカバリクロックを生成するときには他の技術を用いると良い（例えば、特許文献１参照）。この特許文献１記載のタイミングリカバリは収束を容易にするためイコライザから切り離したオープンループモードでリカバリクロックを生成するように構成され、このときリカバリクロックの位相を非常に遅いスピードで線形的に変化させている。このときイコライザは収束動作するがタイミングリカバリはオープンループモードで実行されるため、イコライザの収束結果はタイミングリカバリに影響されない。

その後、リカバリクロックの位相が入力信号に対して最適な値となると共にイコライザは収束する。そしてイコライザが収束した後、タイミングリカバリはクローズループモード(closed loop mode)で動作し収束動作を洗練させることになる。この技術を用いることで、タイミングリカバリとイコライザとが理想に近い状態に移行してから通常の収束動作を開始することになるため、起動時における相互干渉の問題を回避できる。

しかしながら、この処理は、オープンループモードでリカバリクロックの位相を非常に遅いスピードで線形的に変化させるようになっており、その後、クローズループモードに戻して収束動作を洗練させるようになっている。イコライザとタイミングリカバリは共に符号間干渉による干渉波を取り扱う経路に構成されるため、本質的に影響し合う回路であり、特に起動時などにおいてこの処理を行うと収束処理が長時間に及ぶことがある。

すなわち、起動時には入力信号の位相は未知であるため、リカバリクロックの位相を線形的に増加させたときに最後の位相になるまでエラーが所望の値まで減少しないこともある。しかも、各ステップにおいてイコライザのエラーの収束待ちの時間を長時間要してしまう。使用するアプリケーションによっては、このような不確定な待機時間を許容できない場合がある。

例えば、車載機器に適用したときに制御信号を送受信するときには、一定時間内に必ず通信処理を終了する必要があり、不確定な待機時間を要する技術を採用することはできない。

本発明は、上記事情に鑑みてなされたもので、その目的は、Ａ／Ｄ変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にする受信機を提供することである。

請求項１記載の発明によれば次のように作用する。例えば起動時には入力信号が無信号状態である。検出部は、入力信号が無信号状態から変化し予め定められた閾値に達するタイミングを検出する。初期位相設定部は、検出部により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリによるリカバリクロックの初期位相とする。そして、Ａ／Ｄ変換器は入力信号をＡ／Ｄ変換する。

これにより、Ａ／Ｄ変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にできる。なお起動時以外にも無信号状態が継続した後に入力信号が変化した場合においても同様に作用し同様の効果を得ることができる。

第１実施形態における全体のシステムの電気的構成例を概略的に示すブロック図受信機の電気的構成例を概略的に示すブロック図ＰＬＬの構成例を概略的に示すブロック図ＰＬＬの出力信号とディバイダの出力信号を概略的に示すタイミングチャート各ノードの信号を概略的に示すタイミングチャート比較例の技術を適用したときのシミュレーション結果第１実施形態の技術を適用したときのシミュレーション結果第２実施形態において、車両内の電気的構成例を概略的に示すブロック図ＣＡＮ−ＦＤのフレームフォーマットの概要を示す図ＣＡＮ−ＦＤのフレームの前半の基本フォーマット及び拡張フォーマットの詳細図受信機の電気的構成例を概略的に示すブロック図記憶部の保持内容例調停フェーズとデータフェーズの境界付近の期間におけるＡＡＦの入力信号と出力信号を概略的に示すタイミングチャート

以下、受信機の幾つかの実施形態について、図面を参照しながら説明する。各実施形態において同一又は類似の機能を備えた構成要件については同一又は類似の符号を付して必要に応じて説明を省略し、各実施形態の特徴部分の説明を中心に行う。

（第１実施形態）
図１は全体のシステム１の電気的構成例を概略的に示している。このシステム１においては、例えば複数の通信ノード２〜５が伝送線路６を通じて接続されており、これらの通信ノード２〜５が所定の規格に基づくプロトコルを用いて伝送線路６を通じて互いに通信可能になっている。各通信ノード２〜５は、ＭＣＵ（Micro Control Unit）７及びトランシーバ８を備える。トランシーバ８の内部には、送信機９と受信機１０とが構成されている。本実施形態では、受信機１０の内容に特徴を備えるため、受信機１０の構成を詳細に説明し、送信機９の内容はその説明を省略する。

図２に受信機１０の詳細例を示す。受信機１０は、ＡＡＦ（Anti Aliasing Filter）１１、Ａ／Ｄ変換器１２、イコライザ１３、タイミングリカバリ１４、検出部１５、初期位相設定部としてのディレイ回路１６、を備える。

受信機１０は、ＡＡＦ１１を通じて信号をＡ／Ｄ変換器１２に入力する。ＡＡＦ１１は通過帯域を制限するフィルタであり、例えば所定の通過帯域にて平坦なゲイン特性となるバターワースフィルタを用いて構成される。ＡＡＦ１１は、Ａ／Ｄ変換器１２で生じる虞のあるエイリアシングを防止するために設けられる。Ａ／Ｄ変換器１２は、ＡＡＦ１１を通じて入力される入力信号をＡ／Ｄ変換する。Ａ／Ｄ変換器１２の出力はイコライザ１３に入力される。

イコライザ１３は、フィードフォワードイコライザ（Feed Forward Equalizer：以下ＦＦＥ）１７、フィードバックイコライザ（Feed Back Equalizer：以下ＦＢＥ）１８、加算器１９、スライサ２０、及び、減算器２１を備える。各ＦＦＥ１７、ＦＢＥ１８は、例えばディジタルフィルタを用いて構成される。ＦＦＥ１７は、主信号より時間的に進んだ干渉波を除去し、ＦＢＥ１８は主信号より時間的に遅れた干渉波を除去する。

加算器１９は、ＦＦＥ１７の出力信号及びＦＢＥ１８の出力信号を加算し、スライサ２０に出力する。スライサ２０は信号波形をデータ値として変換する回路である。減算器２１は、スライサ２０の入力信号と受信データＤＡＴＡの信号差に基づく信号をエラー信号errorとし、このエラー信号errorをＦＦＥ１７、ＦＢＥ１８に出力する。スライサ２０の入出力が互いに同一となるように、エラー信号errorがＦＦＥ１７及びＦＢＥ１８にフィードバックされる。この結果、エラー信号が０となるようにイコライザ１３の設定が収束する。ここでスライサ２０の入出力誤差が所定値より少なくなれば収束完了となる。これにより、ＦＦＥ１７及びＦＢＥ１８は、そのタップ係数がスライサ２０の入出力信号差に応じて得られるエラー信号errorを用いて最適な状態に収束可能になる。これによりイコライザ１３が符号間干渉を除去する処理を担っている。

イコライザ１３の後段にはタイミングリカバリ１４が接続されている。このタイミングリカバリ１４は、イコライザ１３のデータ出力を用いてリカバリクロックＲＣＬＫを生成する。

タイミングリカバリ１４は、位相検出器（Phase Detector：以下、ＰＤ）２２、ループフィルタ（Loop Filter：以下、ＬＦ）２３、ＰＬＬ（Phase Locked Loop）２４、ディバイダ２５、及び、セレクタ２６を備える。タイミングリカバリ１４は、複数の通信ノード２〜５間の通信処理において、受信機１０が入力信号ＡＡＦinを入力したときに、当該入力信号ＡＡＦinからクロックを復元するために用いられる。タイミングリカバリ１４は、受信データＤＡＴＡと、加算器１９とスライサ２０との間の共通接続ノードの信号と、を入力し、これらの信号に基づいてリカバリクロックＲＣＬＫを生成する。

ＰＤ２２は、受信データＤＡＴＡと加算器１９とスライサ２０との間の共通接続ノードの信号とを入力し、これらの信号間の位相を検出し、リカバリクロックＲＣＬＫの位相の増加／減少処理の何れを行うか判定するために設けられる。このＰＤ２２の出力信号はＬＦ２３に入力される。ＬＦ２３はＰＤ２２の出力を積算するループフィルタであり、タイミングリカバリ１４の負帰還動作を安定化させるために設けられる。

ＰＬＬ２４は、例えば水晶発振器を用いて生成された発振信号を逓倍し、この逓倍された発振信号を基準クロックPh0、Ph1、Ph2、Ph3としてディバイダ２５に出力する。図３にＰＬＬ２４の構成例を示す。ＰＬＬ２４は、その内部にＶＣＯ（Voltage Controlled Oscillator）２６を備える。ＶＣＯ２６は、例えば偶数個（例えば４個）の差動型遅延素子２６ａを正帰還接続して構成される。図４に示すように、ＰＬＬ２４は、所定周波数（例えば２．５［ＧＨｚ］）の複数相（例えば４相）の差動信号を基準クロックPh0、Ph1、Ph2、Ph3として出力する。これらのＰＬＬ２４の基準クロックPh0、Ph1、Ph2、Ph3はその位相が互いに９０°ずれている。

ディバイダ２５は、このＰＬＬ２４の出力信号を分周（例えば２０分周）可能に構成され、例えば起動時におけるディレイ回路１６のイネーブル信号enの変化を起点として、ＰＬＬ２４の基準クロックPh0、Ph1、Ph2、Ph3の分周処理を開始し、この基準クロックPh0、Ph1、Ph2、Ph3の複相クロックph0〜ph79を生成し、リカバリクロックＲＣＬＫとしてＭＣＵ７に出力する。

具体的に、ディバイダ２５は、外部から入力されるイネーブル信号enが「Ｌ」から「Ｈ」に変化したタイミングｔａを起点として、この基準クロックPh0、Ph1、Ph2、Ph3を２０分周し、複相クロックとなる８０相の信号ph0〜ph79の出力を開始する。このときディバイダ２５は、１００［ｐｓ］毎に信号ph1〜ph79を順次アクティブレベル「Ｈ」に切替えて出力する。

他方、ＬＦ２３はその出力信号がディバイダ２５によるリカバリクロックＲＣＬＫの位相番号を指定する。これに応じて、セレクタ２６はディバイダ２５の適切な位相の信号ph0〜ph79を選択する。これにより、セレクタ２６はディバイダ２５の出力信号を選択してリカバリクロックＲＣＬＫとする。

図２に示す検出部１５は、コンパレータ２７及び閾値生成部２８を備える。コンパレータ２７は、Ａ／Ｄ変換器１２と並列配置されており、Ａ／Ｄ変換器１２と高速で並列動作するように配置される。コンパレータ２７は、例えばＡ／Ｄ変換器１２の構成よりも簡易なアナログ回路で構成できるため容易に高速化できると共に、回路サイズも極力小規模構成可能な回路となっている。

閾値生成部２８は、例えばバンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路により安定的な基準的な閾値電圧Ｖthを生成するブロックとなっている。閾値電圧Ｖthは、例えば通信開始時における入力信号ＡＡＦinの最大振幅Ｖmax−Ｖmin（但しＶmin＝０）の２分の１に予め定められている。

コンパレータ２７は、ＡＡＦ１１の出力信号を入力すると共に閾値生成部２８によって生成された閾値電圧Ｖthを入力し、これらの入力信号を比較した比較結果を検出信号detとしてディレイ回路１６に出力する。ディレイ回路１６は、図示しないカウンタを備え、検出部１５の検出信号det及びＰＬＬ２４の出力信号に応じてイネーブル信号enを生成し、タイミングリカバリ１４を構成するディバイダ２５に出力する。

このとき、ディレイ回路１６は、通信の開始当初において検出部１５の出力信号がアクティブレベルになった時点からＰＬＬ２４のある所定相の基準クロック（例えばph0）の変化（例えば立上り／立下り信号変化）をカウンタによりカウントし、所定数（例えば１０）をカウントしたときにイネーブル信号enをアクティブレベル（例えば「Ｈ」）に切替えてディバイダ２５に出力する。ここで、前記の「所定数」は、通信の開始当初のリカバリクロックＲＣＬＫの発生タイミングがＡ／Ｄ変換器１２の入力信号の極値（例えば最大値Ｖmax）付近になるように予め設定されていることが望ましい。この詳細は後述する。

以下、データレートが例えば１２５［Ｍｓｐｓ］で規定された１０００ＢＡＳＥ−Ｔを伝送線路６として用いた場合の動作を説明する。本実施形態のタイミングリカバリ１４は、検出部１５及びディレイ回路１６と協働することで、リカバリクロックＲＣＬＫの初期位相を設定するように構成される。このとき、検出部１５及びディレイ回路１６をタイミングリカバリ１４による初期位相の設定時に動作させ、その後、ＭＣＵ７がリカバリクロックＲＣＬＫを用いて受信データＤＡＴＡをサンプリング処理する。なお、Ａ／Ｄ変換器１２の動作周波数と同程度となるリカバリクロックＲＣＬＫの出力周波数は、データレートと同一相当であり概ね１２５［ＭＨｚ］程度になっている。

図５は受信機１０内における回路ノードの信号波形を概略的に示す。本実施形態では、通信ノード２〜５が起動するときに、受信機１０の入力信号ＡＡＦinが無信号状態から始めて変化したときの動作について詳細に説明する。

通信ノード２〜５が起動すると各受信機１０が起動し、入力信号ＡＡＦinが受信機１０に入力される。ＡＡＦ１１は入力信号ＡＡＦinをフィルタ処理することで不要な高調波成分を除去する。ＡＡＦ１１は入力信号ＡＤＣｉｎの帯域を制限するため、入力信号ＡＤＣｉｎの信号波形は、例えばデータレート相当の周波数（例えば１２５［ＭＨｚ］）となる。コンパレータ２７は、図５のタイミングｔ１において、ＡＡＦ１１の出力電圧が閾値電圧Ｖthより大きくなったとき、検出信号detをノンアクティブレベル「Ｌ」からアクティブレベル「Ｈ」に切替える。

ディレイ回路１６は、コンパレータ２７による検出信号detがアクティブレベル「Ｈ」になったタイミングｔ１からＰＬＬ２４の信号ph0の変化をカウンタによりカウントし、図５のタイミングｔ２に示すように、所定数Ｃ０（例えば１０）をカウントしたときにイネーブル信号enをアクティブレベル「Ｈ」に切替える。

ディレイ回路１６は、図５のタイミングｔ２以降に示すように、イネーブル信号enが一度アクティブレベルになったことを検出すると当該アクティブレベルをラッチする。したがって、イネーブル信号enが一旦アクティブレベルに移行すれば、検出部１５の検出信号detがノンアクティブレベル「Ｌ」にたとえ変化したとしても、イネーブル信号enが変化することはない。ディバイダ２５は、図４に示すように、イネーブル信号enがアクティブレベルに移行したことを検出すると、２０分周クロックの初期信号ph0を出力開始する。通信開始当初において、セレクタ２６は信号ph0を選択し、図５のタイミングｔ２からｔ３に示すように、信号ph0がリカバリクロックＲＣＬＫとして選択出力される。

信号ph0によるリカバリクロックＲＣＬＫの初期位相は、概ね入力信号ＡＤＣinの最大値Ｖmax付近となる。これは、ディレイ回路１６のカウンタの所定数Ｃ０が予め調整されているためである。これにより、入力信号ＡＤＣinが最大値Ｖmax付近になるタイミングで、リカバリクロックＲＣＬＫの信号変化を同期させることができる。

この後、図５のタイミングｔ３以降に示すように、タイミングリカバリ１４が、ＰＤ２２、ＬＰ２３により負帰還制御することで、リカバリクロックＲＣＬＫの位相を設定する。このため、通信の開始当初からリカバリクロックＲＣＬＫの位相を最適な位置に合わせることができる。

以下、シミュレーション結果を説明する。図６は比較例の技術（例えば、特許文献１）を用いたときの、起動時からの時間経過に応じたエラー信号errorの大きさ、時間経過に応じた位相の大きさ、のシミュレーション結果を示す波形である。図６に示すように、イコライザが収束するまでリカバリクロックの位相はゆっくり線形的に上昇し、この例では、イコライザが収束するまでｔ＝０．８［ｍｓ］程度の時間を要してしまう。すなわち、比較例の技術を用いると、リカバリクロックＲＣＬＫの位相をゆっくり線形的に上昇させることでリカバリクロックＲＣＬＫのエッジを入力信号ＡＤＣinに対して徐々にずらして逐次検証することになるため、リカバリクロックＲＣＬＫの初期位相を設定するまでに長時間かかってしまう。

図７は本実施形態を適用したときの図６に対応した波形を示している。なお、図６と図７のタイムスケールは同じである。この図７に示すように、ｔ２＜０．１ｍｓを満たすタイミングｔ２において、エラー信号errorを格段に０に近くなるように収束できる。このため、比較例の技術のように、リカバリクロックＲＣＬＫの位相をゆっくり線形的に変化させる必要がなくなる。

本実施形態の技術を用いることで、リカバリクロックＲＣＬＫの初期位相を入力信号ＡＤＣinの最大値Ｖmax付近となる位相に素早く合致させることができる。この結果、通信に必要な待機時間を削減できる。

＜発明者が発見した本実施形態に係る技術課題＞
本実施形態に示すように、イコライザ１３がＦＦＥ１７、ＦＢＥ１８を用いて構成されていると、起動時においてＦＦＥ１７とＦＢＥ１８の収束過程が異なることがある。例えば、この収束過程においては、ＦＢＥ１８による干渉波除去が十分であるものの、ＦＦＥ１７による干渉波除去が不十分であるときには、主信号から時間的に進んだ干渉波が残留するものの、主信号より遅れた干渉波が減少する波形となることがある。

このような場合、背景技術欄に記載したMueller-Muller Timing Recovery技術を用いて、主信号と時間的に前後する干渉波信号の振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用しても、エラー信号が変化してしまい、発明者らは各ＦＦＥ１７、ＦＢＥ１８の収束動作に悪影響を及ぼしてしまうことを突き止めている。

＜本実施形態のまとめ＞
要するに、本実施形態によれば、検出部１５が、起動時の無信号状態から入力信号が変化し閾値電圧Ｖthに達したタイミングｔ１を検出し、ディレイ回路１６がこの検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリ１４によるリカバリクロックＲＣＬＫの初期位相としている。このため、たとえ起動時の無信号状態から入力信号が変化したときにおいても、比較例の技術のようにリカバリクロックＲＣＬＫの位相をゆっくり変化させる必要がなくなり、素早く適切にリカバリクロックＲＣＬＫの初期位相を設定できる。

検出部１５は、Ａ／Ｄ変換器１２と並列して配置されたコンパレータ２７を用いて構成され、コンパレータ２７により閾値電圧Ｖthに達したタイミングｔ２を検出して出力信号とし、ディレイ回路１６はコンパレータ２７の出力信号を所定の時間遅延してタイミングリカバリ１４に出力することでリカバリクロックＲＣＬＫの初期位相とした。この結果、コンパレータ２７及びディレイ回路１６を用いた簡易な回路によりリカバリクロックＲＣＬＫの初期位相を設定できる。

所定の時間は、Ａ／Ｄ変換器１２の入力信号が無信号状態から始めて変化した極値付近として最大値Ｖmax付近となるように予め設定されているため、Ａ／Ｄ変換器１２の入力信号が最大値Ｖmax付近となるタイミングを初期位相とすることができ、通信初期のサンプリングタイミングを適切に設定できる。

タイミングリカバリ１４がリカバリクロックＲＣＬＫを生成するときには、ＰＬＬ２４が基準クロックPh0〜Ph3を出力し、ディレイ回路１６により設定されたリカバリクロックＲＣＬＫの初期位相を起点として、ディバイダ２５が基準クロックPh0〜Ph3の分周を開始して複相クロックph0〜ph79を生成し、これらの複相クロックph0〜ph79に応じてリカバリクロックＲＣＬＫを生成する。これにより、リカバリクロックＲＣＬＫの初期位相を適切に設定してリカバリクロックＲＣＬＫを継続して出力できる。

（第２実施形態）
図８〜図１１は第２実施形態の追加説明図を示す。本実施形態は、伝送線路６を車載ＬＡＮ（Local Area Network）のバス１０６に適用し、車載機器となるＥＣＵ１０２〜１０３がバス１０６に接続されている形態を示す。図８に示すように、バス１０６は分岐点１０６ａなどを備えて車両内に敷設されており、このバス１０６には複数のＥＣＵ１０２〜１０５が接続されている。これにより、複数のＥＣＵ１０２〜１０５はＣＡＮ（Controller Area Network）規格に基づいて通信可能となっている。本実施形態はこのＣＡＮ通信を拡張したＣＡＮ−ＦＤ規格を用いて通信するときの適用例を示す。ＣＡＮ−ＦＤ規格は、可変データレート（Flexible Data Rate）対応の通信規格として考慮されている。

図９にはＣＡＮ−ＦＤ規格の全体フレームの概要を示し、図１０にはフレームの前半の基本フォーマット及び拡張フォーマットの詳細を示している。
ＣＡＮ−ＦＤ規格は、２種類のデータレートのフェーズを混載した通信規格であり、図９に示す前部と後部の調停フェーズ（Arbitration Phase）ＡＰ１、ＡＰ２では、スタンダードなビットレートである最大１［Ｍｂｐｓ］、これらの中間のデータフェーズ（Data Phase）ＤＰでは、高ビットレートである２［Ｍｂｐｓ］以上の通信速度で通信可能と規定されている。

また、図１０に示す調停フェーズＡＰ１のＦＤＦ（FD format indicator）値がレセシブ（recessive）であれば、当該フレーム中のデータフェーズＤＦは高ビットレート化され、ドミナント（dominant）であれば当該フレーム中のデータフェーズの通信速度はスタンダードとなるように規定されている。なお、図１０中の識別符号baseIDは、送信ノード（例えば、自身のＥＣＵ、他のＥＣＵ）を識別するために使用される識別符号を示す。

複数のＥＣＵ１０２〜１０５は信号をバス１０６に送出するが、この信号は分岐点１０６ａで反射することで激しく劣化し、従来技術を適用してもデータフェーズＤＦにおいて通信速度の高速化が困難とされてきた。しかし、第１実施形態に示す技術を基礎とした第２実施形態に係る構成を適用することで、データフェーズＤＦにおける通信を高速化できることが確認されている。以下、この説明を行う。

ＣＡＮ−ＦＤはＣＡＮを拡張した規格であり、搬送波感知多重アクセス／衝突回避方式（ＣＤＭＡ／ＣＡ（Carrier Sense Multiple Access with Collision Avoidance））を用いた通信方式を採用している。車両内では複数のＥＣＵ１０２〜１０５がバス１０６により接続されているが、複数のＥＣＵ１０２〜１０５が同時にバス１０６にデータを送出したときに、調停フェーズＡＰ１にて調停を行い優先順位の高いものが優先的にバス１０６を用いて通信するように規定されている。調停フェーズＡＰ１ではデータ衝突を生じることがあるため、調停フェーズＡＰ１では第１実施形態に示す技術を用いず、データフェーズＤＦにて第１実施形態に示す技術を適用することが望ましい。そもそも調停フェーズＡＰ１、ＡＰ２はスタンダードな低速通信を用いることが規定されているため、第１実施形態で説明した技術を使用する必要性が高くない。この理由からクラシックなＣＡＮレシーバを用いてデータ受信しても良い。

そこで、図１１にこの内容を実現した構成例を示す。図１１に示す受信機１１０が第１実施形態に示す受信機１０と異なるところは、クラシックなＣＡＮレシーバ１２８を備えており、スタンダードなビットレートの調停フェーズＡＰ１、ＡＰ２においてクラシックＣＡＮレシーバ１２８を用いてデータ受信し、高ビットレートのデータフェーズＤＦにおいて第１実施形態の技術を用いてデータ受信しているところである。また受信機１１０はステート制御回路１２９を備え、このステート制御回路１２９によりＦＦＥ１７、ＦＢＥ１８のタップ係数を調整しているところも差異となっている。

受信機１１０は、ＡＡＦ１１、Ａ／Ｄ変換器１２、イコライザ１３に代わるイコライザ１１３、タイミングリカバリ１４、検出部１５、ディレイ回路１６、を備えると共に、クラシックＣＡＮレシーバ１２８及びセレクタ１３３を備える。

イコライザ１１３は、ステート制御回路１２９、スイッチ１３０、及び、トレーニングパターン生成回路１３１を備える。ステート制御回路１２９は、切替部、選択制御部及びデータ受信制御部として機能する要素である。スイッチ１３０は、第１及び第２固定端子及び可動端子を備える３端子スイッチであり、第１固定端子がスライサ２０に接続されると共に第２固定端子がトレーニングパターン生成回路１３１に接続され、可動端子が減算器２１の負入力に接続されると共にＦＢＥ１８のフィードバック入力に接続され、さらにＰＤ２２の入力に接続される。このスイッチ１３０は、ステート制御回路１２９から切替制御可能に設けられている。

ＭＣＵ７は、通常モード、トレーニングモードを何れか選択し、この選択されたモードに基づいて動作する。ＭＣＵ７はトレーニングイネーブル信号ＴＲenをトランシーバに送信することで、これらのモードの状態を受信機１１０のステート制御回路１２９に伝達する。

ステート制御回路１２９は、各ブロックの状態を制御するブロックであり記憶部１３４を備える。ステート制御回路１２９は、ＭＣＵ７からトレーニングイネーブル信号ＴＲenをイネーブル入力するとトレーニングモードに移行し、アンイネーブル入力すると通常モードに移行する。ステート制御回路１２９は、トレーニングモードにおいて、トレーニングパターン生成回路１３１とＦＢＥ１８と減算器２１とＰＤ２２とを接続するようにスイッチ１３０を切替制御し、通常モードにおいてスライサ２０とＦＢＥ１８と減算器２１とＰＤ２２とを接続するようにスイッチ１３０を切替制御する。

トレーニングパターン生成回路１３１は、トレーニングモードで用いられるブロックであり、例えば疑似ランダム符号（PRBS(Pseudo Random Binary Sequence)による２値信号のトレーニングパターンを生成し、調停フェーズＡＰ１に自身のＥＣＵの識別番号に対応した識別符号baseIDを設定すると共に、データフェーズＤＦにトレーニングパターンを設定して信号を出力する。

トレーニングモードにおいて、ステート制御回路１２９は、トレーニングパターン生成回路１３１の出力信号をＦＢＥ１８に入力させる。通常モードにおいては、ステート制御回路１２９は、Ａ／Ｄ変換器１２の出力信号に応じてデータの内容がフレーム中の何れにあるかを判断し、この判断結果に応じて選択信号をセレクタ１３３に出力する。セレクタ１３３は、この選択信号に応じて、クラシックＣＡＮレシーバ１２８又は受信機１１０のデータを選択し、ＭＣＵ７にデータを出力する。なお、スイッチ１３０がスライサ２０側に切替えられているときに、受信機１１０は通常モードでデータ受信することになる。このときの受信機１１０の構成は第１実施形態の受信機１０と同一構成となる。

前記の構成において、まずトレーニングモードにおける動作を詳細に説明する。トレーニングモードは、高ビットレート通信する場合に備えて各ＦＦＥ１７、ＦＢＥ１８のタップ係数を予め収束させるモードである。このトレーニングモードにおいて、トレーニングパターン生成回路１３１は、調停フェーズＡＰ１に識別符号baseIDを設定すると共にデータフェーズＤＦにトレーニングパターンを設定し、当該フレームをＦＢＥ１８に出力してタップ係数を収束させる。このとき、ステート制御回路１２９は、減算器２１のエラー信号errorを最小値まで収束させるようにＦＦＥ１７及びＦＢＥ１８のタップ係数を生成する。これにより、ＦＦＥ１７及びＦＢＥ１８はこのタップ係数に応じてイコライズ機能を調整できるようになる。

トレーニングモードにおいて予めタップ係数の収束処理を実行しておかないと、データフェーズＤＦの信号を受信した後に、受信機１１０がタップ係数の収束動作を開始したとしても収束動作が間に合わない場合がある。

このため、受信機１１０がデータフェーズＤＦの開始直後から正しくデータを受信できるように、トレーニングモードにおいてステート制御回路１２９が予め最適なタップ係数を識別符号baseIDに対応して記憶部１３４に保持しておき、通常モードにおいて識別符号baseIDに応じてタップ係数をＦＦＥ１７、ＦＢＥ１８に書き込む。

ステート制御回路１２９はトレーニングモードに移行するとスイッチ１３０を切替え、トレーニングパターン生成回路１３１を用いてトレーニングを実行し、トレーニング処理を終了するとタップ係数を記憶部１３４に保持する。記憶部１３４が記憶する内容を図１２に示す。このトレーニングモードでは、スライサ２０の出力を用いることなくトレーニングパターンを用いてＦＦＥ１７、ＦＢＥ１８のタップ係数を収束させる。これにより、イコライザ１１３のＦＦＥ１７、ＦＢＥ１８のタップ係数を速やかに収束させることができ、トレーニングモード中の６４ｂｙｔｅのデータフレームにおいてタップ係数を収束させることができる。

本実施形態では記憶部１３４をステート制御回路１２９内に構成した形態を示すが、この記憶部１３４は受信機１１０の内部でも外部でもどのような場所に設置しても良い。図１２に示すように、タップ係数はbaseＩＤに応じて記憶される。そしてタップ係数は内外からの通信に応じて記憶される。これにより、ステート制御回路１２９は通常モードにおいて記憶部１３４からbaseＩＤに応じたタップ係数を読出すことでデータフェーズＤＦにおいて使用可能になる。

その後、ステート制御回路１２９はＭＣＵ７からの指令に応じて通常モードに切り替えられる。ステート制御回路１２９はＡ／Ｄ変換器１２の出力信号を入力し調停フェーズＡＰ１、ＡＰ２、データフェーズＤＦの中の何れのデータを受信しているかを判定し、この状態を判定する。

ステート制御回路１２９は、Ａ／Ｄ変換器１２の出力信号ＡＤＣoutを用いてＣＡＮ−ＦＤフォーマット中のＦＤＦ値がドミナント（dominant）であると判定すると、その後のＢＲＳの受信途中のタイミングにおいて、セレクタ１３３をクラシックＣＡＮレシーバ１２８の側に切替える。これにより、ＦＤＦ値がドミナントであるときには、クラシックＣＡＮレシーバ１２８がスタンダードなビットレートでデータフェーズＤＦの最中にデータ受信できる。

逆に、ステート制御回路１２９は、Ａ／Ｄ変換器１２の出力信号ＡＤＣoutを用いてＦＤＦ値をレセシブであると判定すると、その後のＢＲＳの受信途中において、セレクタ１３３をイコライザ１１３の側に切替える。これにより、ＦＤＦがレセシブであるときに受信機１１０がデータフェーズＤＦにおいて高ビットレートでデータ受信できる。図１３は調停フェーズＡＰ１とデータフェーズＤＦの境界付近の期間におけるＡＡＦ１１の入力信号と出力信号を概略的に示している。ＡＡＦ１１の出力信号はＡ／Ｄ変換器１２の入力信号に相当する。

この図１３に示すように、調停フェーズＡＰ１の後のデータフェーズＤＦの当初のビットの信号Ｓは、その電圧波形が信号反射の影響により大きく歪んだ波形となる。ＡＡＦ１１の入力信号はノイズに埋もれており、仮にＡＡＦ１１の入力信号をイコライザ１１３に入力させたとしても正しく位相推定を行うことができない。しかし、本形態では、ＡＡＦ１１が処理した後の信号をイコライザ１１３及び検出部１５に入力させている。この信号は高調波ノイズが除去され位相推定が実施し易い波形に成形されているため、タイミングリカバリ１４が初期位相を確実に推定できるようになる。

ステート制御回路１２９は、図１３に示すようにＢＲＳの期間中であると判定した後、検出部１５のイネーブル信号enによるディバイダ２５への処理を有効に動作させるようにする。この結果、検出部１５がこのビットの信号Ｓの立上りを閾値電圧Ｖthにより検出し、ディレイ回路１６が信号Ｓの最大値付近をリカバリクロックＲＣＬＫの初期位相に設定できる。これにより、高ビットレートのデータフェーズＤＦにおけるリカバリクロックＲＣＬＫの初期位相を確実に設定できる。

以上説明したように、本実施形態によれば、前述実施形態と同様の作用効果を奏する。
また記憶部１３４には識別符号baseIDとタップ係数とが対応付けて予め保持され、ステート制御回路１２９は記憶部１３４に保持された識別符号baseIDに応じてタップ係数を切替えてＣＡＮ規格に基づく通信を行うため、識別符号baseIDに応じたタップ係数を用いてイコライザ１１３を収束させることができる。

受信機１１０は、トレーニングモードにおいてイコライザ１１３のタップ係数を設定して予め記憶部１３４に記憶させており、通常モードにおいてイコライザ１１３に記憶部１３４に記憶されたタップ係数を設定してデータ受信するようになっている。このため通常モードにおいて適切なタップ係数を素早く設定できるようになる。これにより、例えばデータフェーズＤＦにおいて高ビットレートで通信する場合においても、記憶部１３４のタップ係数を素早く設定でき高ビットレートの通信に即座に対応できる。

また受信機１１０は、セレクタ１３３を用いてクラシックＣＡＮレシーバ１２８とイコライザ１１３の出力データとを切り替えて受信データＲＸＤとしているため、スタンダードなビットレートのデータと高ビットレートのデータの受信時に受信系を切換えて使用できる。

図面中、１２はＡ／Ｄ変換器、１３、１１３はイコライザ、１４はタイミングリカバリ、１５は検出部、１６はディレイ回路（初期位相設定部）、１２９はステート制御回路（切替部、選択制御部、データ受信制御部）、ＤＦはデータフェーズ、ＡＰ１、ＡＰ２は調停フェーズ、を示す。

Claims

入力信号をＡ／Ｄ変換するＡ／Ｄ変換器（１２）と、
前記Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザ（１３、１１３）と、
前記イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ（１４）と、
前記入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部（１５）と、
前記検出部により検出されるタイミング後に所定の時間経過したタイミングを前記タイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部（１６）と、を備え、
前記タイミングリカバリは、基準クロックを出力するＰＬＬ（２４）と、前記ＰＬＬの基準クロックを分周するディバイダ（２５）と、を備え、
前記リカバリクロックを生成するときには、前記ＰＬＬが基準クロックを出力し、前記初期位相設定部により設定されたリカバリクロックの初期位相を起点として前記ディバイダが基準クロックの分周を開始して複相クロックを生成し、この複相クロックに応じて前記リカバリクロックを生成する受信機。
請求項１記載の受信機において、
前記検出部は、前記Ａ／Ｄ変換器と並列して配置されたコンパレータ（２７）を用いて構成され、前記コンパレータにより閾値に達したタイミングを検出して出力信号とし、
前記初期位相設定部は、前記コンパレータの出力信号を所定の時間遅延して前記タイミングリカバリに出力することにより前記リカバリクロックの初期位相とするディレイ回路（１６）を用いて構成される受信機。
請求項２記載の受信機において、
前記所定の時間は、前記Ａ／Ｄ変換器の入力信号が無信号状態から始めて変化して極値付近となるように予め定められる受信機。
入力信号をＡ／Ｄ変換するＡ／Ｄ変換器（１２）と、
前記Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザ（１３、１１３）と、
前記イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ（１４）と、
前記入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部（１５）と、
前記検出部により検出されるタイミング後に所定の時間経過したタイミングを前記タイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部（１６）と、
前記入力信号をＣＡＮ規格に基づいてデータ受信するクラシックＣＡＮレシーバ（１２８）と、
前記クラシックＣＡＮレシーバのデータ出力と前記イコライザ（１１３）によりイコライズされ出力されるデータ出力との何れかを選択するセレクタ（１３３）と、
前記ＣＡＮ規格における調停フェーズ（ＡＦ１）のＦＤＦ値に応じて前記セレクタを選択制御することで、データフェーズ（ＤＦ）における前記クラシックＣＡＮレシーバのデータ出力と前記イコライザのデータ出力とを選択する選択制御部（１２９）と、を備える受信機。
入力信号をＡ／Ｄ変換するＡ／Ｄ変換器（１２）と、
前記Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザ（１３、１１３）と、
前記イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ（１４）と、
前記入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部（１５）と、
前記検出部により検出されるタイミング後に所定の時間経過したタイミングを前記タイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部（１６）と、を備え、
前記イコライザはタップ係数が設定されることで動作するように構成され、
ＣＡＮ規格に基づく識別符号（baseID）と前記タップ係数とが対応付けて保持され記憶部（１３４）を参照し、前記ＣＡＮ規格に基づく通信を行うときに前記記憶部に保持された識別符号に応じて前記タップ係数を切り替える切替部（１２９）をさらに備える受信機。
入力信号をＡ／Ｄ変換するＡ／Ｄ変換器（１２）と、
前記Ａ／Ｄ変換器の出力をイコライズし符号間干渉を除去してデータ出力とするイコライザ（１３、１１３）と、
前記イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ（１４）と、
前記入力信号が無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部（１５）と、
前記検出部により検出されるタイミング後に所定の時間経過したタイミングを前記タイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部（１６）と、を備え、
前記イコライザはタップ係数が設定されることで動作するように構成され、
前記イコライザのタップ係数を収束させるトレーニングモードと、
前記イコライザを通じてデータ受信する通常モードと、を備え、
前記トレーニングモードにおいて収束されたタップ係数を保持する記憶部（１３４）から前記タップ係数を読出し前記通常モードにおいて読出されたタップ係数を前記イコライザに設定してデータ受信させるデータ受信制御部（１２９）をさらに備える受信機。
請求項５又は６記載の受信機において、
前記入力信号をＣＡＮ規格に基づいてデータ受信するクラシックＣＡＮレシーバ（１２８）と、
前記クラシックＣＡＮレシーバのデータ出力と前記イコライザ（１１３）によりイコライズされ出力されるデータ出力との何れかを選択するセレクタ（１３３）と、
前記ＣＡＮ規格における調停フェーズ（ＡＦ１）のＦＤＦ値に応じて前記セレクタを選択制御することで、データフェーズ（ＤＦ）における前記クラシックＣＡＮレシーバのデータ出力と前記イコライザのデータ出力とを選択する選択制御部（１２９）と、を備える受信機。
請求項６又は７記載の受信機において、
前記イコライザはタップ係数が設定されることで動作するように構成され、
ＣＡＮ規格に基づく識別符号（baseID）と前記タップ係数とが対応付けて保持され記憶部（１３４）を参照し、前記ＣＡＮ規格に基づく通信を行うときに前記記憶部に保持された識別符号に応じて前記タップ係数を切り替える切替部（１２９）をさらに備える受信機。
請求項４又は７記載の受信機において、
前記検出部は、前記Ａ／Ｄ変換器と並列して配置されたコンパレータ（２７）を用いて構成され、前記コンパレータにより閾値に達したタイミングを検出して出力信号とし、
前記初期位相設定部は、前記コンパレータの出力信号を所定の時間遅延して前記タイミングリカバリに出力することにより前記リカバリクロックの初期位相とするディレイ回路（１６）を用いて構成される受信機。
請求項１から９の何れか一項に記載の受信機において、
車載機器（１０２〜１０５）に用いられる受信機。