JP4168329B2

JP4168329B2 - 位相波形ゲイン制御装置

Info

Publication number: JP4168329B2
Application number: JP2003020554A
Authority: JP
Inventors: 拓哉第新
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-01-29
Filing date: 2003-01-29
Publication date: 2008-10-22
Anticipated expiration: 2023-01-29
Also published as: JP2004235858A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＶＣ（ＤｉｇｉｔａｌＶｉｄｅｏＣａｍｅｒａ）やデジタルデータ伝送分野のリードチャンネル信号処理部分に関するものである。従来多く用いられているクロック抽出用ＰＬＬ装置において、ＤＶＣ等、入力信号が大きくばらつくような場合では、位相検出装置のゲインが大きく変動し、ＰＬＬを安定に動作させることが困難であったが、本発明では位相検出装置におけるゲイン変動を比較的簡単な方法で吸収し、入力信号の性質に関わらずＰＬＬを安定に動作させる装置を提供する。
【０００２】
【従来の技術】
ＤＶＣや、デジタルデータ伝送分野の中で、特にリードチャネル信号処理部分は、従来アナログ回路で構成されていることが殆どであり、製造工程における調整項目が多く、又、コスト、保守の面で、不利なことが多かった。
しかし、近年のデジタルＬＳＩのプロセス進化に伴い、リードチャネル信号処理部分のデジタル化が可能となってきた。その中でもクロック抽出用ＰＬＬ装置は、特に重要な信号処理部分である。更に、その構成要素である位相検出手段が最も需要であるが、従来は、
▲１▼ゼロクロス位相を検出する方法
▲２▼９０°位相ずれ（ｓｉｎ、ｃｏｓ）のキャリアを掛け算してＩ、Ｑ変換する方法が殆どである。
【０００３】
特に、上記▲２▼の方法では、入力信号の振幅周波数特性のばらつきや、入力信号のランレグス分布によっては、位相検出手段の時間率で見た実効ゲインが大きく変動することで、ＰＬＬの一巡ループゲインが変動してしまい、ジッターが悪化する恐れがある。
【０００４】
例として、特開平２００１−１０３１１１号公報に開示されているように、コスタスループ回路が開示されており、ｓｉｎ、ｃｏｓを乗算してＩ相、Ｑ相に展開して位相検出する方法では前述のように入力信号の性質によっては、実効ゲインが変動する。
又、特開平９−１５３２６２号公報に開示されているように、ＤＶＣ等の磁気記録再生装置におけるクロック抽出装置においても、同様に、入力信号の性質による変動を受けることが予想される。
【０００５】
図５は、周知の位相を検出するための回路構成を示したものであり、Ｓｉｎ１１４とＣｏｓ１１２を入力信号に対して乗算部１１１、１１３で掛け算してＩ相、Ｑ相のベクトルに変換する。そしてフィルタ（ＬＰＦ）１１５、１１６で掛け算したキャリア成分を減衰させ、その出力同士を、乗算部１１７で掛け算して出力する。
【０００６】
この方式では、ロックしたときの瞬時位相の平均値が０になればよく、瞬時位相の絶対値を出力するものではない。従って、位相検出特性も、瞬時位相出力を平均化して観測する必要がある。
【０００７】
図６は、入力信号に、ランレングスがランダムに存在する場合でかつ、振幅周波数特性が±６ｄＢばらついたときの、位相検出特性を示したものである。
この図６に開示されていることから、明らかなように、位相検出特性の傾き、すなわちゲインが変動していることがわかる。
【０００８】
【特許文献１】
特開２００２−１３１７９９号公報（第５頁第３図）
【０００９】
【発明が解決しようとする課題】
しかしながら、従来技術で説明したコスタスループ等で広く用いられている位相検出方法では、本質的に入力信号のばらつきの影響がそのまま、位相検出ゲインの変動として出力に現れてくるという問題がある。
【００１０】
従って、入力信号にばらつきがあっても、位相検出ゲインが変動しないような位相波形ゲイン制御方法及び位相波形ゲイン制御装置に解決しなければならない課題を有する。
【００１１】
【課題を解決するための手段】
上記課題を達成するために、本発明に係る位相波形ゲイン制御装置は、次に示す構成にすることである。
【００１３】
（１）位相波形ゲイン制御装置は、アナログ信号を所定のサンプリングクロックでサンプリングしてデジタル信号に変換するアナログデジタル変換手段と、前記アナログデジタル変換手段により変換されたデジタル信号を等化する等化手段と、前記等化手段により得られた等化データから位相情報を抽出し、該抽出された位相情報に基づき位相差の高域成分を除去して平均化し、該平均化されたデータをアナログ値に変換して出力する位相検出手段と、前記位相検出手段により出力するアナログ値に基づいて前記サンプリングクロックを生成するサンプリングクロック生成手段と、を備えたＰＬＬ回路であって、前記位相検出手段は、前記等化データをＩ、Ｑ信号にして、所定の帯域周波数のベクトル情報を抽出する帯域周波数乗算手段と、帯域周波数乗算手段で得られた情報を平均化して実効ゲインを生成する実効ゲイン算出手段と、前記実効ゲイン算出手段により算出された実効ゲインの逆特性になるように近似させた逆特性実効ゲインを記憶する逆特性実効ゲイン記憶手段と、前記逆特性実効ゲイン記憶手段により記憶されている逆特性実効ゲインを、前記等化データをＩ、Ｑ信号にして掛け算して得られた本線信号に掛け算して補正するゲイン補正手段と、からなる位相検出器を有する位相波形ゲイン制御装置である。
【００１４】
このように、等化器で得られたＩ相及びＱ相のベクトル情報から所定帯域周波数のベクトル情報を抽出し、その抽出した信号を掛け算することで実効ゲインの大きさを算出し、この算出された実効ゲインの逆特性の逆特性実効ゲインを記憶しておき、Ｉ相及びＱ相を掛け算して得られた本線の信号と逆特性実効ゲインを掛け算することで、実効ゲインの変動を吸収して、ゲインの変動を抑制する。
【００１５】
【発明の実施の形態】
次に、本願発明に係る位相波形ゲイン制御装置の実施形態について、図面を参照して説明する。
【００１６】
本願発明に係る位相波形ゲイン制御装置は、入力信号のばらつきによるゲイン変動を吸収するもので、図１に示すように、磁気テープの記録情報を抽出する再生ヘッド１１と、再生ヘッド１１で抽出された信号を増幅する増幅器（ＡＭＰ）１２と、増幅器１２で増幅された信号を電圧制御発振器（ＶＣＯ）１６からのサンプリングクロック信号に同期させてサンプリングしてデジタルデータを出力するアナログデジタル変換器（ＡＤＣ）１３と、デジタルデータにされた信号を等化する等化器１４と、等化器１４からの出力情報から位相情報を抽出して位相差制御信号を生成する位相周波数制御器１５と、この位相周波数制御器１５からの位相差制御信号に基づいてサンプリングクロック信号を生成する電圧制御発振器（ＶＣＯ）１６とからなる。この中で、アナログデジタル変換器（ＡＤＣ）１３、等化器１４、位相周波数制御器１５、電圧制御発振器（ＶＣＯ）１６でＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）を構成する。
【００１７】
位相周波数制御器１５は、等化器１４の出力情報から位相情報を抽出する位相検出器１７と、位相検出器１７で抽出された位相情報を検出して位相差の高域成分を除去して平均化するループフィルタ１８と、ループフィルタ１８で平均化されたデータをアナログ値に変換するデジタルアナログ変換器（ＤＡＣ）１９とからなり、デジタルアナログ変換器（ＤＡＣ）１９で変換されたアナログ値が電圧制御発振器（ＶＣＯ）１６に供給される。電圧制御発振器（ＶＣＯ）１６はループフィルタ１８の出力電圧により周波数を制御してサンプリングクロック信号の生成が行われ、生成したサンプリングクロック信号がアナログデジタル変換器（ＡＤＣ）１３に供給する。
【００１８】
位相検出器１７は、等化器１４から得られた等化信号から実効ゲインを抽出し、その抽出した実効ゲインの逆特性の逆特性実効ゲインを作成して位相情報を生成することで、入力信号のばらつきの影響を吸収するものであり、図２に示すように、その構成は、入力信号である等化器１４（図１参照）の等化信号を入力して本線信号を生成する複素演算部２１と、複素演算部２１で生成されたＩ相とＱ相のデータを入力して実効ゲインを算出すると共にその算出した実効ゲインの逆特性実効ゲインを生成して記憶すると共に、記憶されている逆特性実効ゲインを位相差乗算器に出力する位相情報検出部３１と、複素演算部２１からの本線信号と位相情報検出部３１からの逆特性実効ゲインとを乗算して位相差信号として出力する位相差乗算器４１とからなる。
【００１９】
複素演算部２１は、等化信号をＩ相とＱ相のベクトル情報にして乗算して本線信号を生成するものであり、等化信号とＳｉｎ２２からの信号を乗算するＩ相乗算器２３と、等化信号とＣｏｓ２４からの信号を乗算するＱ相乗算器２５と、Ｉ相乗算器２３で得られたＩ相のデータのうちキャリア成分を減衰させるＩ相フィルタ（ＬＰＦ）２６と、Ｑ相乗算器２５で得られたＱ相のデータのうちキャリア成分を減衰させるＱ相フィルタ（ＬＰＦ）２７と、Ｉ相フィルタ（ＬＰＦ）２６からの信号とＱ相フィルタ（ＬＰＦ）２７からの信号とを乗算して本線信号を出力するＩ／Ｑ相乗算器２８とからなる。
【００２０】
位相情報検出部３１は、複素演算部２１のＩ相フィルタ（ＬＰＦ）２６からのＩ相のデータを入力するI相遅延部３２と、Ｑ相フィルタ（ＬＰＦ）２７からのＱ相のデータを入力するＱ相遅延部３３と、Ｉ相遅延部３２からの信号とＱ相遅延部３３からの信号を加算するＩ／Ｑ相加算器３４と、Ｉ／Ｑ相加算器３４で加算された信号のキャリア成分を減衰させ、実効ゲイン信号を出力するゲインフィルタ（ＬＰＦ）３５と、ゲインフィルタ（ＬＰＦ）３５で生成された実効ゲイン信号から逆特性の逆特性実効ゲイン信号を生成して記憶すると共に、この記憶している逆特性ゲイン信号を位相差乗算器４１に入力する補正データ算出部３６とからなる。
Ｉ相遅延部３２は、Ｉ相データを遅延させるＤｅｌａｙ３７とＩ相信号とを掛け算して所定帯域周波数のデータを抽出するＩ相帯域周波数乗算器３８で構成されている。
Ｑ相遅延部３３は、Ｑ相データを遅延させるＤｅｌａｙ３９とＱ相信号とを掛け算して所定帯域周波数のデータを抽出するＱ相帯域周波数乗算器４０で構成されている。
【００２１】
このような構成からなる位相検出制御装置において、図１に示すように、先ず、再生ヘッド１１でテープの記録情報を抽出し、増幅器（ＡＭＰ）１２で増幅する。この増幅された信号を、アナログデジタル変換器（ＡＤＣ）１３でデジタルデータに変換する。
そして、等化器１４で入力波形を等化する。位相検出器１７では、等化器１４の出力情報から、位相情報を検出し、ループフィルタ１８で平均化する。その平均化された出力データを、デジタルアナログ変換器（ＤＡＣ）１９でアナログ値に変換して、発振器の制御値として、電圧制御発振器（ＶＣＯ）１６に入力する。
電圧制御発振器（ＶＣＯ）１６が発振したクロックが、アナログデジタル変換器（ＡＤＣ）１３のサンプリングクロック信号となる。このように等化器１４から出力された等化データに基づいてフィードバックループを形成することにより、入力信号に同期したクロックを生成し、ＰＬＬとしての動作をさせることができる。特に、本発明では、位相検出器１７に関して、比較的簡単にＰＬＬのループ特性を安定にする方法を提案するものである。
【００２２】
それは、位相検出器１７において、図２に示すように、Ｓｉｎ２２、Ｃｏｓ２４をＩ相乗算器２３、Ｑ相乗算器２５で掛け算し、Ｉ相、Ｑ相のベクトル情報に変換する。
Ｉ相フィルタ２６、Ｑ相フィルタ２７でキャリア成分を減衰させ、その出力であるＩ相、Ｑ相のデータを位相情報検出部３１に入力する。Ｉ相、Ｑ相のデータをそれぞれ、Ｉ相遅延部３２、Ｑ相遅延部３３のＤｅｌａｙ３７、３９で遅らせ、Ｉ相帯域周波数乗算器３８、Ｑ相帯域周波数乗算器４０でそれぞれ掛け算する。その出力を、Ｉ／Ｑ相加算器３４で加算する。この演算は、Ｉ相、Ｑ相のベクトルの内積を求めていることに相当する。
即ち、瞬時ベクトルの大きさがここで求まり、実効ゲインの大きさが算出されることとなる。ゲインフィルタ（ＬＰＦ）３５の出力が、位相検出の実効ゲインを平均化したものとなり、位相検出器１７のゲインを検波した結果となる。
そして、補正データ算出部３６を用いて、ゲインフィルタ（ＬＰＦ）３５の出力値の逆特性となるような変換データ（逆特性実効ゲイン信号）を記憶させておき、位相差乗算器４１で本線信号と掛け算することによって、位相検出器１７の実効ゲインの変動を吸収する。
【００２３】
又、補正データ算出部３６に記憶させる変換係数を、任意に設定することにより、ゲインコントロールの補正量を決めることができる。
【００２４】
図３は、補正データ算出部３６のゲイン変換カーブを示したものであり、図中の、プロットされた点は、それぞれ、入力信号の振幅周波数特性と、ランレングス分布を変えたときの、図２に示すゲインフィルタ（ＬＰＦ）３５の出力値と、位相検出器１７の実効ゲインの関係を示している。このデータを、近似したカーブデータが、グラフ４２である。また、グラフ４３は、グラフ４２の逆特性のカーブデータである。本発明では、グラフ４３の特性を用いて、ゲイン変動を吸収している。
【００２５】
図４は、逆特性実効ゲイン信号を用いて実効ゲインを吸収した様子を表わしたものであり、入力レベルの信号（＋６ｄＢ、−６ｄＢの信号）に対してゲインを吸収するように作用することで、入力信号（０ｄＢの信号）のサインカーブに近似して両方の入力信号（＋６ｄＢ、−６ｄＢの信号）が変化することが容易に理解でき、これは、図６に示す従来方式の位相検出特性と比べて明らかに、ゲインの変動が少なくなっていることがわかる。その結果、入力信号のばらつきの影響を吸収することによって、ＰＬＬを安定に動作させることができるのである。
【００２６】
【発明の効果】
以上説明したように、本願の位相波形ゲイン制御装置は、等化器を通過した等化データから実効ゲインの逆特性の逆特性実効ゲインで実効ゲインのばらつきを抑制するようにしたことで、入力信号のバラツキを抑制することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る位相検出制御装置を略示的に示したブロック図である。
【図２】同、位相検出器を略示的に示したブロック図である。
【図３】同、ゲイン変換特性をグラフに表わしたものである。
【図４】同、位相検出特性をグラフに表わしたものである。
【図５】従来技術の位相検出方式を表わした回路図である。
【図６】同、従来方式の位相検出方式による位相検出特性を表わしたグラフである。
【符号の説明】
１１；再生ヘッド、１２；増幅器、１３；アナログデジタル変換器、１４；等化器、１５；位相周波数制御器、１６；電圧制御発振器、１７；位相検出器、１８；ループフィルタ、１９；デジタルアナログ変換器、２１；複素演算部、２２；Ｓｉｎ、２３；Ｉ相乗算器、２４；Ｃｏｓ、２５；Ｑ相乗算器、２６；Ｉ相フィルタ、２７；Ｑ相フィルタ、２８；Ｉ／Ｑ相乗算部、３１；位相情報検出部、３２；Ｉ相遅延部、３３；Ｑ相遅延部、３４；Ｉ／Ｑ相加算器、３５；ゲインフィルタ、３６；補正データ算出部、３７；Ｄｅｌａｙ、３８；Ｉ相帯域周波数乗算器、３９；Ｄｅｌａｙ、４０；Ｑ相帯域周波数乗算器、４１；位相乗算器。

Claims

アナログ信号を所定のサンプリングクロックでサンプリングしてデジタル信号に変換するアナログデジタル変換手段と、
前記アナログデジタル変換手段により変換されたデジタル信号を等化する等化手段と、
前記等化手段により得られた等化データから位相情報を抽出し、該抽出された位相情報に基づき位相差の高域成分を除去して平均化し、該平均化されたデータをアナログ値に変換して出力する位相検出手段と、
前記位相検出手段により出力するアナログ値に基づいて前記サンプリングクロックを生成するサンプリングクロック生成手段と、を備えたＰＬＬ回路であって、
前記位相検出手段は、
前記等化データをＩ、Ｑ信号にして、所定の帯域周波数のベクトル情報を抽出する帯域周波数乗算手段と、
帯域周波数乗算手段で得られた情報を平均化して実効ゲインを生成する実効ゲイン算出手段と、
前記実効ゲイン算出手段により算出された実効ゲインの逆特性になるように近似させた逆特性実効ゲインを記憶する逆特性実効ゲイン記憶手段と、
前記逆特性実効ゲイン記憶手段により記憶されている逆特性実効ゲインを、前記等化データをＩ、Ｑ信号にして掛け算して得られた本線信号に掛け算して補正するゲイン補正手段と、
からなる位相検出器を有する位相波形ゲイン制御装置。