JP4168329B2 - 位相波形ゲイン制御装置 - Google Patents

位相波形ゲイン制御装置 Download PDF

Info

Publication number
JP4168329B2
JP4168329B2 JP2003020554A JP2003020554A JP4168329B2 JP 4168329 B2 JP4168329 B2 JP 4168329B2 JP 2003020554 A JP2003020554 A JP 2003020554A JP 2003020554 A JP2003020554 A JP 2003020554A JP 4168329 B2 JP4168329 B2 JP 4168329B2
Authority
JP
Japan
Prior art keywords
phase
gain
effective gain
signal
analog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003020554A
Other languages
English (en)
Other versions
JP2004235858A (ja
Inventor
拓哉 第新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2003020554A priority Critical patent/JP4168329B2/ja
Publication of JP2004235858A publication Critical patent/JP2004235858A/ja
Application granted granted Critical
Publication of JP4168329B2 publication Critical patent/JP4168329B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、DVC(Digital Video Camera)やデジタルデータ伝送分野のリードチャンネル信号処理部分に関するものである。 従来多く用いられているクロック抽出用PLL装置において、DVC等、入力信号が大きくばらつくような場合では、位相検出装置のゲインが大きく変動し、PLLを安定に動作させることが困難であったが、本発明では位相検出装置におけるゲイン変動を比較的簡単な方法で吸収し、入力信号の性質に関わらずPLLを安定に動作させる装置を提供する。
【0002】
【従来の技術】
DVCや、デジタルデータ伝送分野の中で、特にリードチャネル信号処理部分は、従来アナログ回路で構成されていることが殆どであり、製造工程における調整項目が多く、又、コスト、保守の面で、不利なことが多かった。
しかし、近年のデジタルLSIのプロセス進化に伴い、リードチャネル信号処理部分のデジタル化が可能となってきた。その中でもクロック抽出用PLL装置は、特に重要な信号処理部分である。更に、その構成要素である位相検出手段が最も需要であるが、従来は、
▲1▼ゼロクロス位相を検出する方法
▲2▼90°位相ずれ(sin、cos)のキャリアを掛け算してI、Q変換する方法が殆どである。
【0003】
特に、上記▲2▼の方法では、入力信号の振幅周波数特性のばらつきや、入力信号のランレグス分布によっては、位相検出手段の時間率で見た実効ゲインが大きく変動することで、PLLの一巡ループゲインが変動してしまい、ジッターが悪化する恐れがある。
【0004】
例として、特開平2001−103111号公報に開示されているように、コスタスループ回路が開示されており、sin、cosを乗算してI相、Q相に展開して位相検出する方法では前述のように入力信号の性質によっては、実効ゲインが変動する。
又、特開平9−153262号公報に開示されているように、DVC等の磁気記録再生装置におけるクロック抽出装置においても、同様に、入力信号の性質による変動を受けることが予想される。
【0005】
図5は、周知の位相を検出するための回路構成を示したものであり、Sin114とCos112を入力信号に対して乗算部111、113で掛け算してI相、Q相のベクトルに変換する。そしてフィルタ(LPF)115、116で掛け算したキャリア成分を減衰させ、その出力同士を、乗算部117で掛け算して出力する。
【0006】
この方式では、ロックしたときの瞬時位相の平均値が0になればよく、瞬時位相の絶対値を出力するものではない。従って、位相検出特性も、瞬時位相出力を平均化して観測する必要がある。
【0007】
図6は、入力信号に、ランレングスがランダムに存在する場合でかつ、振幅周波数特性が±6dBばらついたときの、位相検出特性を示したものである。
この図6に開示されていることから、明らかなように、位相検出特性の傾き、すなわちゲインが変動していることがわかる。
【0008】
【特許文献1】
特開2002−131799号公報 (第5頁 第3図)
【0009】
【発明が解決しようとする課題】
しかしながら、従来技術で説明したコスタスループ等で広く用いられている位相検出方法では、本質的に入力信号のばらつきの影響がそのまま、位相検出ゲインの変動として出力に現れてくるという問題がある。
【0010】
従って、入力信号にばらつきがあっても、位相検出ゲインが変動しないような位相波形ゲイン制御方法及び位相波形ゲイン制御装置に解決しなければならない課題を有する。
【0011】
【課題を解決するための手段】
上記課題を達成するために、本発明に係る位相波形ゲイン制御装置は、次に示す構成にすることである。
【0013】
(1)位相波形ゲイン制御装置は、アナログ信号を所定のサンプリングクロックでサンプリングしてデジタル信号に変換するアナログデジタル変換手段と、前記アナログデジタル変換手段により変換されたデジタル信号を等化する等化手段と、前記等化手段により得られた等化データから位相情報を抽出し、該抽出された位相情報に基づき位相差の高域成分を除去して平均化し、該平均化されたデータをアナログ値に変換して出力する位相検出手段と、前記位相検出手段により出力するアナログ値に基づいて前記サンプリングクロックを生成するサンプリングクロック生成手段と、を備えたPLL回路であって、前記位相検出手段は、前記等化データをI、Q信号にして、所定の帯域周波数のベクトル情報を抽出する帯域周波数乗算手段と、帯域周波数乗算手段で得られた情報を平均化して実効ゲインを生成する実効ゲイン算出手段と、前記実効ゲイン算出手段により算出された実効ゲインの逆特性になるように近似させた逆特性実効ゲインを記憶する逆特性実効ゲイン記憶手段と、前記逆特性実効ゲイン記憶手段により記憶されている逆特性実効ゲインを、前記等化データをI、Q信号にして掛け算して得られた本線信号に掛け算して補正するゲイン補正手段と、からなる位相検出器を有する位相波形ゲイン制御装置である
【0014】
このように、等化器で得られたI相及びQ相のベクトル情報から所定帯域周波数のベクトル情報を抽出し、その抽出した信号を掛け算することで実効ゲインの大きさを算出し、この算出された実効ゲインの逆特性の逆特性実効ゲインを記憶しておき、I相及びQ相を掛け算して得られた本線の信号と逆特性実効ゲインを掛け算することで、実効ゲインの変動を吸収して、ゲインの変動を抑制する。
【0015】
【発明の実施の形態】
次に、本願発明に係る位相波形ゲイン制御装置の実施形態について、図面を参照して説明する。
【0016】
本願発明に係る位相波形ゲイン制御装置は、入力信号のばらつきによるゲイン変動を吸収するもので、図1に示すように、磁気テープの記録情報を抽出する再生ヘッド11と、再生ヘッド11で抽出された信号を増幅する増幅器(AMP)12と、増幅器12で増幅された信号を電圧制御発振器(VCO)16からのサンプリングクロック信号に同期させてサンプリングしてデジタルデータを出力するアナログデジタル変換器(ADC)13と、デジタルデータにされた信号を等化する等化器14と、等化器14からの出力情報から位相情報を抽出して位相差制御信号を生成する位相周波数制御器15と、この位相周波数制御器15からの位相差制御信号に基づいてサンプリングクロック信号を生成する電圧制御発振器(VCO)16とからなる。この中で、アナログデジタル変換器(ADC)13、等化器14、位相周波数制御器15、電圧制御発振器(VCO)16でPLL(Phase Locked Loop)を構成する。
【0017】
位相周波数制御器15は、等化器14の出力情報から位相情報を抽出する位相検出器17と、位相検出器17で抽出された位相情報を検出して位相差の高域成分を除去して平均化するループフィルタ18と、ループフィルタ18で平均化されたデータをアナログ値に変換するデジタルアナログ変換器(DAC)19とからなり、デジタルアナログ変換器(DAC)19で変換されたアナログ値が電圧制御発振器(VCO)16に供給される。電圧制御発振器(VCO)16はループフィルタ18の出力電圧により周波数を制御してサンプリングクロック信号の生成が行われ、生成したサンプリングクロック信号がアナログデジタル変換器(ADC)13に供給する。
【0018】
位相検出器17は、等化器14から得られた等化信号から実効ゲインを抽出し、その抽出した実効ゲインの逆特性の逆特性実効ゲインを作成して位相情報を生成することで、入力信号のばらつきの影響を吸収するものであり、図2に示すように、その構成は、入力信号である等化器14(図1参照)の等化信号を入力して本線信号を生成する複素演算部21と、複素演算部21で生成されたI相とQ相のデータを入力して実効ゲインを算出すると共にその算出した実効ゲインの逆特性実効ゲインを生成して記憶すると共に、記憶されている逆特性実効ゲインを位相差乗算器に出力する位相情報検出部31と、複素演算部21からの本線信号と位相情報検出部31からの逆特性実効ゲインとを乗算して位相差信号として出力する位相差乗算器41とからなる。
【0019】
複素演算部21は、等化信号をI相とQ相のベクトル情報にして乗算して本線信号を生成するものであり、等化信号とSin22からの信号を乗算するI相乗算器23と、等化信号とCos24からの信号を乗算するQ相乗算器25と、I相乗算器23で得られたI相のデータのうちキャリア成分を減衰させるI相フィルタ(LPF)26と、Q相乗算器25で得られたQ相のデータのうちキャリア成分を減衰させるQ相フィルタ(LPF)27と、I相フィルタ(LPF)26からの信号とQ相フィルタ(LPF)27からの信号とを乗算して本線信号を出力するI/Q相乗算器28とからなる。
【0020】
位相情報検出部31は、複素演算部21のI相フィルタ(LPF)26からのI相のデータを入力するI相遅延部32と、Q相フィルタ(LPF)27からのQ相のデータを入力するQ相遅延部33と、I相遅延部32からの信号とQ相遅延部33からの信号を加算するI/Q相加算器34と、I/Q相加算器34で加算された信号のキャリア成分を減衰させ、実効ゲイン信号を出力するゲインフィルタ(LPF)35と、ゲインフィルタ(LPF)35で生成された実効ゲイン信号から逆特性の逆特性実効ゲイン信号を生成して記憶すると共に、この記憶している逆特性ゲイン信号を位相差乗算器41に入力する補正データ算出部36とからなる。
I相遅延部32は、I相データを遅延させるDelay37とI相信号とを掛け算して所定帯域周波数のデータを抽出するI相帯域周波数乗算器38で構成されている。
Q相遅延部33は、Q相データを遅延させるDelay39とQ相信号とを掛け算して所定帯域周波数のデータを抽出するQ相帯域周波数乗算器40で構成されている。
【0021】
このような構成からなる位相検出制御装置において、図1に示すように、先ず、再生ヘッド11でテープの記録情報を抽出し、増幅器(AMP)12で増幅する。この増幅された信号を、アナログデジタル変換器(ADC)13でデジタルデータに変換する。
そして、等化器14で入力波形を等化する。位相検出器17では、等化器14の出力情報から、位相情報を検出し、ループフィルタ18で平均化する。その平均化された出力データを、デジタルアナログ変換器(DAC)19でアナログ値に変換して、発振器の制御値として、電圧制御発振器(VCO)16に入力する。
電圧制御発振器(VCO)16が発振したクロックが、アナログデジタル変換器(ADC)13のサンプリングクロック信号となる。このように等化器14から出力された等化データに基づいてフィードバックループを形成することにより、入力信号に同期したクロックを生成し、PLLとしての動作をさせることができる。特に、本発明では、位相検出器17に関して、比較的簡単にPLLのループ特性を安定にする方法を提案するものである。
【0022】
それは、位相検出器17において、図2に示すように、Sin22、Cos24をI相乗算器23、Q相乗算器25で掛け算し、I相、Q相のベクトル情報に変換する。
I相フィルタ26、Q相フィルタ27でキャリア成分を減衰させ、その出力であるI相、Q相のデータを位相情報検出部31に入力する。I相、Q相のデータをそれぞれ、I相遅延部32、Q相遅延部33のDelay37、39で遅らせ、I相帯域周波数乗算器38、Q相帯域周波数乗算器40でそれぞれ掛け算する。その出力を、I/Q相加算器34で加算する。この演算は、I相、Q相のベクトルの内積を求めていることに相当する。
即ち、瞬時ベクトルの大きさがここで求まり、実効ゲインの大きさが算出されることとなる。ゲインフィルタ(LPF)35の出力が、位相検出の実効ゲインを平均化したものとなり、位相検出器17のゲインを検波した結果となる。
そして、補正データ算出部36を用いて、ゲインフィルタ(LPF)35の出力値の逆特性となるような変換データ(逆特性実効ゲイン信号)を記憶させておき、位相差乗算器41で本線信号と掛け算することによって、位相検出器17の実効ゲインの変動を吸収する。
【0023】
又、補正データ算出部36に記憶させる変換係数を、任意に設定することにより、ゲインコントロールの補正量を決めることができる。
【0024】
図3は、補正データ算出部36のゲイン変換カーブを示したものであり、図中の、プロットされた点は、それぞれ、入力信号の振幅周波数特性と、ランレングス分布を変えたときの、図2に示すゲインフィルタ(LPF)35の出力値と、位相検出器17の実効ゲインの関係を示している。このデータを、近似したカーブデータが、グラフ42である。また、グラフ43は、グラフ42の逆特性のカーブデータである。本発明では、グラフ43の特性を用いて、ゲイン変動を吸収している。
【0025】
図4は、逆特性実効ゲイン信号を用いて実効ゲインを吸収した様子を表わしたものであり、入力レベルの信号(+6dB、−6dBの信号)に対してゲインを吸収するように作用することで、入力信号(0dBの信号)のサインカーブに近似して両方の入力信号(+6dB、−6dBの信号)が変化することが容易に理解でき、これは、図6に示す従来方式の位相検出特性と比べて明らかに、ゲインの変動が少なくなっていることがわかる。その結果、入力信号のばらつきの影響を吸収することによって、PLLを安定に動作させることができるのである。
【0026】
【発明の効果】
以上説明したように、本願の位相波形ゲイン制御装置は、等化器を通過した等化データから実効ゲインの逆特性の逆特性実効ゲインで実効ゲインのばらつきを抑制するようにしたことで、入力信号のバラツキを抑制することができるという効果がある。
【図面の簡単な説明】
【図1】本発明に係る位相検出制御装置を略示的に示したブロック図である。
【図2】同、位相検出器を略示的に示したブロック図である。
【図3】同、ゲイン変換特性をグラフに表わしたものである。
【図4】同、位相検出特性をグラフに表わしたものである。
【図5】従来技術の位相検出方式を表わした回路図である。
【図6】同、従来方式の位相検出方式による位相検出特性を表わしたグラフである。
【符号の説明】
11;再生ヘッド、12;増幅器、13;アナログデジタル変換器、14;等化器、15;位相周波数制御器、16;電圧制御発振器、17;位相検出器、18;ループフィルタ、19;デジタルアナログ変換器、21;複素演算部、22;Sin、23;I相乗算器、24;Cos、25;Q相乗算器、26;I相フィルタ、27;Q相フィルタ、28;I/Q相乗算部、31;位相情報検出部、32;I相遅延部、33;Q相遅延部、34;I/Q相加算器、35;ゲインフィルタ、36;補正データ算出部、37;Delay、38;I相帯域周波数乗算器、39;Delay、40;Q相帯域周波数乗算器、41;位相乗算器。

Claims (1)

  1. アナログ信号を所定のサンプリングクロックでサンプリングしてデジタル信号に変換するアナログデジタル変換手段と、
    前記アナログデジタル変換手段により変換されたデジタル信号を等化する等化手段と、
    前記等化手段により得られた等化データから位相情報を抽出し、該抽出された位相情報に基づき位相差の高域成分を除去して平均化し、該平均化されたデータをアナログ値に変換して出力する位相検出手段と、
    前記位相検出手段により出力するアナログ値に基づいて前記サンプリングクロックを生成するサンプリングクロック生成手段と、を備えたPLL回路であって、
    前記位相検出手段は、
    前記等化データをI、Q信号にして、所定の帯域周波数のベクトル情報を抽出する帯域周波数乗算手段と、
    帯域周波数乗算手段で得られた情報を平均化して実効ゲインを生成する実効ゲイン算出手段と、
    前記実効ゲイン算出手段により算出された実効ゲインの逆特性になるように近似させた逆特性実効ゲインを記憶する逆特性実効ゲイン記憶手段と、
    前記逆特性実効ゲイン記憶手段により記憶されている逆特性実効ゲインを、前記等化データをI、Q信号にして掛け算して得られた本線信号に掛け算して補正するゲイン補正手段と、
    からなる位相検出器を有する位相波形ゲイン制御装置
JP2003020554A 2003-01-29 2003-01-29 位相波形ゲイン制御装置 Expired - Fee Related JP4168329B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003020554A JP4168329B2 (ja) 2003-01-29 2003-01-29 位相波形ゲイン制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003020554A JP4168329B2 (ja) 2003-01-29 2003-01-29 位相波形ゲイン制御装置

Publications (2)

Publication Number Publication Date
JP2004235858A JP2004235858A (ja) 2004-08-19
JP4168329B2 true JP4168329B2 (ja) 2008-10-22

Family

ID=32950164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003020554A Expired - Fee Related JP4168329B2 (ja) 2003-01-29 2003-01-29 位相波形ゲイン制御装置

Country Status (1)

Country Link
JP (1) JP4168329B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4356946B2 (ja) 2006-03-31 2009-11-04 日本電波工業株式会社 Pll装置
JP4356947B2 (ja) * 2006-03-31 2009-11-04 日本電波工業株式会社 Pll装置
JP6369435B2 (ja) 2015-09-28 2018-08-08 株式会社デンソー 受信機

Also Published As

Publication number Publication date
JP2004235858A (ja) 2004-08-19

Similar Documents

Publication Publication Date Title
JP4821264B2 (ja) 同期装置、同期方法及び同期プログラム並びにデータ再生装置
US8054931B2 (en) Systems and methods for improved timing recovery
US6477125B1 (en) Decoding apparatus
CA2207288C (en) Automatic gain control circuit and method therefor
JP3428376B2 (ja) 自動等化システム
US6072828A (en) Timing recovery apparatus and method using equalizer and apparatus for judging last data
US6512473B2 (en) Clock synchronizing circuit
US8817860B2 (en) Systems and methods for performing phase tracking within an ADC-based tuner
JP4168329B2 (ja) 位相波形ゲイン制御装置
JP4690655B2 (ja) デジタルtv受信システムの復調回路及び復調方法
JP2001069047A (ja) デジタル信号受信装置及びその方法
US7155470B2 (en) Variable gain integrator
US7139146B2 (en) Signal processing apparatus and method, and digital data reproducing apparatus
WO2009142027A1 (ja) 搬送波再生装置及び方法、並びに復調装置
JP2985957B1 (ja) 位相比較器及びデジタル式位相同期回路
JP4292667B2 (ja) 受信装置およびその方法
JP2570126B2 (ja) 復調装置
EP2754153A1 (en) Method and apparatus for offset and gain correction
JP2003078409A (ja) 位相検出方法、位相検出回路および位相同期装置
JP3694639B2 (ja) デジタルpll回路及び位相同期方法
JP2560979B2 (ja) クロック同期回路
JP2004096283A (ja) 位相同期回路
KR100275703B1 (ko) 위상 추적 회로 및 위상 검출방법
JPH04167646A (ja) 自動周波数制御方式
JPH0746282A (ja) 搬送波再生回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080123

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080501

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080710

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080723

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees