JP2003078409A

JP2003078409A - 位相検出方法、位相検出回路および位相同期装置

Info

Publication number: JP2003078409A
Application number: JP2001262065A
Authority: JP
Inventors: Takaya Yamamura; 高也山村; Shinsuke Yamaoka; 信介山岡; Yasutaka Kotani; 保孝小谷; Hisao Osabe; 久夫長部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-30
Filing date: 2001-08-30
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】例外処理をしなくとも位相エラーの微分値を求
め、周波数引き込みが行えるようにした位相検出方法、
位相検出回路および位相同期装置を提供する。【解決手段】位相検出方法は、電気信号の位相を検出
するため、サンプリング位相の中でゼロクロスを挟む２
つのサンプリング位相を検出する検出ステップと、２つ
のサンプリング位相の中間位相の信号レベルを補間して
求める補間ステップと、中間位相をサンプリング位相と
して追加する追加ステップと、検出ステップと補間ステ
ップと追加ステップによる処理をＮ回（Ｎは自然数）繰
り返す繰り返しステップとを備えたので、サンプリング
位相間の信号レベルを補間し信号のゼロクロス位相を算
出することにより、信号レベル依存がなく安定した位相
エラー出力を得ることができ、また、位相同期処理の周
波数引き込み能力の向上および周波数引き込み処理の簡
単化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、位相検出
方法、位相検出回路（以下ＰＬＬ）および位相同期装置
に関するものであり、特に、磁気記録媒体に記録したデ
ジタル信号を電気信号に変換し、その信号をＡＤ変換器
でサンプリングし、そのサンプリングデータを用いて、
信号に同期したクロックを再生するクロック再生装置に
用いられるものである。

【０００２】

【従来の技術】図１１は、例えば特開平１１−１６２１
２２号公報に記載されている種類のＰＬＬ回路の構成を
示す図である。図１１において、入力信号には、磁気記
録されたデジタル信号を再生した電気信号が、位相等化
およびレベル調整されて入力される。入力信号は、ＡＤ
変換器１１１でデジタル値に変換され、位相検出回路１
１２で、そのデジタル値から位相エラーを算出し、その
位相エラーをループフィルタ１１３で平滑し、そのルー
プフィルタ１１３の出力はデジタル制御発振器（ＤＣ
Ｏ）１１４の発振周波数を制御し、入力信号に同期した
再生クロックを再生する。

【０００３】図１２は、従来の位相エラーの検出方法を
示す図である。図１２Ａにおいて、波形（１）１２３、
波形（２）１２２、波形（３）１２１に対して、図１２
Ｂに示すＡ１、Ａ２のタイミングでサンプリングした結
果が、それぞれ●で示されており、このサンプリング結
果からＡ１とＡ２の中間タイミングのＡ’の波形レベル
を計算した結果が、□で示されている。

【０００４】波形（２）１２２では、クロック位相がロ
ック位相の場合であり、位相エラー出力は“０”にな
る。波形（１）１２３では、クロック位相がロック位相
に対して遅れている場合であり、位相エラーはマイナス
値になる。波形（３）１２１では、クロック位相がロッ
ク位相に対して進んでいる場合であり、位相エラーはプ
ラス値になる。

【０００５】このように、ロック位相の中間位相のレベ
ルが、位相ロックしていれば、位相エラー出力は“０”
であり、位相が進んでいる場合と遅れている場合で、極
性が異なる出力が得られるので、その結果をもとに位相
同期のフィードバック制御を行うことができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の位相エラー検出方法で位相エラーを算出する
と、図１３Ａの波形（４）１３２、波形（５）１３１に
示すように、Ａ’の波形レベルは入力信号の波形レベル
の影響を受けるため、図１４に示すように、位相エラー
と波形（４）に対する位相エラー出力レベル１４１、波
形（５）に対する位相エラー出力レベル１４２のように
対応が変動することがある。

【０００７】これにより、位相エラー出力レベルから判
定する位相エラーの誤差が大きいため、位相エラーに応
じて位相エラー出力レベルを出力することが困難になる
という不都合があった。

【０００８】これによる弊害を以下に示す。例えば、入
力信号に大きい位相等化誤差がある場合には、ゼロクロ
ス位相がばらつくので、位相エラー出力は図１５に示す
ようになる。この内、ばらつきにより位相エラー出力の
極性が変わることろが特に影響を及ぼすが、“０”位相
付近では位相エラー出力レベルが小さいのに対し、＋／
−π位相付近では位相エラー出力レベルが大きいので最
も悪影響を及ぼす。このような場合、＋／−π位相付近
の位相エラーに対して位相エラー出力レベルを変換する
ような対応策が考えられるが、従来技術では実現が困難
である。

【０００９】また、＋πから−πへ位相が遷移する場合
や、逆に、−πから＋πへ位相が遷移する場合の位相エ
ラー出力が不連続になる。これにより、周波数引き込み
のために位相エラーの微分値を求める場合に＋／−π位
相付近の位相エラーに対しては、特開平１１−１６２１
２２号公報に示すように、今回の位相エラー出力から前
回の位相エラー出力を差し引いた値が、一定しきい値よ
りも大きい値であることにより、＋／−π位相付近の遷
移であることを推定し、その場合の結果は無効にする等
の例外処理が必要であった。

【００１０】そこで、本発明は、かかる点に鑑みてなさ
れたものであり、例外処理をしなくとも位相エラーの微
分値を求め、周波数引き込みが行えるようにした位相検
出方法、位相検出回路および位相同期装置を提供するこ
とを課題とする。

【００１１】

【課題を解決するための手段】本発明の位相検出方法
は、磁気記録媒体に記録したデジタル信号を電気信号に
変換し、その信号をアナログ／デジタル変換器でサンプ
リングし、そのサンプリングデータを用いて、信号に同
期したクロックを再生する同期クロック再生に用いる位
相検出方法において、電気信号の位相を検出するため、
サンプリング位相の中でゼロクロスを挟む２つのサンプ
リング位相を検出する検出ステップと、２つのサンプリ
ング位相の中間位相の信号レベルを補間して求める補間
ステップと、中間位相をサンプリング位相として追加す
る追加ステップと、検出ステップと補間ステップと追加
ステップによる処理をＮ回（Ｎは自然数）繰り返す繰り
返しステップとを備えたものである。

【００１２】また、本発明の位相検出回路は、磁気記録
媒体に記録したデジタル信号を電気信号に変換し、その
信号をアナログ／デジタル変換器でサンプリングし、そ
のサンプリングデータを用いて、信号に同期したクロッ
クを再生する同期クロック再生装置に用いる位相検出回
路において、電気信号の位相を検出するため、サンプリ
ング位相の中でゼロクロスを挟む２つのサンプリング位
相を検出する検出手段と、２つのサンプリング位相の中
間位相の信号レベルを補間して求める補間手段と、中間
位相をサンプリング位相として追加する追加手段と、検
出手段と補間手段と追加手段による処理をＮ回（Ｎは自
然数）繰り返す繰り返し手段とを備えたものである。

【００１３】また、本発明の位相同期装置は、入力信号
のアナログレベルをデジタル値に変換するアナログ／デ
ジタル変換手段と、アナログ／デジタル変換手段の出力
から入力信号の位相を検出する位相検出手段と、位相検
出手段の出力を増幅または減衰させる第１の増幅手段
と、位相検出手段の出力値は、位相エラーが０と＋／−
πで０になり、＋／−２πで最大値となるようにレベル
を変換するレベル変換手段と、レベル変換手段の出力を
増幅または減衰させる第２の増幅手段と、第２の増幅手
段の出力と積分項を加算する第１の加算手段と、第１の
加算手段の出力を積分項として保持する保持手段と、第
１の増幅手段の出力と保持手段の出力を加算する第２の
加算手段と、第２の加算手段の出力により、発振周波数
が制御される発振手段とを備えたものである。

【００１４】従って本発明によれば、以下の作用をす
る。位相検出方法において、検出ステップでは、電気信
号の位相を検出するため、サンプリング位相の中でゼロ
クロスを挟む２つのサンプリング位相を検出する。補間
ステップでは、２つのサンプリング位相の中間位相の信
号レベルを補間して求める。追加ステップでは、中間位
相をサンプリング位相として追加する。繰り返しステッ
プでは。検出ステップと補間ステップと追加ステップに
よる処理をＮ回（Ｎは自然数）繰り返す。

【００１５】また、位相検出回路において、検出手段
は、電気信号の位相を検出するため、サンプリング位相
の中でゼロクロスを挟む２つのサンプリング位相を検出
する。補間手段は、２つのサンプリング位相の中間位相
の信号レベルを補間して求める。追加手段は、中間位相
をサンプリング位相として追加する。繰り返し手段は、
検出手段と補間手段と追加手段による処理をＮ回（Ｎは
自然数）繰り返す。

【００１６】また、位相同期装置において、アナログ／
デジタル変換手段は、入力信号のアナログレベルをデジ
タル値に変換する。位相検出手段は、アナログ／デジタ
ル変換手段の出力から入力信号の位相を検出する。第１
の増幅手段は、位相検出手段の出力を増幅または減衰さ
せる。レベル変換手段は、位相検出手段の出力値は、位
相エラーが０と＋／−πで０になり、＋／−２πで最大
値となるようにレベルを変換する。第２の増幅手段は、
レベル変換手段の出力を増幅または減衰させる。第１の
加算手段は、第２の増幅手段の出力と積分項を加算す
る。保持手段は、第１の加算手段の出力を積分項として
保持する。第２の加算手段は、第１の増幅手段の出力と
保持手段の出力を加算する。発振手段は、第２の加算手
段の出力により、発振周波数が制御される。

【００１７】

【発明の実施の形態】以下に、本発明の実施の形態を説
明する。本実施の形態の位相検出方法および位相検出回
路は、サンプリング位相間の信号レベルを補間し信号の
ゼロクロス位相を算出することで、信号レベル依存がな
く安定した位相エラー出力が得られるものである。ま
た、この位相検出回路を用いることによって位相同期回
路の周波数引き込み能力の向上および周波数引き込み回
路の簡単化を図ることができる。

【００１８】［位相検出方法］本実施の形態の位相検出
方法は、入力信号のゼロクロス位相を求めるためにサン
プルデータ間の補間を行うものであるが、２点による直
線補間で精度が得られない範囲では、ｉ個（ｉは４以上
の整数）のサンプルデータ列（以降、サンプルデータを
タップとも記す）Ｘ_1-i/2，・・・，Ｘ₀，Ｘ₊₁，・・
・，Ｘ_i/2を用いて、Ｘ₀とＸ₊₁の間の信号レベルを演
算値で補間し、補間間隔が直線補間で精度が得られる間
隔まで狭くなったら、２点による直線補間を行うこと
で、高精度にゼロクロス位相を求めるものである。

【００１９】図１は、この位相検出方法による入力波形
図であり、入力信号ＳＩの波形において、○で示すロッ
クすべき位相でのサンプルポイントＴ１，Ｔ３，Ｔ５，
Ｔ７，Ｔ９，Ｔ１１と、◇で示すサンプルポイント例Ｔ
２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０とを示すものである。図
１からわかるように、ゼロクロスポイントがロックすべ
き位相の中間位相にくるようにサンプリング位相を制御
すると、位相ロックがかかる。

【００２０】図２は、この位相検出方法による動作のフ
ローチャートである。図２の説明は、簡単化のため、用
いるサンプルデータ数を４個としている。ａ／ｂは、Ｘ
₀とＸ₊₁の間の補間位置を指定する変数であり、分子ａ
はＸ₀側を“０”としてＸ₊₁方向に大きな値をとる。Ｌ
は、ゼロクロス位相に対して、最も近く、かつ、早い時
刻方向（図１の波形で見て左手）で求められた補間値を
代入する変数、Ｒは、ゼロクロス位相に対して、最も近
く、かつ、遅い時刻方向（図１の波形で見て右手）で求
められた補間値を代入する変数、Ｎは、繰り返し回数の
ループ変数、ｎは、検出位相分解能のビット数、ｍは、
直線補間による検出位相分解能のビット数、｛Ｘ_-i，Ｘ
₀，Ｘ₊₁，Ｘ₊₂｝は、補間係数を代入する変数、ｙは、
演算した補間値を代入する変数、Ｅ［ｎ−１：０］は、
位相エラーを保持する変数である。なお、｛Ｘ_-i，
Ｘ₀，Ｘ₊₁，Ｘ₊₂｝に代入する補間係数は、予め計算し
た値を、ＲＡＭなどに保持しておくものとする。ここ
で、説明の簡単化のため、ｎ＝５，ｍ＝２とおく。ま
た、４タップ補間法としてラグランジェ補間を使用例と
する。ラグランジェの補間多項式から、４タップ補間に
おけるサンプル位相間の補間係数は、数１式のようにな
る。

【００２１】

【数１】

【００２２】図２において、まず、ステップＳ１で、サ
ンプルの中間位相の信号レベルを求めるため、変数ａと
ｂにそれぞれ“１”と“２”を代入する。また、Ｎに
“７”を、ＬにＸ₀，ＲにＸ₊₁を代入する。

【００２３】ステップＳ２で、Ｎ≠２であるので、ステ
ップＳ３で、１／２の補間係数｛Ｘ _-1(4/8)，
Ｘ_0(4/8)，Ｘ_+1(4/8)，Ｘ_+2(4/8)｝を｛Ｘ_-i，Ｘ₀，
Ｘ₊₁，Ｘ₊₂｝にロードする。ステップＳ４で、サンプル
の中間位相である１／２位相の信号レベルを、ｙ＝Ｋ_-i
・Ｘ_-i＋Ｋ₀・Ｘ₀＋Ｋ₊₁・Ｘ₊₁＋Ｋ₊₂・Ｘ₊₂｝で求め
る。

【００２４】ここで、ＬとＲの極性が異なっている仮定
する。ステップＳ５で、Ｌとｙの極性が一致すれば、ゼ
ロクロスポイントは、ｙとＲの間にあることが分かる。
よって、ステップＳ６で、Ｌにｙの値を代入し、位相エ
ラーのＥ［Ｎ−１］を“１”とする。次の補間位相とし
て、ａ＝１×２＋１＝３、ｂ＝２×２＝４により３／４
位相を算出する。そして、繰り返し変数のＮから１を減
算する。

【００２５】逆に、Ｌとｙの極性が異なっている仮定す
る。ステップＳ５で、Ｌとｙの極性が一致しなければ、
ゼロクロスポイントは、Ｌとｙの間にあることが分か
る。よって、ステップＳ７で、Ｒにｙの値を代入し、位
相エラーのＥ［Ｎ］を“０”とする。次の補間位相とし
て、ａ＝１×２−１＝１、ｂ＝２×２＝４により１／４
位相を算出する。そして、繰り返し変数のＮから１を減
算する。

【００２６】このようにして、Ｎの値が３になるまでル
ープ１を繰り返すと、ゼロクロス位相が、サンプル間の
１／８の分解能まで求められる。Ｎの値が３になるとル
ープ１から抜けて、図３に示す２タップ直線補間を行う
ループ２の前処理に移行する。

【００２７】図３において、ステップＳ１１で、Ｌの値
がプラスなら、ステップＳ１２で、ＬとＲの値をマイナ
スに変換し、Ｌの値がマイナスなら、ステップＳ１３
で、ＬとＲの値をプラスに変換し、波形図で見て正の傾
きにする。その後、ループ２に入る。

【００２８】まず、ステップＳ１４で、ＬとＲの中間値
をｙ＝（Ｌ＋Ｒ）／２で求める。次に、ステップ１５
で、Ｎ≠０の条件処理を行い、Ｎ≠０でれば、次のステ
ップＳ１６の条件処理に進む。ステップＳ１６の条件処
理として、ｙの極性を判定し、ｙ≧０であれば、ゼロク
ロスポイントは、Ｌと中間値の間にあることが分かり、
ステップＳ１７で、ＬにＬを再代入し、Ｒにｙの値を代
入し、Ｅ［Ｎ−１］に“０”を代入する。そして、繰り
返し変数Ｎから１を減算する。

【００２９】ステップＳ１６の条件処理でｙの極性がマ
イナスであれば、ゼロクロスポイントは、中間値とＲの
間にあることが分かり、ステップＳ１８で、Ｌにｙを代
入し、ＲにＲの値を再代入し、Ｅ［Ｎ−１］に“１”を
代入する。そして、繰り返し変数Ｎから１を減算する。

【００３０】このようにして、Ｎの値が０になるまでル
ープ２を繰り返すと、ゼロクロス位相が、サンプル間の
１／３２の分解能まで求められる。Ｎ＝＝０が成立する
とループ２から抜けて、丸め処理に移行する。

【００３１】丸め処理では、ステップＳ１９で、最後の
ｙの値の演算結果が、０以上であれば、ステップＳ２０
で、そのままにして切り捨ての丸めを行い、マイナス値
であれば、ステップＳ２１で、位相エラーＥ［Ｎ−１：
０］に１を加算（加算はｎビットのモジュロ演算）して
桁上がりの丸めを行う。

【００３２】こうして得られた位相エラーＥ［Ｎ−１：
０］は、オフセットバイナリ値になっており、これを＋
／−値を扱う２の補数に変換するため、ステップＳ２２
で、最上位ビットであるＥ［Ｎ−１］ビットを反転し、
最終の位相エラーを求めることができる。

【００３３】最後に、ステップＳ２３で、Ｘ₀とＸ₊₁の
極性が異なっているか判定し、異なっていればステップ
Ｓ２５で求められた位相エラーを有効とし、同じであれ
ばステップＳ２４で無効とする。

【００３４】具体的な計算例を以下に示す。ここで、Ｘ
_-i＝−９，Ｘ₀＝−２０，Ｘ₊₁＝９，Ｘ₊₂＝２０とす
る。これは、サンプル位相がロック位相に対して８０度
進んでいた場合の例である。Ｌ＝−２０，Ｒ＝９、Ｎ＝
５のときは、以下の数２式となる。

【００３５】

【数２】ｙ＝−６４／１０２４＊（−９）＊５７６／１
０２４＊（−２０）＋５７６／１０２４＊９＋（−６
４）／１０２４＊２０＝−６．８７５０＝−７

【００３６】数２式よりｙはＬと同符号になったので、
Ｌ＝−６．８７５０，Ｅ［４］＝１，ａ＝１＊２＋１＝
３、ｂ＝２＊２＝４，Ｎ＝５−１＝４となる。

【００３７】Ｎ＝４でのループは、以下の数３式とな
る。

【００３８】

【数３】ｙ＝−４０／１０２４＊（−９）＊２８０／１
０２４＊（−２０）＋８４０／１０２４＊９＋（−５
６）／１０２４＊２０＝１．１７１９＝１

【００３９】数３式よりｙはＲと同符号になったので、
Ｒ＝１，Ｅ［３］＝０，ａ＝３＊２−１＝５、ｂ＝４＊
２＝８，Ｎ＝４−１＝３となる。

【００４０】Ｎ＝３でのループは、以下の数４式とな
る。

【００４１】

【数４】ｙ＝−５５／１０２４＊（−９）＊４２９／１
０２４＊（−２０）＋７１５／１０２４＊９＋（−６
５）／１０２４＊２０＝−２．８８０８＝−３

【００４２】数４式よりｙはＬと同符号になったので、
Ｌ＝−３，Ｅ［２］＝１，ａ＝５＊２＋１＝１１、ｂ＝
８＊２＝１６，Ｎ＝３−１＝２となる。

【００４３】Ｎ＝２となったので、直線補間ループに移
行する。Ｌはマイナス値なので、Ｌ値、Ｒ値はそのまま
となる。ＬとＲの中間値ｙはｙ＝（−３＋１）／２＝−
１となり、ｙがマイナスなので、Ｌ＝−１、Ｅ［１］＝
１、Ｎ＝２−１＝１となる。

【００４４】Ｎ＝１のループは、ＬとＲの中間値ｙは、
ｙ＝（−１＋１）／２＝０となり、ｙが０以上なので、
Ｒ＝０、Ｅ［０］＝０、Ｎ＝１−１＝０となる。

【００４５】Ｎ＝０のループは、ＬとＲの中間値ｙは、
ｙ＝（−１＋０）／２＝−０．５となり、中間値ｙを求
めてからループ１を抜け、ｙがマイナスなので、位相エ
ラーＥ［４：０］に対して１を加算する丸めを行う。

【００４６】最後に、正負のエラーにするため、位相エ
ラーの最上位ビットであるＥ［４］を反転すると、Ｅ
［４：０］＝００１１０となり、＋６のエラーが得ら
れ、これは、７２度換算になり、８０度に近い値が得ら
れる。

【００４７】［位相検出回路例］図４に、図２に示した
位相検出方法による動作のフローチャートをハードウエ
アで実現した場合の位相検出回路例を示す。図４におい
て、サンプルデータ入力は、サンプルデータ列｛Ｘ_-i，
Ｘ₀，Ｘ₊₁，Ｘ₊₂｝として、Ｄフリップフロップ回路４
−１，４−２，４−３，４−４に保持される。Ｄフリッ
プフロップ回路４−５は変数ＬとしてＸ₀を保持し、Ｄ
フリップフロップ回路４−６は変数ＲとしてＸ₊₁を保持
する。係数テーブル１の係数Ｋ_(4/8)とＤフリップフロ
ップ回路４−１，４−２，４−３，４−４に保持された
サンプルデータ列｛Ｘ_-i，Ｘ₀，Ｘ₊₁，Ｘ₊₂｝とが乗算
器５−１，５−２，５−３，５−４により乗算され、乗
算結果が加算器６により加算される。この加算結果ｙ１
により補間値が求められる。

【００４８】加算器６の加算結果ｙ１とＤフリップフロ
ップ回路４−５の変数ＬとがＭＳＢ一致回路７で一致し
たときはオア回路８から加算結果ｙ１が出力されてＤフ
リップフロップ回路１０−６に保持される。加算器６の
加算結果ｙ１とＤフリップフロップ回路４−６の変数Ｒ
とがＭＳＢ一致回路７で一致したときはオア回路９から
加算結果ｙ１が出力されてＤフリップフロップ回路１０
−７に保持される。加算結果ｙ１はＤフリップフロップ
回路１０−１に保持される。

【００４９】サンプルデータ列｛Ｘ_-i，Ｘ₀，Ｘ₊₁，Ｘ
₊₂｝は、Ｄフリップフロップ回路１０−２，１０−３，
１０−４，１０−５に保持される。係数テーブル２の係
数Ｋ _(2/8)、Ｋ_(6/8)とＤフリップフロップ回路１０−
２，１０−３，１０−４，１０−５に保持されたサンプ
ルデータ列｛Ｘ_-i，Ｘ₀，Ｘ₊₁，Ｘ₊₂｝とが乗算器１２
−１，１２−２，１２−３，１２−４により乗算され、
乗算結果が加算器１３により加算される。この加算結果
ｙ２により補間値が求められる。

【００５０】加算器１３の加算結果ｙ２とＤフリップフ
ロップ回路１０−６の変数Ｌ＝ｙ１とがＭＳＢ一致回路
１４で一致したときはオア回路１５から加算結果ｙ２が
出力されてＤフリップフロップ回路１７−６に保持され
る。加算器１３の加算結果ｙ２とＤフリップフロップ回
路１０−７の変数Ｒ＝ｙ１とがＭＳＢ一致回路７で一致
したときはオア回路１６から加算結果ｙ２が出力されて
Ｄフリップフロップ回路１７−７に保持される。加算結
果ｙ２はラッチ回路１７−１に保持される。

【００５１】サンプルデータ列｛Ｘ_-i，Ｘ₀，Ｘ₊₁，Ｘ
₊₂｝は、Ｄフリップフロップ回路１７−２，１７−３，
１７−４，１７−５に保持される。係数テーブル３の係
数Ｋ _(1/8)、Ｋ_(3/8)、Ｋ_(5/8)、Ｋ_(7/8)とＤフリップフロ
ップ回路１７−２，１７−３，１７−４，１７−５に保
持されたサンプルデータ列｛Ｘ_-i，Ｘ₀，Ｘ₊₁，Ｘ₊₂｝
とが乗算器１９−１，１９−２，１９−３，１９−４に
より乗算され、乗算結果が加算器２０により加算され
る。この加算結果ｙ３により補間値が求められる。

【００５２】加算器２０の加算結果ｙ３とＤフリップフ
ロップ回路１７−６の変数Ｌ＝ｙ２とがＭＳＢ一致回路
２１で一致したときはオア回路２２から加算結果ｙ３が
出力されてＤフリップフロップ回路２４−２に保持され
る。加算器２０３の加算結果ｙ３とＤフリップフロップ
回路１７−７の変数Ｒ＝ｙ２とがＭＳＢ一致回路２１で
一致したときはオア回路２３から加算結果ｙ３が出力さ
れてＤフリップフロップ回路２４−３に保持される。加
算結果ｙ３はＤフリップフロップ回路２４−１に保持さ
れる。

【００５３】また、図５に、図３に示した位相検出方法
による動作のフローチャートをハードウエアで実現した
場合の位相検出回路例を示す。図５において、Ｌ入力は
乗算器３１により−１を乗算されて、Ｌ入力のプラスま
たはマイナス値に応じてオア回路３３からＬまたは−Ｌ
が出力され、Ｒ入力は乗算器３２により−１を乗算され
て、Ｌ入力のプラスまたはマイナス値に応じてオア回路
３４からＲまたは−Ｒが出力される。

【００５４】加算器３５によりＬとＲの中間値ｙ１を求
める。中間値ｙ１のプラスまたはマイナス値に応じてオ
ア回路３６からＬまたは中間値ｙ１が出力されＤフリッ
プフロップ回路３８に保持され、中間値ｙ１のプラスま
たはマイナス値に応じてオア回路３７からＲまたは中間
値ｙ１が出力されＤフリップフロップ回路３９に保持さ
れる。中間値ｙ１はＤフリップフロップ回路４０に保持
される。

【００５５】加算器４１によりＤフリップフロップ回路
３８に保持された値とＤフリップフロップ回路３９に保
持された値の中間値ｙ２を求める。中間値ｙ２のプラス
またはマイナス値に応じてオア回路４２からＬまたは中
間値ｙ２が出力されＤフリップフロップ回路４４に保持
され、中間値ｙ２のプラスまたはマイナス値に応じてオ
ア回路４３からＲまたは中間値ｙ２が出力されＤフリッ
プフロップ回路４５に保持される。Ｄフリップフロップ
回路４０に保持された中間値ｙ１はＤフリップフロップ
回路４６に保持される。

【００５６】加算器４７によりＤフリップフロップ回路
４４に保持された値とＤフリップフロップ回路４５に保
持された値の中間値ｙ２を求める。加算器４８によりＤ
フリップフロップ回路４６に保持された中間値ｙ１と中
間値ｙ２の中間値ｙ３を求める。中間値ｙ３のプラスま
たはマイナス値に応じてそのままＤフリップフロップ回
路５０に保持されるかインバータ４９で反転してＤフリ
ップフロップ回路５０に保持されるかに分かれる。

【００５７】このようにすることにより、位相誤差−π
〜＋πの入力信号に対して、所望のエラー出力レベル範
囲（実施の形態例では、−１６〜＋１６）で位相エラー
出力を得ることができる。

【００５８】［位相エラーレベル変換方法を適用したＰ
ＬＬ回路例１］図６は、第１の位相検出回路を用いたＰ
ＬＬ回路例１を示す図である。まず、ＰＬＬ回路例１の
構成を説明する。図６において、入力信号は、ＡＤ変換
回路６１に入力され、ＡＤ変換回路６１の出力は、位相
検出回路（ＰＤ）６２に入力され、位相検出回路（Ｐ
Ｄ）６２の出力は、ＰＬＬ回路６３の増幅回路６３１と
レベル変換回路６３２に入力される。

【００５９】増幅回路６３１の出力は、加算器３６に入
力され、レベル変換回路６３２の出力は、増幅回路６３
３に入力され、増幅回路６３３の出力は加算器６３４に
入力され、加算器６３４の出力は、Ｄフリップフロップ
６３５に入力され、Ｄフリップフロップ６３５の出力
は、加算器６３４と加算器６３６に入力され、加算器６
３６の出力は、デジタル制御発振器（ＤＣＯ）６４に入
力され、デジタル制御発振器（ＤＣＯ）６４の出力は、
再生クロックとして、ＡＤ変換回路６１と位相検出回路
（ＰＤ）６２とＤフリップフロップ６３５のクロック端
子に入力される。

【００６０】次に、このように構成されたＰＬＬ回路例
１の動作を説明する。アナログ波形である入力信号は、
ＡＤ変換回路６１にてデジタルデータに変換され、位相
検出回路（ＰＤ）６２で、上述した本実施の形態の位相
比較方法に従って位相エラー検出を行い、エラーを出力
する。

【００６１】図７Ａに位相検出回路（ＰＤ）６２の位相
エラー出力のプロット図を示す。位相検出回路（ＰＤ）
６２の出力は、比例項と積分項に用いられる。比例項側
は、増幅回路６３１にて増幅あるいは減衰され比例項と
なる。積分項側は、レベル変換回路６３２で位相エラー
に応じたレベル変換を行い、レベル変換後の信号は、増
幅回路６３３にて増幅あるいは減衰され、加算器６３４
で、前回の積分項であるＤフリップフロップ６３５の保
持値と加算され、今回の積分項としてＤフリップフロッ
プ６３５に保持される。

【００６２】レベル変換器６３２での変換後の位相エラ
ー出力のプロット図を図７Ｂに示す。上述した比例項と
積分項は、加算器６３６で加算される。増幅回路６３
１、レベル変換回路６３２、増幅回路６３３、加算器６
３４、Ｄフリップフロップ６３５、加算器６３６は、ル
ープフィルタとしてのＰＬＬ回路３を構成している。

【００６３】加算器６３６の出力はデジタル制御発振器
（ＤＣＯ）６４の制御信号となり、デジタル制御発振器
（ＤＣＯ）６４では、制御信号に応じた発振周波数でク
ロックを発生する。このようにして、入力信号に位相同
期したクロックが生成される。

【００６４】これにより、積分項として用いる位相エラ
ー出力レベルを、レベル変換回路６３２で位相エラーに
応じたレベル変換を行うことにより、入力信号が位相等
化誤差を持っていた場合のＰＬＬの周波数引き込み動作
を改善することができる。

【００６５】この周波数引き込み動作は、同期周波数に
近くなると比例項の位相引き込み制御によって位相エラ
ー出力の累加値に正負のアンバランスが生じ、それが積
分項として蓄積されることで周波数引き込みが行われ
る。

【００６６】同期周波数から離れれば離れるほど、比例
項の位相引き込み制御によって位相エラー出力に生ずる
アンバランスは小さくなり、＋／−ゼロに近い値になっ
ていく。そのような場合に問題になるのは、入力信号が
位相等化誤差やジッタを持っている場合で、特に、位相
エラー出力の極性が変わるところの影響が大きく、それ
によって位相エラー出力自体にバイアスが生じて周波数
引き込みに悪影響を及ぼしてしまう。図７Ａの位相エラ
ー出力のプロット図で分かるように、位相エラー出力の
極性が変わる場合の検出位相は、“０”と、“＋／−
π”である。これらの内、“０”では、エラー出力レベ
ルが小さいので、その影響が小さいが、“＋／−π”で
は、エラー出力レベルが大きいので悪影響も大きくなっ
てしまう。従って、“＋／−π”付近でもエラー出力を
小さくするため、図７Ｂに示す位相エラー出力のプロッ
ト図のように、＋／−１／２πを境に＋／−πで“０”
になるようにエラー出力レベルを減少させる。このよう
にすることで、周波数引き込み時の積分項の悪影響を減
らすことができる。

【００６７】［位相エラーレベル変換方法を適用したＰ
ＬＬ回路例２］図８は、第２の位相検出回路を用いたＰ
ＬＬ回路例２を示す図である。図８は、図６に示した第
１の位相検出回路に周波数同期ループ８５を追加して設
けたものである。ここでは、図６に示した第１の位相検
出回路と同様の部分の説明は省略して、追加された周波
数同期ループ８５のみを説明する。図６のＰＬＬ回路６
３は、図６のＰＬＬ回路８３に対応する。

【００６８】まず、ＰＬＬ回路例２の周波数同期ループ
８５の構成を説明する。図８において、位相検出回路
（ＰＤ）８２の出力は、周波数同期ループ８５のＤフリ
ップフロップ８５１と加算器８５２のプラス入力端子に
入力され、Ｄフリップフロップ８５１の出力は、加算器
８５２のマイナス入力端子に入力され、加算器８５２の
出力は、増幅回路８５３に入力され、増幅回路８５３の
出力は、ＰＬＬ回路８３の加算器８３４に入力される。

【００６９】次に、このように構成されたＰＬＬ回路例
２の周波数同期ループ８５の動作を説明する。Ｄフリッ
プフロップ８５１と加算器８５２は微分回路を構成して
おり、加算器８５２の出力は微分結果となる。この微分
結果は、増幅回路８５３で増幅あるいは減衰され、積分
項のＰＬＬ回路８３のＤフリップフロップ８３５に加算
される。

【００７０】これにより、位相検出回路（ＰＤ）８２の
出力のピーク値が、切りの良い２のべき乗（−１６〜＋
１５や−３２〜＋３１など）に設定することができる
と、例外処理などの複雑な回路を用いることなく、加算
器やモジュロ演算をするだけで、容易に微分値を求める
ことができる。

【００７１】［位相エラーレベル変換方法を適用したＰ
ＬＬ回路例３］図９は、第３の位相検出回路を用いたＰ
ＬＬ回路例３を示す図である。図９は、図６に示した第
１の位相検出回路に図８に示した周波数同期ループ８５
を追加し、更にＰＬＬ回路９３が入力信号にロックする
と周波数同期ループ９５が切れるように不感帯部９６２
を設けたものである。ここでは、図６に示した第１の位
相検出回路および図８に示した周波数同期ループ８５と
同様の部分の説明は省略して、追加された不感帯部９６
２のみを説明する。図６のＰＬＬ回路６３は、図９のＰ
ＬＬ回路９３に対応し、図８の周波数同期ループ８５
は、図９の周波数同期ループ９５に対応する。

【００７２】まず、ＰＬＬ回路例３の周波数同期ループ
９５の構成を説明する。図９において、位相検出回路
（ＰＤ）９２の出力は、周波数同期ループ９５の周波数
同期部９６１のＤフリップフロップ９５１と加算器９５
２のプラス入力端子に入力され、Ｄフリップフロップ９
５１の出力は、加算器９５２のマイナス入力端子に入力
され、加算器９５２の出力は、加算器９５４とスイッチ
９５９の一方の入力端子に入力され、スイッチ９５９の
出力は、増幅回路９５３に入力され、増幅回路９５３の
出力は、ＰＬＬ回路９３の加算器９３４に入力される。

【００７３】不感帯部９６２の加算器９５４の出力は、
リミッタ９５５に入力され、リミッタ９５５の出力は、
リデューサー９５６とヒステリシスコンパレータ９５８
に入力され、リデューサー９５６の出力は、Ｄフリップ
フロップ９５７に入力され、Ｄフリップフロップ９５７
の出力は、加算器９５４に入力され、スイッチ９５９の
他方の入力端子には、“０”値入力部９６０が入力さ
れ、スイッチ９５９の制御入力端子には、ヒステリシス
コンパレータ９５８の出力が入力される。

【００７４】次に、このように構成されたＰＬＬ回路例
３の周波数同期ループ９５の不感帯部９６２の動作を説
明する。Ｄフリップフロップ９５１と加算器９５２は、
微分回路を構成しており、加算器９５２の出力は微分結
果となる。加算器９５４とリミッタ９５５とリデューサ
ー９５６とＤフリップフロップ９５７はリミッタおよび
リデューサー付きの積分器を構成している。

【００７５】微分結果は、上述した積分器で積分され、
積分値からは“０”方向に一定のリーク値が定常的に減
算される。このＤフリップフロップ９５７の積分値は、
リミッタ９５５でその値が制限される。リミッタ９５５
の出力は、ヒステリシスコンパレータ９５８に入力され
る。

【００７６】ヒステリシスコンパレータ９５８は、２つ
のしきい値を持つ。そのしきい値の大きい方をしきい値
Ｌ、小さい方をしきい値Ｓとすると、リミッタ９５５の
出力の絶対値が、しきい値Ｌより大きい場合には、スイ
ッチ９５９がＯＦＦ（“０”値出力を選択する状態）と
なるようにし、しきい値Ｌとしきい値Ｓの間であれば、
前値状態を保持するように動作する。

【００７７】スイッチ９５９の出力は、増幅回路９５３
で増幅あるいは減衰され、積分項のＤフリップフロップ
９３５に加算される。

【００７８】つまり、入力信号にＰＬＬ回路９３の周波
数同期がとれていない場合には、微分結果は、＋か−の
値に偏り、それがＤフリップフロップ９５７に積分さ
れ、その絶対値がしきい値Ｌ以上になると、周波数同期
ループ９５が接続され、微分値による周波数引き込み動
作が行われる。周波数同期がとれると、微分結果は
“０”値近くになるので、Ｄフリップフロップ９５７の
値は、リデューサー９５６により徐々に“０”値に引き
戻される。そして、絶対値がしきい値Ｓより小さくなれ
ば周波数同期ループ９５が切れて、微分値による周波数
引き込み動作は行われなくなる。

【００７９】これにより、周波数同期ループ９５は周波
数ロック中は、ノイズを発生するので、ループを切断し
た方がよいので、上述の構成とすることにより、周波数
アンロック中は、周波数同期ループ９５が接続され、周
波数引き込みを速く行うことができ、周波数ロック中
は、周波数同期ループ９５が切断され、ジッタの少ない
ＰＬＬ回路を実現することができる。

【００８０】［位相エラーレベル変換方法を適用したＰ
ＬＬ回路例４］図１０は、第４の位相検出回路を用いた
ＰＬＬ回路例４を示す図である。図１０は、図６に示し
た第１の位相検出回路に図８に示した周波数同期ループ
８５を追加し、更にＰＬＬ回路１０３が入力信号にロッ
クすると周波数同期ループ１０５が切れるように図９に
示した不感帯部１０５９を設けた、特に周波数引き込み
速度の改善を図ったものである。ここでは、図６に示し
た第１の位相検出回路および図８に示した周波数同期ル
ープ８５と同様の部分の説明は省略して、追加された周
波数引き込み速度の改善を図った不感帯部１０５９のみ
を説明する。図６のＰＬＬ回路６３は、図１０のＰＬＬ
回路１０３に対応し、図８の周波数同期ループ８５は、
図９の周波数同期ループ１０５に対応し、図９の不感帯
部９６２は、図１０の不感帯部１０５９に対応する。

【００８１】まず、ＰＬＬ回路例４の周波数同期ループ
１０５の構成を説明する。図１０において、位相検出回
路（ＰＤ）１０２の出力は、周波数同期ループ１０５の
周波数同期部１０５８のＤフリップフロップ１０５１と
加算器１０５２のプラス入力端子に入力され、Ｄフリッ
プフロップ１０５１の出力は、加算器１０５２のマイナ
ス入力端子に入力され、加算器１０５２の出力は、加算
器１０５４に入力される。

【００８２】不感帯部１０５９の加算器１０５４の出力
は、リミッタ１０５５と加算器１０６０のプラス入力端
子に入力され、リミッタ１０５５の出力は、リデューサ
ー１０５６と加算器１０６０のマイナス入力端子に入力
され、リデューサー１０５６の出力は、Ｄフリップフロ
ップ１０５７に入力され、Ｄフリップフロップ１０５７
の出力は、加算器１０５４に入力され、加算器１０６０
の出力は、増幅回路１０５３に入力され、増幅回路１０
５３の出力は、ＰＬＬ回路１０３の加算器１０３４に入
力される。

【００８３】次に、このように構成されたＰＬＬ回路例
４の周波数同期ループ１０５の不感帯部１０５９の動作
を説明する。Ｄフリップフロップ１０５１と加算器１０
５２は、微分回路を構成しており、加算器１０５２の出
力は微分結果となる。加算器１０５４とリミッタ１０５
５とリデューサー１０５６とＤフリップフロップ１０５
７はリミッタおよびリデューサー付きの積分器を構成し
ている。

【００８４】微分結果は、上述した積分器で積分され、
積分値からは“０”方向に一定のリーク値が定常的に減
算される。このＤフリップフロップ１０５７の積分値
は、リミッタ１０５５でその値が制限される。加算器１
０６０では、リミッタ１０５５の入力値からリミッタ１
０５５の出力値を減算する。

【００８５】つまり、プラス方向でリミッタがかかって
いる場合には、加算器１０６０の出力はプラス値だけに
なり、マイナス方向でリミッタがかかっている場合に
は、加算器１０６０の出力はマイナス値だけになる。

【００８６】加算器１０６０の出力は、増幅回路１０５
３で増幅あるいは減衰され、積分項のＤフリップフロッ
プ１０３５に加算される。

【００８７】これにより、周波数同期ループ１０５は、
周波数ロック中は、ノイズを発生するので、ループを切
断した方がよいので、上述の構成とすることにより、周
波数アンロック中は、周波数同期ループ１０５が接続さ
れ、周波数引き込み方向のみの制御となるため非常に速
く周波数引き込みを行うことができ、周波数ロック中
は、周波数同期ループ１０５が切断され、ジッタの少な
いＰＬＬ回路を実現することができる。

【００８８】なお、本実施の形態は、特に、磁気記録媒
体に記録したデジタル信号を電気信号に変換し、その信
号をＡＤ変換器でサンプリングし、そのサンプリングデ
ータを用いて、信号に同期したクロックを再生するクロ
ック再生装置に用いられる例を示したが、これに限ら
ず、記録再生装置、通信装置、伝送装置、その他の電子
機器に用いられる周波数引き込みを行うＰＬＬ回路に適
用しても良い。

【００８９】

【発明の効果】この発明の位相検出方法は、磁気記録媒
体に記録したデジタル信号を電気信号に変換し、その信
号をアナログ／デジタル変換器でサンプリングし、その
サンプリングデータを用いて、信号に同期したクロック
を再生する同期クロック再生に用いる位相検出方法にお
いて、電気信号の位相を検出するため、サンプリング位
相の中でゼロクロスを挟む２つのサンプリング位相を検
出する検出ステップと、２つのサンプリング位相の中間
位相の信号レベルを補間して求める補間ステップと、中
間位相をサンプリング位相として追加する追加ステップ
と、検出ステップと補間ステップと追加ステップによる
処理をＮ回（Ｎは自然数）繰り返す繰り返しステップと
を備えたので、サンプリング位相間の信号レベルを補間
し信号のゼロクロス位相を算出することにより、信号レ
ベル依存がなく安定した位相エラー出力を得ることがで
き、また、位相同期処理の周波数引き込み能力の向上お
よび周波数引き込み処理の簡単化を図ることができると
いう効果を奏する。

【００９０】また、この発明の位相検出方法は、上述に
おいて、補間ステップにおいて、繰り返すＮ回のうち、
最初ｎ回（ｎは０以上Ｎ以下の整数）は、ゼロクロスを
挟む２つのサンプリング位相を中心として、ｉ個（ｉは
４以上の整数）のサンプリング位相のサンプリングデー
タを用い、その後ｍ回（ｍ＝Ｎ−ｎ）は、２個のサンプ
リング位相のサンプリングデータを用いるので、入力信
号のゼロクロス位相を求めるためにサンプルデータ間の
補間を行う際に、２点による直線補間で精度が得られな
い範囲では、ｉ個（ｉは４以上の整数）のサンプルデー
タ列を用いて、サンプルデータの間の信号レベルを演算
値で補間し、補間間隔が直線補間で精度が得られる間隔
まで狭くなったら、２点による直線補間を行うことで、
高精度にゼロクロス位相を求めることができるという効
果を奏する。

【００９１】また、この発明の位相検出回路は、磁気記
録媒体に記録したデジタル信号を電気信号に変換し、そ
の信号をアナログ／デジタル変換器でサンプリングし、
そのサンプリングデータを用いて、信号に同期したクロ
ックを再生する同期クロック再生装置に用いる位相検出
回路において、電気信号の位相を検出するため、サンプ
リング位相の中でゼロクロスを挟む２つのサンプリング
位相を検出する検出手段と、２つのサンプリング位相の
中間位相の信号レベルを補間して求める補間手段と、中
間位相をサンプリング位相として追加する追加手段と、
検出手段と補間手段と追加手段による処理をＮ回（Ｎは
自然数）繰り返す繰り返し手段とを備えたので、サンプ
リング位相間の信号レベルを補間し信号のゼロクロス位
相を算出することにより、信号レベル依存がなく安定し
た位相エラー出力を得ることができ、また、位相同期回
路の周波数引き込み能力の向上および周波数引き込み回
路の簡単化を図ることができるという効果を奏する。

【００９２】また、この発明の位相同期装置は、入力信
号のアナログレベルをデジタル値に変換するアナログ／
デジタル変換手段と、アナログ／デジタル変換手段の出
力から入力信号の位相を検出する位相検出手段と、位相
検出手段の出力を増幅または減衰させる第１の増幅手段
と、位相検出手段の出力値は、位相エラーが０と＋／−
πで０になり、＋／−１／２πで最大値となるようにレ
ベルを変換するレベル変換手段と、レベル変換手段の出
力を増幅または減衰させる第２の増幅手段と、第２の増
幅手段の出力と積分項を加算する第１の加算手段と、第
１の加算手段の出力を積分項として保持する保持手段
と、第１の増幅手段の出力と保持手段の出力を加算する
第２の加算手段と、第２の加算手段の出力により、発振
周波数が制御される発振手段とを備えたので、積分項と
して用いる位相エラー出力レベルを、レベル変換手段で
位相エラーに応じたレベル変換を行うことにより、入力
信号が位相等化誤差を持っていた場合のＰＬＬの周波数
引き込み動作を改善することができ、特に、“＋／−
π”付近でもエラー出力を小さくするため、＋／−１／
２πを境に＋／−πで“０”になるようにエラー出力レ
ベルを減少させることで、周波数引き込み時の積分項の
悪影響を減らすことができるという効果を奏する。

【００９３】また、この発明の位相同期装置は、上述に
おいて、発振手段の出力がアナログ／デジタル変換手段
のクロックとなるので、周波数引き込み時の積分項の悪
影響を減らしたクロックを用いてサンプリングを行うこ
とができる。

【００９４】また、この発明の位相同期装置は、上述に
おいて、位相検出手段は、磁気記録媒体に記録したデジ
タル信号を電気信号に変換し、その信号をアナログ／デ
ジタル変換器でサンプリングし、そのサンプリングデー
タを用いて、信号に同期したクロックを再生する同期ク
ロック再生装置に用いる位相検出回路であって、電気信
号の位相を検出するため、サンプリング位相の中でゼロ
クロスを挟む２つのサンプリング位相を検出する検出手
段と、２つのサンプリング位相の中間位相の信号レベル
を補間して求める補間手段と、中間位相をサンプリング
位相として追加する追加手段と、検出手段と補間手段と
追加手段による処理をＮ回（Ｎは自然数）繰り返す繰り
返し手段とを備えたので、積分項として用いる位相エラ
ー出力レベルを、レベル変換手段で位相エラーに応じた
レベル変換を行うことにより、入力信号が位相等化誤差
を持っていた場合のＰＬＬの周波数引き込み動作を改善
することができ、また、サンプリング位相間の信号レベ
ルを補間し信号のゼロクロス位相を算出することによ
り、信号レベル依存がなく安定した位相エラー出力を得
ることができ、また、位相同期回路の周波数引き込み能
力の向上および周波数引き込み回路の簡単化を図ること
ができるという効果を奏する。

【００９５】また、この発明の位相同期装置は、上述に
おいて、位相検出手段の出力を保持する第２の保持手段
と、位相検出手段の出力から第２の保持手段の出力を減
算する第１の減算手段と、第１の減算手段の出力を増幅
または減衰させる第３の増幅手段と、第２の増幅手段の
出力と積分項と第３の増幅手段の出力とを加算する第１
の加算手段とを有する周波数同期ループを備えたので、
位相検出手段の出力のピーク値が、切りの良い２のべき
乗（−１６〜＋１５や−３２〜＋３１など）に設定する
ことができると、例外処理などの複雑な回路を用いるこ
となく、加算手段やモジュロ演算をするだけで、容易に
微分値を求めることができるという効果を奏する。

【００９６】また、この発明の位相同期装置は、上述に
おいて、位相検出手段の出力を保持する第２の保持手段
と、位相検出手段の出力から第２の保持手段の出力を減
算する第１の減算手段と、第１の減算手段の出力と、第
３の保持手段の出力を加算する第３の加算手段とを有す
る周波数同期ループと、第３の加算手段の出力値をリミ
ットするリミッタ手段と、リミッタ出力から０方向に一
定値を削減するレデューサー手段と、レデューサー手段
の出力を保持する第４の保持手段と、リミッタ手段の出
力の絶対値に対してヒステリシス特性を有したヒステリ
シスコンパレータ手段と、ヒステリシスコンパレータ手
段の出力により、第１の減算手段の出力または０を出力
するスイッチ手段と、スイッチ手段の出力を増幅または
減衰させる第３の増幅手段と、第２の増幅手段の出力と
積分項と第３の増幅手段の出力とを加算する第１の加算
手段とを有し、位相同期装置が入力信号に同期すると周
波数同期ループが切断される不感帯部とを備えたので、
周波数同期ループは周波数ロック中は、ノイズを発生す
るので、ループを切断した方がよいので、上述の構成と
することにより、周波数アンロック中は、周波数同期ル
ープが接続され、周波数引き込みを速く行うことがで
き、周波数ロック中は、周波数同期ループが切断され、
ジッタの少ないＰＬＬ回路を実現することができるとい
う効果を奏する。

【００９７】また、この発明の位相同期装置は、上述に
おいて、位相検出手段の出力を保持する第２の保持手段
と、位相検出手段の出力から第２の保持手段の出力を減
算する第１の減算手段と、第１の減算手段の出力と、第
３の保持手段の出力を加算する第３の加算手段とを有す
る周波数同期ループと、第３の加算手段の出力値をリミ
ットするリミッタ手段と、リミッタ出力から０方向に一
定値を削減するレデューサー手段と、レデューサー手段
の出力を保持する第４の保持手段と、第３の加算手段の
出力からリミッタ手段の出力を減算する第２の減算手段
と、第２の減算手段の出力を増幅または減衰させる第３
の増幅手段と、第２の増幅手段の出力と積分項と第３の
増幅手段の出力とを加算する第１の加算手段とを有し、
位相同期装置が入力信号に同期すると周波数同期ループ
が切断される不感帯部とを備えたので、周波数同期ルー
プは、周波数ロック中は、ノイズを発生するので、ルー
プを切断した方がよいので、上述の構成とすることによ
り、周波数アンロック中は、周波数同期ループが接続さ
れ、周波数引き込み方向のみの制御となるため非常に速
く周波数引き込みを行うことができ、周波数ロック中
は、周波数同期ループが切断され、ジッタの少ないＰＬ
Ｌ回路を実現することができるという効果を奏する。

【図面の簡単な説明】

【図１】本実施の形態に適用される位相検出方法の例を
示す入力波形図である。

【図２】位相検出方法の動作を示すフローチャートであ
る。

【図３】位相検出方法の動作を示すフローチャートであ
る。

【図４】位相検出回路の例を示す図である。

【図５】位相検出回路の例を示す図である。

【図６】ＰＬＬ回路例１を示す図である。

【図７】位相エラー出力を示す図であり、図７Ａは位相
エラー出力、図７Ｂはレベル変換後の位相エラー出力で
ある。

【図８】ＰＬＬ回路例２を示す図である。

【図９】ＰＬＬ回路例３を示す図である。

【図１０】ＰＬＬ回路例４を示す図である。

【図１１】従来技術のＰＬＬ回路構成を示す図である。

【図１２】従来の位相エラー検出方法を示す図である。

【図１３】振幅レベルが変化した場合の位相エラー検出
を示す図である。

【図１４】振幅レベルが変化した場合の位相エラー検出
プロットを示す図である。

【図１５】等化誤差が大きい場合の位相エラー検出プロ
ットを示す図である。

【符号の説明】

１〜３……係数テーブル、４−１〜４−６，１０−１〜
１０−７，１７−１〜１７−７，２４−１〜２４−３…
…Ｄフリップフロップ回路、５−１〜５−４，１２−１
〜１２−４，１９−１〜１９−４……乗算器、６，１
３，２０……加算器、８，９，１１，１５，１６，２
２，２３……オア回路、７，１４，２１……ＭＳＢ一致
回路、３１，３２……乗算器、３３，３４，３６，３
７，４２，４３……オア回路、３５，４１，４７，４８
……加算器、３８，３９，４０，４４，４５，４６，５
０……Ｄフリップフロップ回路、４９……インバータ回
路、６１……ＡＤ変換回路、６２……位相検出回路（Ｐ
Ｄ）、６３……ＰＬＬ回路、６３１……増幅回路、６３
２……レベル変換回路、６３４，６３６……加算器、６
３５……Ｄフリップフロップ回路、６４……デジタル制
御発振器（ＤＣＯ）、８１……ＡＤ変換回路、８２……
位相検出回路（ＰＤ）、８３……ＰＬＬ回路、８３１…
…増幅回路、８３２……レベル変換回路、８３４，８３
６……加算器、８３５……Ｄフリップフロップ回路、８
５……周波数同期ループ、８５１……Ｄフリップフロッ
プ回路、８５２……加算器、８３５……増幅回路、８４
……デジタル制御発振器（ＤＣＯ）、９１……ＡＤ変換
回路、９２……位相検出回路（ＰＤ）、９３……ＰＬＬ
回路、９３１……増幅回路、９３２……レベル変換回
路、９３４，９３６……加算器、９３５……Ｄフリップ
フロップ回路、９５……周波数同期ループ、９５１……
Ｄフリップフロップ回路、９５２，９５４……加算器、
９５５……リミッタ、９５６……リデューサー、９５８
……ヒステリシスコンパレータ、９５７……Ｄフリップ
フロップ回路、、９５９……スイッチ、９６０……
“０”値入力部、９５３……増幅回路、９４……デジタ
ル制御発振器（ＤＣＯ）、１０１……ＡＤ変換回路、１
０２……位相検出回路（ＰＤ）、１０３……ＰＬＬ回
路、１０３１……増幅回路、１０３２……レベル変換回
路、１０３４，１０３６……加算器、１０３５……Ｄフ
リップフロップ回路、１０５……周波数同期ループ、１
０５１……Ｄフリップフロップ回路、１０５２，１０５
４，１０６０……加算器、１０５５……リミッタ、１０
５６……リデューサー、１０５７……Ｄフリップフロッ
プ回路、１０５３……増幅回路、１０４……デジタル制
御発振器（ＤＣＯ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者小谷保孝東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者長部久夫東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5D044 BC01 CC01 CC04 GM02 GM12 GM14 GM15 5J106 AA04 CC01 CC25 CC31 DD04 DD05 DD06 DD08 DD36 DD42 JJ02 KK02 KK12 KK39 LL02 5K047 CC12 GG11 GG25 MM38 MM46 MM60 MM63

Claims

【特許請求の範囲】

【請求項１】磁気記録媒体に記録したデジタル信号を
電気信号に変換し、その信号をアナログ／デジタル変換
器でサンプリングし、そのサンプリングデータを用い
て、信号に同期したクロックを再生する同期クロック再
生に用いる位相検出方法において、前記電気信号の位相を検出するため、サンプリング位相の中でゼロクロスを挟む２つのサンプ
リング位相を検出する検出ステップと、前記２つのサンプリング位相の中間位相の信号レベルを
補間して求める補間ステップと、前記中間位相をサンプリング位相として追加する追加ス
テップと、前記検出ステップと前記補間ステップと前記追加ステッ
プによる処理をＮ回（Ｎは自然数）繰り返す繰り返しス
テップとを備えた位相検出方法。
【請求項２】請求項１記載の位相検出方法において、前記補間ステップにおいて、繰り返すＮ回のうち、最初
ｎ回（ｎは０以上Ｎ以下の整数）は、ゼロクロスを挟む
２つのサンプリング位相を中心として、ｉ個（ｉは４以
上の整数）のサンプリング位相のサンプリングデータを
用い、その後ｍ回（ｍ＝Ｎ−ｎ）は、２個のサンプリング位相
のサンプリングデータを用いることを特徴とする位相検
出方法。
【請求項３】磁気記録媒体に記録したデジタル信号を
電気信号に変換し、その信号をアナログ／デジタル変換
器でサンプリングし、そのサンプリングデータを用い
て、信号に同期したクロックを再生する同期クロック再
生装置に用いる位相検出回路において、前記電気信号の位相を検出するため、サンプリング位相の中でゼロクロスを挟む２つのサンプ
リング位相を検出する検出手段と、前記２つのサンプリング位相の中間位相の信号レベルを
補間して求める補間手段と、前記中間位相をサンプリング位相として追加する追加手
段と、前記検出手段と前記補間手段と前記追加手段による処理
をＮ回（Ｎは自然数）繰り返す繰り返し手段とを備えた
位相検出回路。
【請求項４】入力信号のアナログレベルをデジタル値
に変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段の出力から入力信号の
位相を検出する位相検出手段と、前記位相検出手段の出力を増幅または減衰させる第１の
増幅手段と、前記位相検出手段の出力値は、位相エラーが０と＋／−
πで０になり、＋／−１／２πで最大値となるようにレ
ベルを変換するレベル変換手段と、前記レベル変換手段の出力を増幅または減衰させる第２
の増幅手段と、前記第２の増幅手段の出力と積分項を加算する第１の加
算手段と、前記第１の加算手段の出力を積分項として保持する保持
手段と、前記第１の増幅手段の出力と前記保持手段の出力を加算
する第２の加算手段と、前記第２の加算手段の出力により、発振周波数が制御さ
れる発振手段とを備えた位相同期装置。
【請求項５】請求項４記載の位相同期装置において、前記発振手段の出力が前記アナログ／デジタル変換手段
のクロックとなる位相同期装置。
【請求項６】請求項４記載の位相同期装置において、前記位相検出手段は、磁気記録媒体に記録したデジタル
信号を電気信号に変換し、その信号をアナログ／デジタ
ル変換器でサンプリングし、そのサンプリングデータを
用いて、信号に同期したクロックを再生する同期クロッ
ク再生装置に用いる位相検出回路であって、前記電気信号の位相を検出するため、サンプリング位相の中でゼロクロスを挟む２つのサンプ
リング位相を検出する検出手段と、前記２つのサンプリング位相の中間位相の信号レベルを
補間して求める補間手段と、前記中間位相をサンプリング位相として追加する追加手
段と、前記検出手段と前記補間手段と前記追加手段による処理
をＮ回（Ｎは自然数）繰り返す繰り返し手段とを備えた
位相同期装置。
【請求項７】請求項４記載の位相同期装置において、前記位相検出手段の出力を保持する第２の保持手段と、前記位相検出手段の出力から前記第２の保持手段の出力
を減算する第１の減算手段と、前記第１の減算手段の出力を増幅または減衰させる第３
の増幅手段と、前記第２の増幅手段の出力と積分項と前記第３の増幅手
段の出力とを加算する第１の加算手段とを有する周波数
同期ループを備えた位相同期装置。
【請求項８】請求項４記載の位相同期装置において、前記位相検出手段の出力を保持する第２の保持手段と、前記位相検出手段の出力から前記第２の保持手段の出力
を減算する第１の減算手段と、前記第１の減算手段の出力と、第３の保持手段の出力を
加算する第３の加算手段と、を有する周波数同期ループと、前記第３の加算手段の出力値をリミットするリミッタ手
段と、リミッタ出力から０方向に一定値を削減するレデューサ
ー手段と、レデューサー手段の出力を保持する第４の保持手段と、前記リミッタ手段の出力の絶対値に対してヒステリシス
特性を有したヒステリシスコンパレータ手段と、ヒステリシスコンパレータ手段の出力により、前記第１
の減算手段の出力または０を出力するスイッチ手段と、前記スイッチ手段の出力を増幅または減衰させる第３の
増幅手段と、前記第２の増幅手段の出力と積分項と前記第３の増幅手
段の出力とを加算する第１の加算手段とを有し、前記位
相同期装置が入力信号に同期すると前記周波数同期ルー
プが切断される不感帯部とを備えた位相同期装置。
【請求項９】請求項４記載の位相同期装置において、前記位相検出手段の出力を保持する第２の保持手段と、前記位相検出手段の出力から前記第２の保持手段の出力
を減算する第１の減算手段と、前記第１の減算手段の出力と、第３の保持手段の出力を
加算する第３の加算手段と、を有する周波数同期ループと、前記第３の加算手段の出力値をリミットするリミッタ手
段と、リミッタ出力から０方向に一定値を削減するレデューサ
ー手段と、レデューサー手段の出力を保持する第４の保持手段と、前記第３の加算手段の出力から前記リミッタ手段の出力
を減算する第２の減算手段と、前記第２の減算手段の出力を増幅または減衰させる第３
の増幅手段と、前記第２の増幅手段の出力と積分項と前記第３の増幅手
段の出力とを加算する第１の加算手段とを有し、前記位
相同期装置が入力信号に同期すると前記周波数同期ルー
プが切断される不感帯部とを備えた位相同期装置。