JP2560979B2 - クロック同期回路 - Google Patents
クロック同期回路Info
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- JP2560979B2 JP2560979B2 JP5151905A JP15190593A JP2560979B2 JP 2560979 B2 JP2560979 B2 JP 2560979B2 JP 5151905 A JP5151905 A JP 5151905A JP 15190593 A JP15190593 A JP 15190593A JP 2560979 B2 JP2560979 B2 JP 2560979B2
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- Japan
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- signal
- controlled oscillator
- synchronization circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はクロック同期回路に関
し、特に、ディジタル無線方式に使用され判定帰還形等
化器を備える復調器に用いられるクロック同期回路に関
する。
し、特に、ディジタル無線方式に使用され判定帰還形等
化器を備える復調器に用いられるクロック同期回路に関
する。
【０００２】
【従来の技術】帰還判定形等化器を用いた復調系ブロッ
ク図を図３を示す。
ク図を図３を示す。
【０００３】図示の復調装置はディジタル無線通信装置
にて一般的に使用される復調器の出力に判定帰還形等化
器を組み合わせたものである。
にて一般的に使用される復調器の出力に判定帰還形等化
器を組み合わせたものである。
【０００４】ディジタル無線通信装置で用いられる復調
器の構成は公知である（例えば、ディジタルマイクロ通
信 ページ１１１〜１１４（株）企画センター 桑原守
二）。
器の構成は公知である（例えば、ディジタルマイクロ通
信 ページ１１１〜１１４（株）企画センター 桑原守
二）。
【０００５】入力端子ＩＮに与えられた中間周波数（Ｉ
Ｆ）帯の変調波は分配器１０で２分岐されて乗算器（Ｍ
ＩＸ）１１及び１２に与えられる。ＭＩＸ１１は再生搬
送波発生器１３から再生搬送波と上記の変調波とを掛け
合わせて第１の乗算信号を生成する。再生搬送波はπ／
２シフター１４で再生搬送波に対してπ／２の位相差を
もつシフト搬送波とされＭＩＸ１２に与えられる。ＭＩ
Ｘ１２では上記の変調波とシフト搬送波とを掛け合わせ
て第２の乗算信号を生成する。
Ｆ）帯の変調波は分配器１０で２分岐されて乗算器（Ｍ
ＩＸ）１１及び１２に与えられる。ＭＩＸ１１は再生搬
送波発生器１３から再生搬送波と上記の変調波とを掛け
合わせて第１の乗算信号を生成する。再生搬送波はπ／
２シフター１４で再生搬送波に対してπ／２の位相差を
もつシフト搬送波とされＭＩＸ１２に与えられる。ＭＩ
Ｘ１２では上記の変調波とシフト搬送波とを掛け合わせ
て第２の乗算信号を生成する。
【０００６】第１及び第２の乗算信号はそれぞれ低域フ
ィルター（低域濾波器）１５及び１６を介して増幅器１
７及び１８に与えられる。そして、ここで規定の振幅レ
ベルに増幅されて第１及び第２の増幅信号（復調ベース
バンド信号）となる。これら第１及び第２の復調ベース
バンド信号はそれぞれアナログ−ディジタル変換器１９
及び２０で標本量子化され第１及び第２のディジタル信
号となる。第１及び第２のディジタル信号は全ディジタ
ル処理形の判定帰還形等化器２１に与えられて、ここで
符号間干渉が除去されて第１及び第２のデータとして出
力される（ＤＡＴＡＰｏｕｔ，ＤＡＴＡＱｏｕｔ）。
ィルター（低域濾波器）１５及び１６を介して増幅器１
７及び１８に与えられる。そして、ここで規定の振幅レ
ベルに増幅されて第１及び第２の増幅信号（復調ベース
バンド信号）となる。これら第１及び第２の復調ベース
バンド信号はそれぞれアナログ−ディジタル変換器１９
及び２０で標本量子化され第１及び第２のディジタル信
号となる。第１及び第２のディジタル信号は全ディジタ
ル処理形の判定帰還形等化器２１に与えられて、ここで
符号間干渉が除去されて第１及び第２のデータとして出
力される（ＤＡＴＡＰｏｕｔ，ＤＡＴＡＱｏｕｔ）。
【０００７】ここでアナログ−ディジタル変換器１９及
び２０におけるサンプリングタイミングについて概説す
る。第１及び第２の復調ベースバンド信号がクロック同
期回路２２に与えられ、クロック同期回路２２では第１
及び第２の復調ベースバンド信号からサンプリングタイ
ミングを抽出する。
び２０におけるサンプリングタイミングについて概説す
る。第１及び第２の復調ベースバンド信号がクロック同
期回路２２に与えられ、クロック同期回路２２では第１
及び第２の復調ベースバンド信号からサンプリングタイ
ミングを抽出する。
【０００８】ここで図２を参照して、クロック同期回路
２２の動作について説明する。ＰＩＮ及びＱＩＮにはそ
れぞれ第１及び第２の復調ベースバンド信号が与えられ
る。非線形回路１及び１´とサンプリングタイミング周
期（クロック周波数）ｆｃを中心周波数とする帯域濾波
器２とによって第１及び第２の復調ベースバンド信号か
らそれぞれクロック成分が抽出される。このクロック成
分は増幅器３で増幅された後、位相比較器５で電圧制御
発振器６の発振周波数ｆｖｃｏと比較される。そして、
位相比較器５は比較結果して比較結果電圧を出力する。
これによって、電圧制御発振器６ではその発振周波数が
ｆｖｃｏ＝ｆｃとなるように制御する。
２２の動作について説明する。ＰＩＮ及びＱＩＮにはそ
れぞれ第１及び第２の復調ベースバンド信号が与えられ
る。非線形回路１及び１´とサンプリングタイミング周
期（クロック周波数）ｆｃを中心周波数とする帯域濾波
器２とによって第１及び第２の復調ベースバンド信号か
らそれぞれクロック成分が抽出される。このクロック成
分は増幅器３で増幅された後、位相比較器５で電圧制御
発振器６の発振周波数ｆｖｃｏと比較される。そして、
位相比較器５は比較結果して比較結果電圧を出力する。
これによって、電圧制御発振器６ではその発振周波数が
ｆｖｃｏ＝ｆｃとなるように制御する。
【０００９】電圧制御発振器６からは発振周波数ｆｖｃ
ｏのクロック信号が端子ＣＬＫＰ及びＣＬＫＱを介して
アナログ−ディジタル変換器１９及び２０にサンプリン
グタイミングとして与えられる。前述のように、発振周
波数ｆｖｃｏはｆｖｃｏ＝ｆｃに制御されているので変
調時のサンプリングタイミングに同期したタイミングで
アナログ−ディジタル変換（復調）が行われることにな
る。
ｏのクロック信号が端子ＣＬＫＰ及びＣＬＫＱを介して
アナログ−ディジタル変換器１９及び２０にサンプリン
グタイミングとして与えられる。前述のように、発振周
波数ｆｖｃｏはｆｖｃｏ＝ｆｃに制御されているので変
調時のサンプリングタイミングに同期したタイミングで
アナログ−ディジタル変換（復調）が行われることにな
る。
【００１０】ここで、図４を参照して、復調ベースバン
ド信号からクロック周波数成分ｆｃを抽出する動作につ
いて説明する。
ド信号からクロック周波数成分ｆｃを抽出する動作につ
いて説明する。
【００１１】図１に示すａ点及びｂ点では図４（ａ）に
示すようにクロック周波数の１／２成分のみが含まれて
いるが、非線形回路１及び１´によって２逓倍されて図
４（ｂ）に示すようにクロック周波数（ｆｃ）成分が発
生する。そして、このクロック周波数成分を中心周波数
がｆｃである帯域通過濾波器２を通すことによって図４
（ｃ）に示すようにクロック周波数ｆｃのみを抽出する
ことができる。なお、判定帰還形等化器の構成について
は、例えば、特開平４−１８１８０２号公報に記載され
ているのでここでは説明を省略する。
示すようにクロック周波数の１／２成分のみが含まれて
いるが、非線形回路１及び１´によって２逓倍されて図
４（ｂ）に示すようにクロック周波数（ｆｃ）成分が発
生する。そして、このクロック周波数成分を中心周波数
がｆｃである帯域通過濾波器２を通すことによって図４
（ｃ）に示すようにクロック周波数ｆｃのみを抽出する
ことができる。なお、判定帰還形等化器の構成について
は、例えば、特開平４−１８１８０２号公報に記載され
ているのでここでは説明を省略する。
【００１２】ここで、判定帰還形等化器の等化特性（シ
グネチャーカーブ）を図６に示す。図６において、縦軸
はρ＝反射波の振幅／主波の振幅を示し、ρ＝１のと
き、最もノッチが深くなる。また、横軸はΔｆとしてノ
ッチの位置（周波数）の帯域中央からのずれを示す。図
６では斜線で示す部分が等化不可能領域であり、この面
積が小さいほど等化器の能力が高いことになる。
グネチャーカーブ）を図６に示す。図６において、縦軸
はρ＝反射波の振幅／主波の振幅を示し、ρ＝１のと
き、最もノッチが深くなる。また、横軸はΔｆとしてノ
ッチの位置（周波数）の帯域中央からのずれを示す。図
６では斜線で示す部分が等化不可能領域であり、この面
積が小さいほど等化器の能力が高いことになる。
【００１３】
【発明が解決しようとする課題】ところで、上述のサン
プリングタイミング生成、つまり、クロック同期ではフ
ェージングのノッチ周波数が搬送波周波数ｆ０から±ｆ
ｃ／２（Ｈｚ）離れた位置でノッチの深さが深くなって
いくにしたがって変調波中のクロック信号の１／２の周
波数成分レベルが低下していく。この結果、判定帰還形
等化器の等化可能領域であるにもかかわらずベースバン
ド信号から抽出されるクロック成分のレベルが低下す
る。従って、位相比較器において比較ができなくなって
同期外れが発生してしまう。
プリングタイミング生成、つまり、クロック同期ではフ
ェージングのノッチ周波数が搬送波周波数ｆ０から±ｆ
ｃ／２（Ｈｚ）離れた位置でノッチの深さが深くなって
いくにしたがって変調波中のクロック信号の１／２の周
波数成分レベルが低下していく。この結果、判定帰還形
等化器の等化可能領域であるにもかかわらずベースバン
ド信号から抽出されるクロック成分のレベルが低下す
る。従って、位相比較器において比較ができなくなって
同期外れが発生してしまう。
【００１４】このような不具合を防止するため、位相比
較器の前段にある増幅器の増幅度をあげて判定帰還形等
化器の等化可能領域内でクロック成分レベル低下よる同
期外れが発生してないようにすると、定常時（フェージ
ング無し）あるいは浅いフェージング時に増幅器から過
大なクロック成分が出力される結果復調器内の他回路へ
の干渉によって信号劣化が発生するという問題点があ
る。
較器の前段にある増幅器の増幅度をあげて判定帰還形等
化器の等化可能領域内でクロック成分レベル低下よる同
期外れが発生してないようにすると、定常時（フェージ
ング無し）あるいは浅いフェージング時に増幅器から過
大なクロック成分が出力される結果復調器内の他回路へ
の干渉によって信号劣化が発生するという問題点があ
る。
【００１５】本発明の目的は信号劣化が発生することな
くしかも同期外れをおこすことのないクロック同期回路
を提供することにある。
くしかも同期外れをおこすことのないクロック同期回路
を提供することにある。
【００１６】
【課題を解決するための手段】本発明によれば、ベース
バンド信号を受け該ベースバンド信号をディジタル信号
に変換するアナログ−ディジタル変換手段を備える復調
器と、前記ディジタル信号を等化して等化信号を生成す
る判定帰還形等化器とを備える復調装置に用いられ、前
記ベースバンド信号からクロック成分を抽出する抽出手
段と、該クロック成分の利得を自動制御して増幅クロッ
ク成分を出力する自動利得制御増幅手段と、増幅クロッ
ク成分に基づいて前記アナログ−ディジタル変換手段の
サンプリングタイミングクロックを生成する生成手段と
を有することを特徴とするクロック同期回路が得られ
る。
バンド信号を受け該ベースバンド信号をディジタル信号
に変換するアナログ−ディジタル変換手段を備える復調
器と、前記ディジタル信号を等化して等化信号を生成す
る判定帰還形等化器とを備える復調装置に用いられ、前
記ベースバンド信号からクロック成分を抽出する抽出手
段と、該クロック成分の利得を自動制御して増幅クロッ
ク成分を出力する自動利得制御増幅手段と、増幅クロッ
ク成分に基づいて前記アナログ−ディジタル変換手段の
サンプリングタイミングクロックを生成する生成手段と
を有することを特徴とするクロック同期回路が得られ
る。
【００１７】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１８】図１を参照して、図示のクロック同期回路
２３は図２に示すクロック同期回路とその構成が一部異
なっており、図２に示すクロック同期回路と同一の構成
要素については同一の参照番号を付す。また、図１に示
すクロック同期回路は図２に示すクロック同期回路と同
様に図３に示す復調装置で用いられる。
２３は図２に示すクロック同期回路とその構成が一部異
なっており、図２に示すクロック同期回路と同一の構成
要素については同一の参照番号を付す。また、図１に示
すクロック同期回路は図２に示すクロック同期回路と同
様に図３に示す復調装置で用いられる。
【００１９】図示のクロック同期回路２３では位相比較
器５の前段に自動利得制御増幅器４が設けられている。
器５の前段に自動利得制御増幅器４が設けられている。
【００２０】前述のように非線形回路１及び１´とサン
プリングタイミング周期（クロック周波数）ｆｃを中心
周波数とする帯域濾波器２とによって第１及び第２の復
調ベースバンド信号からそれぞれクロック成分が抽出さ
れる。このクロック成分は自動利得制御増幅器４で増幅
される。つまり、位相比較器５において位相比較を行う
ために必要な規定レベルに増幅される。そして、このク
ロック成分は位相比較器５に与えられる。これによっ
て、上述したように電圧制御発振器６からクロック周波
数ｆｃに同期したクロック信号が得られ、アナログ−デ
ィジタル変換器１９及び２０に対してサンプリングタイ
ミング信号として与えられる。
プリングタイミング周期（クロック周波数）ｆｃを中心
周波数とする帯域濾波器２とによって第１及び第２の復
調ベースバンド信号からそれぞれクロック成分が抽出さ
れる。このクロック成分は自動利得制御増幅器４で増幅
される。つまり、位相比較器５において位相比較を行う
ために必要な規定レベルに増幅される。そして、このク
ロック成分は位相比較器５に与えられる。これによっ
て、上述したように電圧制御発振器６からクロック周波
数ｆｃに同期したクロック信号が得られ、アナログ−デ
ィジタル変換器１９及び２０に対してサンプリングタイ
ミング信号として与えられる。
【００２１】選択性フェージングの際には、ノッチ周波
数及びノッチ深さによって帯域通過濾波器２から出力さ
れるクロック成分のレベルが異なるが、自動利得制御増
幅器４では定常時から判定帰還形等化器が等化できなく
なるノッチ深さまで規定された出力レベルを保持するよ
うに増幅率を制御する。ここでの出力レベルは位相比較
器において正常に位相比較でき、かつ他回路への干渉に
よる信号劣化を起こさないレベルに規定される。従っ
て、定常時においては、帯域濾波器出力のクロック成分
レベルは選択性フェージング時に比べて大きいが、自動
利得制御増幅器で規定レベルに抑えられるから、他回路
への干渉が引き起こされることはない。
数及びノッチ深さによって帯域通過濾波器２から出力さ
れるクロック成分のレベルが異なるが、自動利得制御増
幅器４では定常時から判定帰還形等化器が等化できなく
なるノッチ深さまで規定された出力レベルを保持するよ
うに増幅率を制御する。ここでの出力レベルは位相比較
器において正常に位相比較でき、かつ他回路への干渉に
よる信号劣化を起こさないレベルに規定される。従っ
て、定常時においては、帯域濾波器出力のクロック成分
レベルは選択性フェージング時に比べて大きいが、自動
利得制御増幅器で規定レベルに抑えられるから、他回路
への干渉が引き起こされることはない。
【００２２】ここで、図５（ａ）に示すように選択性フ
ェージングのノッチ周波数が（搬送波周波数−ｆｃ／
２）Ｈｚで生じた場合について説明する。
ェージングのノッチ周波数が（搬送波周波数−ｆｃ／
２）Ｈｚで生じた場合について説明する。
【００２３】この際の復調ベースバンド信号のスペクト
ラムは図５（ｂ）に示すようにｆｃ／２近傍の周波数成
分が低下している。従って、非線形回路出力は図５
（ｃ）に示すようにクロック周波数（ｆｃ）の成分も低
下し、これによって、図５（ｄ）に示す帯域通過濾波器
出力におけるクロック成分も低下する。帯域通過濾波器
出力を自動利得制御増幅器４に与えると、図５（ｅ）に
破線で示すように定常時（フェージング無し）のクロッ
ク成分と同レベルでクロック成分が位相比較器に入力さ
れることになる。
ラムは図５（ｂ）に示すようにｆｃ／２近傍の周波数成
分が低下している。従って、非線形回路出力は図５
（ｃ）に示すようにクロック周波数（ｆｃ）の成分も低
下し、これによって、図５（ｄ）に示す帯域通過濾波器
出力におけるクロック成分も低下する。帯域通過濾波器
出力を自動利得制御増幅器４に与えると、図５（ｅ）に
破線で示すように定常時（フェージング無し）のクロッ
ク成分と同レベルでクロック成分が位相比較器に入力さ
れることになる。
【００２４】ここで、判定帰還形等化器が等化できなく
なるノッチ深さで自動利得制御増幅器がクロック同期外
れをおこさなければ、判定帰還形等化器における等化能
力をクロック同期外れの影響を受けずに得られることに
なる。この際の等化等化特性を図７に示す。図７におい
ては、帯域の両端±ｆｃ／２（Ｈｚ）での等化劣化がな
くなり、等化不可能領域（図７における斜線で示す部
分）が図６に示す等化不可能領域よりも小さくなってい
ることがわかる。
なるノッチ深さで自動利得制御増幅器がクロック同期外
れをおこさなければ、判定帰還形等化器における等化能
力をクロック同期外れの影響を受けずに得られることに
なる。この際の等化等化特性を図７に示す。図７におい
ては、帯域の両端±ｆｃ／２（Ｈｚ）での等化劣化がな
くなり、等化不可能領域（図７における斜線で示す部
分）が図６に示す等化不可能領域よりも小さくなってい
ることがわかる。
【００２５】
【発明の効果】以上説明したように本発明では位相比較
器の前段に自動利得制御回路を設けたから、フェージン
グの有無に無関係に位相比較ができる所用レベルで復調
ベースバンド信号から抽出したクロック周波数成分を位
相比較器に入力でき、この結果、定常時（フェージング
無し）における信号劣化を防ぎかつ選択性フェージング
時における判定帰還形等化器の等化能力をクロック同期
外れによる特性劣化を起こすことなく十分に発揮できる
という効果がある。
器の前段に自動利得制御回路を設けたから、フェージン
グの有無に無関係に位相比較ができる所用レベルで復調
ベースバンド信号から抽出したクロック周波数成分を位
相比較器に入力でき、この結果、定常時（フェージング
無し）における信号劣化を防ぎかつ選択性フェージング
時における判定帰還形等化器の等化能力をクロック同期
外れによる特性劣化を起こすことなく十分に発揮できる
という効果がある。
【図１】本発明によるクロック同期回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】従来のクロック同期回路を示すブロック図であ
る。
る。
【図３】判定帰還形等化器を備える復調装置を示すブロ
ック図である。
ック図である。
【図４】図２に示すクロック同期回路におけるクロック
抽出動作を説明するための図である。
抽出動作を説明するための図である。
【図５】図１に示すクロック同期回路におけるクロック
抽出動作を説明するための図である。
抽出動作を説明するための図である。
【図６】図２に示すクロック同期回路を用いた際の判定
帰還形等化器の等化特性を示す図である。
帰還形等化器の等化特性を示す図である。
【図７】図１に示すクロック同期回路を用いた際の判定
帰還形等化器の等化特性を示す図である。
帰還形等化器の等化特性を示す図である。
１，１´ 非線形回路 ２ 帯域通過濾波器 ３ 増幅器 ４ 自動利得制御増幅器 ５ 位相比較器（ＣＯＭＰ） ６ 電圧制御発振器（ＶＣＯ） １０ 分配器（ハイブリッド） １１，１２ 乗算器（ＭＩＸ） １３ 再生搬送波発振器 １４ π／２シフター １５，１６ 低域通過濾波器 １７，１８ 増幅器 １９，２０ アナログ−ディジタル変換器（Ａ／Ｄ） ２１ 判定帰還形等化器 ２２，２３ クロック同期回路
Claims (2)
- 【請求項１】 ベースバンド信号を受け該ベースバンド
信号をディジタル信号に変換するアナログ−ディジタル
変換手段を備える復調器と、前記ディジタル信号を等化
して等化信号を生成する判定帰還形等化器とを備える復
調装置に用いられ、前記ベースバンド信号からクロック
成分を抽出する抽出手段と、該クロック成分の利得を自
動制御して増幅クロック成分を出力する自動利得制御増
幅手段と、増幅クロック成分に基づいて前記アナログ−
ディジタル変換手段のサンプリングタイミングクロック
を生成する生成手段とを有することを特徴とするクロッ
ク同期回路。 - 【請求項２】 請求項１に記載されたクロック同期回路
において、前記生成手段は、電圧制御発振器と、該電圧
制御発振器からの出力と前記増幅クロック成分とを比較
してその位相差に応じた電圧信号を前記電圧制御発振器
に与える位相比較器とを有し、前記電圧信号によって前
記電圧制御発振器からの出力発振周波数を前記増幅クロ
ック成分周波数に同期制御して前記電圧制御発振器から
の出力を前記サンプリングタイミング信号として用いる
ようにしたことを特徴とするクロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151905A JP2560979B2 (ja) | 1993-06-23 | 1993-06-23 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151905A JP2560979B2 (ja) | 1993-06-23 | 1993-06-23 | クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723037A JPH0723037A (ja) | 1995-01-24 |
| JP2560979B2 true JP2560979B2 (ja) | 1996-12-04 |
Family
ID=15528761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151905A Expired - Fee Related JP2560979B2 (ja) | 1993-06-23 | 1993-06-23 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560979B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460207B1 (ko) * | 2002-10-16 | 2004-12-08 | 학교법인 포항공과대학교 | 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용한 수신기 |
| JP4950106B2 (ja) * | 2008-03-17 | 2012-06-13 | パイオニア株式会社 | 周波数生成装置、周波数生成方法、信号処理装置及び信号処理方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117338A (en) * | 1979-03-02 | 1980-09-09 | Nec Corp | Phase synchronous circuit |
| JPS63156460A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | タイミング抽出方式 |
| JPH04157836A (ja) * | 1990-10-20 | 1992-05-29 | Fujitsu Ltd | タイミング再生回路 |
-
1993
- 1993-06-23 JP JP5151905A patent/JP2560979B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723037A (ja) | 1995-01-24 |
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