JPH09298460A - ディジタルｐｌｌ回路及びその起動方法 - Google Patents
ディジタルｐｌｌ回路及びその起動方法Info
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- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
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- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
Abstract
(57)【要約】
【課題】 ＧＭＳＫ変調方式を採用する無線データ通信
用受信装置に使用されるＤＰＬＬ回路の、回路規模の縮
小及び、ロックインタイムの短縮を目的とする。 【解決手段】 データラッチ回路２３と減算器２４とは
入力される位相データからシンボル毎の位相情報差を求
める。変調成分除去回路２５は位相情報差から変調成分
を取り除く。周波数誤差演算回路２６はｎシンボル区
間、位相情報差を積算し、積算値を１／ｎ倍してｎシン
ボル区間の平均周波数誤差値とし、ループフィルタ３２
へ出力する。位相誤差演算回路２７は、周波数誤差演算
回路からの積算値をさらにｎシンボル区間積算し、２／
ｎ倍する。加算器２８は、位相誤差演算回路の出力に、
データラッチ回路２２がラッチする初期位相を加算し、
位相誤差値としてＮＣＯ３３へ出力する。平均周波数誤
差値と位相誤差値とがプリセットされるタイミングでル
ープ部３６は動作を開始する。
用受信装置に使用されるＤＰＬＬ回路の、回路規模の縮
小及び、ロックインタイムの短縮を目的とする。 【解決手段】 データラッチ回路２３と減算器２４とは
入力される位相データからシンボル毎の位相情報差を求
める。変調成分除去回路２５は位相情報差から変調成分
を取り除く。周波数誤差演算回路２６はｎシンボル区
間、位相情報差を積算し、積算値を１／ｎ倍してｎシン
ボル区間の平均周波数誤差値とし、ループフィルタ３２
へ出力する。位相誤差演算回路２７は、周波数誤差演算
回路からの積算値をさらにｎシンボル区間積算し、２／
ｎ倍する。加算器２８は、位相誤差演算回路の出力に、
データラッチ回路２２がラッチする初期位相を加算し、
位相誤差値としてＮＣＯ３３へ出力する。平均周波数誤
差値と位相誤差値とがプリセットされるタイミングでル
ープ部３６は動作を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路に関し、特にＧＭＳＫ（Gaussian filterd Minimum
Shift Keying ）等によるディジタル通信に利用される
ディジタルＰＬＬ回路の初期設定方法に関する。
回路に関し、特にＧＭＳＫ（Gaussian filterd Minimum
Shift Keying ）等によるディジタル通信に利用される
ディジタルＰＬＬ回路の初期設定方法に関する。
【０００２】
【従来の技術】バースト状に通信を行う、多方向通信シ
ステムでは、位相シフトキーイング（PSK:Phase Shift
Keying）変調を採用したシステムが多い。このＰＳＫで
は、搬送周波数のずれ、即ち周波数オフセットが、位相
復調歪みとなり符号誤り率特性に重大な影響をもつ。こ
のため、周波数オフセットに基づく位相回転量を自動的
に補償する装置が必要となる。
ステムでは、位相シフトキーイング（PSK:Phase Shift
Keying）変調を採用したシステムが多い。このＰＳＫで
は、搬送周波数のずれ、即ち周波数オフセットが、位相
復調歪みとなり符号誤り率特性に重大な影響をもつ。こ
のため、周波数オフセットに基づく位相回転量を自動的
に補償する装置が必要となる。
【０００３】周波数オフセットの影響を取り除く手段を
備えた受信機として、搬送波再生を行なって入力波との
位相比較を行い、位相同期発振器の発振周波数を入力周
波数に自動追随させる位相同期ループ（ＰＬＬ）式位相
同期検波装置などが提案されている。この種の同期検波
装置は、入力信号対雑音比と誤り率との関係が、遅延検
波よりも優れているといわれている。
備えた受信機として、搬送波再生を行なって入力波との
位相比較を行い、位相同期発振器の発振周波数を入力周
波数に自動追随させる位相同期ループ（ＰＬＬ）式位相
同期検波装置などが提案されている。この種の同期検波
装置は、入力信号対雑音比と誤り率との関係が、遅延検
波よりも優れているといわれている。
【０００４】上記のようなＰＬＬ式位相同期検波装置に
おいて、近年、ディジタルＰＬＬが注目されている。こ
れは、ディジタルＰＬＬが、アナログＰＬＬに比べ、キ
ャプチャレンジが大きく、また、入力信号の振幅の影響
を受けず、ＩＣ化が容易という特徴による。
おいて、近年、ディジタルＰＬＬが注目されている。こ
れは、ディジタルＰＬＬが、アナログＰＬＬに比べ、キ
ャプチャレンジが大きく、また、入力信号の振幅の影響
を受けず、ＩＣ化が容易という特徴による。
【０００５】図１１に従来のＤＰＬＬ回路の一例を示
す。このＤＰＬＬ回路は位相算出信号処理形式ＤＰＬＬ
と呼ばれ、準同期検波部（図示せず）からの同相成分
（Ｉ）と直交成分（Ｑ）とから信号の位相角θを求める
角度演算回路１１１と、位相比較回路としての減算器１
１２、位相調整回路（ＭＯＤ）１１３、ループフィルタ
１１４、及び数値制御発振器（ＮＣＯ）１１５で構成さ
れている。そして、このＤＰＬＬ回路は、雑音特性や同
期特性に優れ、高い搬送周波数を実現できるという特徴
がある。なお、このようなＤＰＬＬ回路は、「ＰＬＬ制
御回路設計事例集」畑雅恭監修、昭和６２年１２月１８
日発行、に記載されている。
す。このＤＰＬＬ回路は位相算出信号処理形式ＤＰＬＬ
と呼ばれ、準同期検波部（図示せず）からの同相成分
（Ｉ）と直交成分（Ｑ）とから信号の位相角θを求める
角度演算回路１１１と、位相比較回路としての減算器１
１２、位相調整回路（ＭＯＤ）１１３、ループフィルタ
１１４、及び数値制御発振器（ＮＣＯ）１１５で構成さ
れている。そして、このＤＰＬＬ回路は、雑音特性や同
期特性に優れ、高い搬送周波数を実現できるという特徴
がある。なお、このようなＤＰＬＬ回路は、「ＰＬＬ制
御回路設計事例集」畑雅恭監修、昭和６２年１２月１８
日発行、に記載されている。
【０００６】このようにディジタルＰＬＬは、アナログ
ＰＬＬに比べ優れた点を多々有しているが、ディジタル
ＰＬＬには、ロックインタイムとして通常数十シンボル
を必要とするという欠点がある。そこで、ディジタルＰ
ＬＬのロックインタイムを縮小するために、様々な提案
が成されている。
ＰＬＬに比べ優れた点を多々有しているが、ディジタル
ＰＬＬには、ロックインタイムとして通常数十シンボル
を必要とするという欠点がある。そこで、ディジタルＰ
ＬＬのロックインタイムを縮小するために、様々な提案
が成されている。
【０００７】例えば、特開昭６４−４８５１９号公報に
は、「ロックインタイム自動制御ＤＰＬＬ回路」とし
て、図１２に示すような回路が開示されている。なお、
図１２のＤＰＬＬ回路は、アナログＰＬＬ回路の形式を
そのまま信号処理形式に変更したもので図１１のＤＰＬ
Ｌ回路とは構成が異なる。
は、「ロックインタイム自動制御ＤＰＬＬ回路」とし
て、図１２に示すような回路が開示されている。なお、
図１２のＤＰＬＬ回路は、アナログＰＬＬ回路の形式を
そのまま信号処理形式に変更したもので図１１のＤＰＬ
Ｌ回路とは構成が異なる。
【０００８】図１２のＤＰＬＬ回路では、入力タイミン
グ信号と基準クロックとの位相を比較する位相比較器１
２１の他に、これらの位相差を検出する位相差検出器１
２２を設けている。そして、位相差検出器１２２が検出
した位相差に応じて、固定発振器１２３からのパルス列
にパルスを付加、またはパルス列からパルスを除去する
速度を調整することにより、ロックインタイムの減少を
図っている。
グ信号と基準クロックとの位相を比較する位相比較器１
２１の他に、これらの位相差を検出する位相差検出器１
２２を設けている。そして、位相差検出器１２２が検出
した位相差に応じて、固定発振器１２３からのパルス列
にパルスを付加、またはパルス列からパルスを除去する
速度を調整することにより、ロックインタイムの減少を
図っている。
【０００９】詳述すると、図１２のＤＰＬＬ回路は、位
相比較器１２１、位相差検出器１２２、固定発振器１２
３、シーケンシャルループフィルタ１２４、パルス付加
又は除去加速器１２５、パルス付加又は除去回路１２
６、及び分周器１２７を有している。
相比較器１２１、位相差検出器１２２、固定発振器１２
３、シーケンシャルループフィルタ１２４、パルス付加
又は除去加速器１２５、パルス付加又は除去回路１２
６、及び分周器１２７を有している。
【００１０】位相比較器１２１は、入力されるタイミン
グ信号と帰還させた基準クロックとの位相を比較する。
そして、搬送波の１サイクル毎に、基準クロックのタイ
ミング信号に対する位相の進み遅れを−１又は＋１に２
値量子化する。
グ信号と帰還させた基準クロックとの位相を比較する。
そして、搬送波の１サイクル毎に、基準クロックのタイ
ミング信号に対する位相の進み遅れを−１又は＋１に２
値量子化する。
【００１１】シーケンシャルループフィルタ１２４は、
位相比較器１２１の出力に応じて、基準クロックが入力
タイミング信号より遅れている間は所定の周期で＋１の
パルスを、基準クロックが入力タイミング信号より進ん
でいる間は所定の周期で−１のパルスを出力する。
位相比較器１２１の出力に応じて、基準クロックが入力
タイミング信号より遅れている間は所定の周期で＋１の
パルスを、基準クロックが入力タイミング信号より進ん
でいる間は所定の周期で−１のパルスを出力する。
【００１２】一方、位相差検出器１２２は、入力タイミ
ング信号と基準クロックとの位相差を検出する。そし
て、検出した位相差に応じたゲートコントロール信号を
パルス付加又は除去加速器１２５へ出力する。
ング信号と基準クロックとの位相差を検出する。そし
て、検出した位相差に応じたゲートコントロール信号を
パルス付加又は除去加速器１２５へ出力する。
【００１３】パルス付加又は除去加速器１２５は、位相
差検出器１２２からのゲートコントロール信号に基づい
てゲートをオン／オフし、シーケンシャルループフィル
タ１２４からのパルスの数を制御する。即ち、パルス付
加又は除去加速器１２５は、ゲートコントロール信号に
従って、入力されるパルスの全部あるいは一部をパルス
付加又は除去回路１２６へ出力する。
差検出器１２２からのゲートコントロール信号に基づい
てゲートをオン／オフし、シーケンシャルループフィル
タ１２４からのパルスの数を制御する。即ち、パルス付
加又は除去加速器１２５は、ゲートコントロール信号に
従って、入力されるパルスの全部あるいは一部をパルス
付加又は除去回路１２６へ出力する。
【００１４】パルス付加又は除去回路１２６は、パルス
付加又は除去加速器１２５から入力されるパルスを受
け、＋１のパルスの場合は、そのパルス数に応じた数の
パルスを固定発振器１２３から入力されるパルス列に加
える。また、−１のパルスの場合には、そのパルス数に
応じた数のパルスを固定発振器１２３から入力されるパ
ルス列から除去する。こうして得られた新たなパルス列
は、分周器１２７により分周されて前記基準クロックと
して出力される。
付加又は除去加速器１２５から入力されるパルスを受
け、＋１のパルスの場合は、そのパルス数に応じた数の
パルスを固定発振器１２３から入力されるパルス列に加
える。また、−１のパルスの場合には、そのパルス数に
応じた数のパルスを固定発振器１２３から入力されるパ
ルス列から除去する。こうして得られた新たなパルス列
は、分周器１２７により分周されて前記基準クロックと
して出力される。
【００１５】このように、図１２のＤＰＬＬ回路では、
タイミング信号と基準クロックとの位相差が大きい場合
に、付加又は除去するパルスの数を多く（操作の周波数
を高く）するようにしたことで、ロックインタイムの縮
小を図ることができる。また、操作の周波数を高くした
ことで、ジッタも減少させることができる。
タイミング信号と基準クロックとの位相差が大きい場合
に、付加又は除去するパルスの数を多く（操作の周波数
を高く）するようにしたことで、ロックインタイムの縮
小を図ることができる。また、操作の周波数を高くした
ことで、ジッタも減少させることができる。
【００１６】
【発明が解決しようとする課題】従来のＤＰＬＬ回路の
第１の問題点は、ロックインタイムを高速化しようとす
ると回路規模が大きくなり過ぎることである。
第１の問題点は、ロックインタイムを高速化しようとす
ると回路規模が大きくなり過ぎることである。
【００１７】その理由は、位相比較器が２つ必要で、さ
らに、パルス付加又は除去加速器等の回路が必要だから
である。
らに、パルス付加又は除去加速器等の回路が必要だから
である。
【００１８】従来のＤＰＬＬ回路の第２の問題点は、位
相比較器の出力位相のオーバーシュートを抑制すること
ができず、引き込みに時間がかかることである。
相比較器の出力位相のオーバーシュートを抑制すること
ができず、引き込みに時間がかかることである。
【００１９】その理由は、初期引き込みにおいて初期値
等の設定が行われていないからである。
等の設定が行われていないからである。
【００２０】本発明は、ＧＭＳＫ変調方式を採用する無
線データ通信用受信装置に使用されるＤＰＬＬ回路の、
回路規模の縮小及び、ロックインタイムの短縮を目的と
する。具体的には、本発明は、ＤＰＬＬ回路の数値制御
発振器（ＮＣＯ）とループフィルタの積分項に初期値を
設定してからＤＰＬＬ回路のループ動作を開始するよう
にして、位相比較回路の位相出力のオーバーシュートを
軽減することを目的とする。
線データ通信用受信装置に使用されるＤＰＬＬ回路の、
回路規模の縮小及び、ロックインタイムの短縮を目的と
する。具体的には、本発明は、ＤＰＬＬ回路の数値制御
発振器（ＮＣＯ）とループフィルタの積分項に初期値を
設定してからＤＰＬＬ回路のループ動作を開始するよう
にして、位相比較回路の位相出力のオーバーシュートを
軽減することを目的とする。
【００２１】
【課題を解決するための手段】本発明によれば、位相比
較手段、位相調整手段、ループフィルタ、及び数値制御
発振器を含むループ部を有するディジタルＰＬＬ回路に
おいて、前記位相比較手段に連続的に入力される位相デ
ータのうち連続するｎ＋１シンボル分のデータから平均
周波数誤差及び位相誤差情報を求める初期設定手段と、
前記位相比較手段に連続的に入力される位相データを１
シンボル分だけ遅延させる遅延手段と、前記初期設定手
段手段及び前記ループ部の動作タイミングを制御して、
前記平均周波数誤差が前記ループフィルタにプリセット
され、かつ前記位相誤差情報が前記通知制御発振器にプ
リセットされたときに前記ループ手段を起動するタイミ
ング制御手段を設けたことを特徴とするディジタルＰＬ
Ｌ回路が得られる。
較手段、位相調整手段、ループフィルタ、及び数値制御
発振器を含むループ部を有するディジタルＰＬＬ回路に
おいて、前記位相比較手段に連続的に入力される位相デ
ータのうち連続するｎ＋１シンボル分のデータから平均
周波数誤差及び位相誤差情報を求める初期設定手段と、
前記位相比較手段に連続的に入力される位相データを１
シンボル分だけ遅延させる遅延手段と、前記初期設定手
段手段及び前記ループ部の動作タイミングを制御して、
前記平均周波数誤差が前記ループフィルタにプリセット
され、かつ前記位相誤差情報が前記通知制御発振器にプ
リセットされたときに前記ループ手段を起動するタイミ
ング制御手段を設けたことを特徴とするディジタルＰＬ
Ｌ回路が得られる。
【００２２】また、本発明によれば、前記初期設定手段
が、前記ｎ＋１シンボル分のデータから連続する２つの
位相データの差を順次求め、前記差を積算して積算値を
求めて１／ｎ倍し、前記平均周波数誤差値とする周波数
誤差演算手段と、前記ｎ＋１シンボル分のデータのうち
第１番目のシンボルの位相データをラッチするデータラ
ッチ手段と、前記積算値をｎシンボル区間に亘りさらに
積算して２／ｎ倍し、前記データラッチ手段がラッチす
る前記位相データを加算して前記位相誤差情報とする位
相誤差演算手段とを有することを特徴とするディジタル
ＰＬＬ回路が得られる。
が、前記ｎ＋１シンボル分のデータから連続する２つの
位相データの差を順次求め、前記差を積算して積算値を
求めて１／ｎ倍し、前記平均周波数誤差値とする周波数
誤差演算手段と、前記ｎ＋１シンボル分のデータのうち
第１番目のシンボルの位相データをラッチするデータラ
ッチ手段と、前記積算値をｎシンボル区間に亘りさらに
積算して２／ｎ倍し、前記データラッチ手段がラッチす
る前記位相データを加算して前記位相誤差情報とする位
相誤差演算手段とを有することを特徴とするディジタル
ＰＬＬ回路が得られる。
【００２３】さらにまた、本発明によれば、位相比較手
段、位相調整手段、ループフィルタ、及び数値制御発振
器を含むループ部を有するディジタルＰＬＬ回路の初期
設定方法において、前記位相比較手段に連続的に入力さ
れる位相データのうち連続するｎ＋１シンボル分のデー
タから平均周波数誤差及び位相誤差情報を求める初期設
定手段と、前記位相比較手段に連続的に入力される位相
データを１シンボル分だけ遅延させる遅延手段と、前記
初期設定手段及び前記ループ部の動作タイミングを制御
するタイミング制御手段を設け、前記ループ部の動作を
停止させた状態で前記位相比較手段を起動し、前記平均
周波数誤差及び前記位相誤差情報が求められたタイミン
グで前記ループ部を起動して前記初期設定手段の動作を
停止させるようにしたことを特徴とするディジタルＰＬ
Ｌ回路の起動方法が得られる。
段、位相調整手段、ループフィルタ、及び数値制御発振
器を含むループ部を有するディジタルＰＬＬ回路の初期
設定方法において、前記位相比較手段に連続的に入力さ
れる位相データのうち連続するｎ＋１シンボル分のデー
タから平均周波数誤差及び位相誤差情報を求める初期設
定手段と、前記位相比較手段に連続的に入力される位相
データを１シンボル分だけ遅延させる遅延手段と、前記
初期設定手段及び前記ループ部の動作タイミングを制御
するタイミング制御手段を設け、前記ループ部の動作を
停止させた状態で前記位相比較手段を起動し、前記平均
周波数誤差及び前記位相誤差情報が求められたタイミン
グで前記ループ部を起動して前記初期設定手段の動作を
停止させるようにしたことを特徴とするディジタルＰＬ
Ｌ回路の起動方法が得られる。
【００２４】
【作用】シンボル毎の位相情報差を求め、変調成分を取
り除いた後、ｎシンボル区間積算する。積算値を１／ｎ
倍して、ｎシンボル区間の平均周波数誤差値とする。ま
た、積算された周波数誤差値をさらにｎシンボル区間に
亘って積算し、２／ｎ倍した後、初期位相を加算して、
ｎシンボル積算した時点での位相誤差値を求める。ルー
プ部のループフィルタの積分項に平均周波数誤差値を、
数値制御発振器の積分項に位相誤差値をプリセットし
て、ループ部を起動する。ループ部は、初期設定が成さ
れてから起動されるので、起動時において、入力データ
値と帰還されるデータ値とがほぼ一致する。よって、オ
ーバーシュートの発生を抑制できる。
り除いた後、ｎシンボル区間積算する。積算値を１／ｎ
倍して、ｎシンボル区間の平均周波数誤差値とする。ま
た、積算された周波数誤差値をさらにｎシンボル区間に
亘って積算し、２／ｎ倍した後、初期位相を加算して、
ｎシンボル積算した時点での位相誤差値を求める。ルー
プ部のループフィルタの積分項に平均周波数誤差値を、
数値制御発振器の積分項に位相誤差値をプリセットし
て、ループ部を起動する。ループ部は、初期設定が成さ
れてから起動されるので、起動時において、入力データ
値と帰還されるデータ値とがほぼ一致する。よって、オ
ーバーシュートの発生を抑制できる。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。まず、図１を参照して、本
発明のディジタルＰＬＬ回路が用いられるＧＭＳＫ受信
機について説明する。
施の形態について説明する。まず、図１を参照して、本
発明のディジタルＰＬＬ回路が用いられるＧＭＳＫ受信
機について説明する。
【００２６】図１のＧＭＳＫ受信機は、アンテナ１１、
ＲＦ部１２、Ａ／Ｄコンバータ１３ａ、１３ｂ、角度演
算回路１４、ＢＰＳＫ変換回路１５、及びディジタルＰ
ＬＬ回路１６を有している。
ＲＦ部１２、Ａ／Ｄコンバータ１３ａ、１３ｂ、角度演
算回路１４、ＢＰＳＫ変換回路１５、及びディジタルＰ
ＬＬ回路１６を有している。
【００２７】アンテナ１１は、送信側において、プリア
ンブルとそれに続くデータ信号とによりＧＭＳＫ変調さ
れた信号を捕捉する。アンテナ１１で捕捉された信号
は、ＲＦ部１２に入力される。ＲＦ部１２では、所定の
レベルを越える信号が入力されると、そのことを示すキ
ャリア信号１０１をディジタルＰＬＬ回路１６へ通知す
る。同時に、ＰＦ部１２では、入力された受信信号を、
バンドパスフィルタ（ＢＰＦ，図示せず）に通した後、
ローカル信号を用いて直交復調する。こうして得られた
信号は、ＰＳＫ変調信号と見なすことができる。
ンブルとそれに続くデータ信号とによりＧＭＳＫ変調さ
れた信号を捕捉する。アンテナ１１で捕捉された信号
は、ＲＦ部１２に入力される。ＲＦ部１２では、所定の
レベルを越える信号が入力されると、そのことを示すキ
ャリア信号１０１をディジタルＰＬＬ回路１６へ通知す
る。同時に、ＰＦ部１２では、入力された受信信号を、
バンドパスフィルタ（ＢＰＦ，図示せず）に通した後、
ローカル信号を用いて直交復調する。こうして得られた
信号は、ＰＳＫ変調信号と見なすことができる。
【００２８】ＲＦ部１２において、直交復調された信
号、即ち、同相成分Ｉと直交成分Ｑとは、それぞれＡ／
Ｄコンバータ１３ａ及び１３ｂに入力される。Ａ／Ｄコ
ンバータ１３ａ、１３ｂは、それぞれ入力された信号を
アナログ／デジタル変換して、角度演算回路１４へ出力
する。
号、即ち、同相成分Ｉと直交成分Ｑとは、それぞれＡ／
Ｄコンバータ１３ａ及び１３ｂに入力される。Ａ／Ｄコ
ンバータ１３ａ、１３ｂは、それぞれ入力された信号を
アナログ／デジタル変換して、角度演算回路１４へ出力
する。
【００２９】角度演算回路１４は、入力される同相成分
Ｉ及び直交成分Ｑから位相情報を取り出す。即ち、tan
-1（Ｑ／Ｉ）の演算を行う。なお、tan -1（Ｑ／Ｉ）の
演算は、ディジタル回路、ディジタル・シグナル・プロ
セッサ（ＤＳＰ）等により実現することが可能である
が、ＲＯＭ（Read Only Memory）によるテーブルを用い
れば、ハードウェア構成が簡単で、演算速度の速いもの
が容易に実現できる。また、角度演算回路１４の出力ビ
ット数が多いほど精度は高くなるが、後段の処理が複雑
になるので、６ビット程度が望ましい。
Ｉ及び直交成分Ｑから位相情報を取り出す。即ち、tan
-1（Ｑ／Ｉ）の演算を行う。なお、tan -1（Ｑ／Ｉ）の
演算は、ディジタル回路、ディジタル・シグナル・プロ
セッサ（ＤＳＰ）等により実現することが可能である
が、ＲＯＭ（Read Only Memory）によるテーブルを用い
れば、ハードウェア構成が簡単で、演算速度の速いもの
が容易に実現できる。また、角度演算回路１４の出力ビ
ット数が多いほど精度は高くなるが、後段の処理が複雑
になるので、６ビット程度が望ましい。
【００３０】次に、角度演算回路１４から出力された位
相情報は、ＢＰＳＫ変換回路１５に入力される。ＢＰＳ
Ｋ変換回路１５は、後段の処理を容易にするため、ＧＭ
ＳＫ変調をＢＰＳＫ変調と見なすことができるように、
入力された位相情報の位相変換を行う。即ち、ＢＰＳＫ
変換回路１５は、入力されてくる位相情報に、順次、
０、＋π／２、＋２π／２、及び＋３π／２を、繰り返
し加算する。つまり、ＧＭＳＫ変調では、“０”を送信
する場合には、−π／２位相を変化させ、“１”を送信
する場合には＋π／２位相を変化させており、これに、
上記のような値を順次加算すると、“０”を送信する場
合には、位相を変化させず、“１”を送信する場合には
＋π位相を変化させることになる。従って、上記のよう
な位相変換を行うと、ＧＭＳＫ変調をＢＰＳＫ変調と見
なすことができる。
相情報は、ＢＰＳＫ変換回路１５に入力される。ＢＰＳ
Ｋ変換回路１５は、後段の処理を容易にするため、ＧＭ
ＳＫ変調をＢＰＳＫ変調と見なすことができるように、
入力された位相情報の位相変換を行う。即ち、ＢＰＳＫ
変換回路１５は、入力されてくる位相情報に、順次、
０、＋π／２、＋２π／２、及び＋３π／２を、繰り返
し加算する。つまり、ＧＭＳＫ変調では、“０”を送信
する場合には、−π／２位相を変化させ、“１”を送信
する場合には＋π／２位相を変化させており、これに、
上記のような値を順次加算すると、“０”を送信する場
合には、位相を変化させず、“１”を送信する場合には
＋π位相を変化させることになる。従って、上記のよう
な位相変換を行うと、ＧＭＳＫ変調をＢＰＳＫ変調と見
なすことができる。
【００３１】例えば、送信側から送信されるデータを
“０，１，１，０”と仮定した場合、理想状態における
角度演算部１４から出力される位相情報は、“−π／
２，０，＋π／２，０”となる。そして、ＢＰＳＫ変換
回路１５の出力位相は、“＋３π／２（＝−π／２），
＋π／２，＋３π／２，＋３π／２”となり、ＢＰＳＫ
変調と見なすことができる。
“０，１，１，０”と仮定した場合、理想状態における
角度演算部１４から出力される位相情報は、“−π／
２，０，＋π／２，０”となる。そして、ＢＰＳＫ変換
回路１５の出力位相は、“＋３π／２（＝−π／２），
＋π／２，＋３π／２，＋３π／２”となり、ＢＰＳＫ
変調と見なすことができる。
【００３２】以上のようにして、ＢＰＳＫ変換回路１５
から出力されたＢＰＳＫ位相データ（例えば、６ビット
データ）は、ディジタルＰＬＬ回路１６に入力され、デ
ータ復調が行われる。以下、図２を参照してディジタル
ＰＬＬ回路１６の一実施の形態について詳細に説明す
る。
から出力されたＢＰＳＫ位相データ（例えば、６ビット
データ）は、ディジタルＰＬＬ回路１６に入力され、デ
ータ復調が行われる。以下、図２を参照してディジタル
ＰＬＬ回路１６の一実施の形態について詳細に説明す
る。
【００３３】図２に示すように、ディジタルＰＬＬ回路
１６は、タイミング制御回路２１、データラッチ回路２
２、２３、減算器２４、変調成分除去回路２５、周波数
誤差演算回路２６、位相誤差演算回路２７、加算器２
８、シフトレジスタ２９、位相比較回路３０、位相調整
回路３１、ループフィルタ３２、数値制御発振器（ＮＣ
Ｏ（ディジタルＶＣＯとも呼ばれる））３３、及び象限
判定回路３４を有している。そして、データラッチ回路
２２、２３、減算器２４、変調成分除去回路２５、周波
数誤差演算回路２６、位相誤差演算回路２７、及び加算
器２８は初期設定部３５を構成し、シフトレジスタ２
９、位相比較回路３０、位相調整回路３１、ループフィ
ルタ３２、及びＮＣＯ３３は、ループ部３６を構成す
る。以下、このディジタルＰＬＬ回路１６の動作につい
て説明する。
１６は、タイミング制御回路２１、データラッチ回路２
２、２３、減算器２４、変調成分除去回路２５、周波数
誤差演算回路２６、位相誤差演算回路２７、加算器２
８、シフトレジスタ２９、位相比較回路３０、位相調整
回路３１、ループフィルタ３２、数値制御発振器（ＮＣ
Ｏ（ディジタルＶＣＯとも呼ばれる））３３、及び象限
判定回路３４を有している。そして、データラッチ回路
２２、２３、減算器２４、変調成分除去回路２５、周波
数誤差演算回路２６、位相誤差演算回路２７、及び加算
器２８は初期設定部３５を構成し、シフトレジスタ２
９、位相比較回路３０、位相調整回路３１、ループフィ
ルタ３２、及びＮＣＯ３３は、ループ部３６を構成す
る。以下、このディジタルＰＬＬ回路１６の動作につい
て説明する。
【００３４】タイミング制御回路２１は、ＲＦ部１２か
らのキャリア信号１０１が入力されると初期ゲート信号
を出力する。そして、その後、所定のタイミングでセッ
トパルスＴ、及びＰＬＬゲート信号を発生する。
らのキャリア信号１０１が入力されると初期ゲート信号
を出力する。そして、その後、所定のタイミングでセッ
トパルスＴ、及びＰＬＬゲート信号を発生する。
【００３５】初期ゲート信号は、初期設定部３５の動作
期間を規定し、初期設定動作を行う各回路、即ち、デー
タラッチ回路２２、２３、減算器２４、変調成分除去回
路２５、周波数誤差演算回路２６、位相誤差演算回路２
７、及び加算器２８に与えられる。また、ＰＬＬゲート
信号は、ループ部３６の動作期間を規定し、ＰＬＬ動作
を実行する各回路、即ち、シフトレジスタ２９、位相比
較回路３０、位相調整回路３１、ループフィルタ３２、
及びＮＣＯ３３と、象限判定回路３４とに与えられる。
セットパルスＴは、初期設定部３５から出力される初期
値をループ部３６にプリセットするために、ループフィ
ルタ３２及びＮＣＯ３３に与えられる。なお、図３にこ
れらの信号のタイミングチャートを示しておく。
期間を規定し、初期設定動作を行う各回路、即ち、デー
タラッチ回路２２、２３、減算器２４、変調成分除去回
路２５、周波数誤差演算回路２６、位相誤差演算回路２
７、及び加算器２８に与えられる。また、ＰＬＬゲート
信号は、ループ部３６の動作期間を規定し、ＰＬＬ動作
を実行する各回路、即ち、シフトレジスタ２９、位相比
較回路３０、位相調整回路３１、ループフィルタ３２、
及びＮＣＯ３３と、象限判定回路３４とに与えられる。
セットパルスＴは、初期設定部３５から出力される初期
値をループ部３６にプリセットするために、ループフィ
ルタ３２及びＮＣＯ３３に与えられる。なお、図３にこ
れらの信号のタイミングチャートを示しておく。
【００３６】次に、ディジタルＰＬＬ回路１６の初期設
定動作について説明する。データラッチ回路２２は、Ｂ
ＰＳＫ変換回路１５から入力される最初の位相データ
（初期位相データ）をラッチする。また、データラッチ
回路２３は、順次入力されてくる位相データを１シンボ
ル毎にラッチし、減算器２４へ出力する。減算器２４
は、データラッチ回路２３からの位相データと新たにＢ
ＰＳＫ変換回路１５から入力される位相データとの差を
求める（差動復調する）。これにより、シンボル毎の位
相差情報を得ることができる。ただし、この位相差情報
は、変調成分を含んでいる。
定動作について説明する。データラッチ回路２２は、Ｂ
ＰＳＫ変換回路１５から入力される最初の位相データ
（初期位相データ）をラッチする。また、データラッチ
回路２３は、順次入力されてくる位相データを１シンボ
ル毎にラッチし、減算器２４へ出力する。減算器２４
は、データラッチ回路２３からの位相データと新たにＢ
ＰＳＫ変換回路１５から入力される位相データとの差を
求める（差動復調する）。これにより、シンボル毎の位
相差情報を得ることができる。ただし、この位相差情報
は、変調成分を含んでいる。
【００３７】変調成分除去回路２５は、減算器２４から
の位相差情報に含まれる変調成分を除去する。即ち、入
力された位相差情報の上位１ビットをマスクする。これ
により、変調成分を含まない純粋な位相差情報が得られ
る。なお、このディジタルＰＬＬ回路１６に入力される
信号がＱＰＳＫ位相データ（６ビット）の場合には、上
位２ビットをマスクすると純粋な位相差情報が得られ
る。
の位相差情報に含まれる変調成分を除去する。即ち、入
力された位相差情報の上位１ビットをマスクする。これ
により、変調成分を含まない純粋な位相差情報が得られ
る。なお、このディジタルＰＬＬ回路１６に入力される
信号がＱＰＳＫ位相データ（６ビット）の場合には、上
位２ビットをマスクすると純粋な位相差情報が得られ
る。
【００３８】変調成分除去回路２５から出力された位相
差情報は、周波数誤差演算回路２６に入力される。周波
数誤差演算回路２６は、データラッチ回路及び加算器
（図示せず）を有しており、ｎシンボル区間（例えば、
８シンボル区間）に亘って入力された位相差情報を順次
積算する。そして、周波数誤差演算回路２６は、１シン
ボル分積算する毎に位相誤差演算回路２７へその値を出
力する。また、周波数誤差演算回路２６は、最後に得ら
れた積算値を１／ｎ倍する（例えば１／８倍であればビ
ットシフトで実現できる）。これにより、１シンボル当
たりの平均周波数誤差値が得られる。この平均周波数誤
差値は、ループフィルタ３２へ出力される。
差情報は、周波数誤差演算回路２６に入力される。周波
数誤差演算回路２６は、データラッチ回路及び加算器
（図示せず）を有しており、ｎシンボル区間（例えば、
８シンボル区間）に亘って入力された位相差情報を順次
積算する。そして、周波数誤差演算回路２６は、１シン
ボル分積算する毎に位相誤差演算回路２７へその値を出
力する。また、周波数誤差演算回路２６は、最後に得ら
れた積算値を１／ｎ倍する（例えば１／８倍であればビ
ットシフトで実現できる）。これにより、１シンボル当
たりの平均周波数誤差値が得られる。この平均周波数誤
差値は、ループフィルタ３２へ出力される。
【００３９】例えば、ディジタルＰＬＬ回路１６に入力
されるＢＰＳＫ位相データを、ａ1，ａ2 ，ａ3 ，・・
・，ａn-2 ，ａn-1 ，ａn ，ａn+1 、と仮定すると、減
算器２４から出力される位相差情報は、（ａi −
ａi-1 ）、ｉ＝２，３，…，ｎ，ｎ＋１、となる。ここ
で、説明を簡単にするため、ＢＰＳＫ位相データには、
変調成分が含まれていないもの（角度演算回路１４の出
力ビットを６ビットとすると、上位１ビットを除いた下
位５ビット）とすると、周波数誤差演算回路２６には、
（ａ2 −ａ1 ），（ａ3 −ａ2 ），…，（ａn+1 −
ａn ）が順次入力される。周波数誤差演算回路２６は、
入力される位相差情報を順次積算しながら、積算値を位
相誤差演算回路２７へ出力する。即ち、周波数誤差演算
回路２６は、（ａ2−ａ1 ），（ａ2 −ａ1 ）＋（ａ3
−ａ2 ），…，（ａ2 −ａ1 ）＋（ａ3 −ａ2 ）＋…＋
（ａn −ａn-1 ）＋（ａn+1 −ａn ）を順次位相誤差演
算回路２７へ出力する。さらに、周波数誤差演算回路２
６は、ｎシンボル区間積算した値を１／ｎ倍する。つま
り、周波数誤差演算回路２６は、数式１で表される演算
を行い、１シンボル当りの平均周波数誤差値を求める。
されるＢＰＳＫ位相データを、ａ1，ａ2 ，ａ3 ，・・
・，ａn-2 ，ａn-1 ，ａn ，ａn+1 、と仮定すると、減
算器２４から出力される位相差情報は、（ａi −
ａi-1 ）、ｉ＝２，３，…，ｎ，ｎ＋１、となる。ここ
で、説明を簡単にするため、ＢＰＳＫ位相データには、
変調成分が含まれていないもの（角度演算回路１４の出
力ビットを６ビットとすると、上位１ビットを除いた下
位５ビット）とすると、周波数誤差演算回路２６には、
（ａ2 −ａ1 ），（ａ3 −ａ2 ），…，（ａn+1 −
ａn ）が順次入力される。周波数誤差演算回路２６は、
入力される位相差情報を順次積算しながら、積算値を位
相誤差演算回路２７へ出力する。即ち、周波数誤差演算
回路２６は、（ａ2−ａ1 ），（ａ2 −ａ1 ）＋（ａ3
−ａ2 ），…，（ａ2 −ａ1 ）＋（ａ3 −ａ2 ）＋…＋
（ａn −ａn-1 ）＋（ａn+1 −ａn ）を順次位相誤差演
算回路２７へ出力する。さらに、周波数誤差演算回路２
６は、ｎシンボル区間積算した値を１／ｎ倍する。つま
り、周波数誤差演算回路２６は、数式１で表される演算
を行い、１シンボル当りの平均周波数誤差値を求める。
【００４０】
【数１】 こうして得られた平均周波数誤差値は、ｎの値が大きい
ほど、幅広い分散の値がとれるのでより正確な値とな
る。しかしながら、受信信号のプリアンブルの長さとの
兼ね合いから、８シンボル程度が適当である。また、ｎ
を２の指数倍（２m ：ｍ＝０，１，２，…）に設定して
おけば、後段のビット演算における除算を簡単なビット
シフトで実現できる。
ほど、幅広い分散の値がとれるのでより正確な値とな
る。しかしながら、受信信号のプリアンブルの長さとの
兼ね合いから、８シンボル程度が適当である。また、ｎ
を２の指数倍（２m ：ｍ＝０，１，２，…）に設定して
おけば、後段のビット演算における除算を簡単なビット
シフトで実現できる。
【００４１】周波数誤差演算回路２６により求められた
平均周波数誤差値は、ループフィルタ３２へ出力され
る。
平均周波数誤差値は、ループフィルタ３２へ出力され
る。
【００４２】位相誤差演算回路２７は、周波数誤差演算
回路２６から順次入力される積算値を、さらに、図示し
ないデータラッチ回路と加算器とを用いてｎシンボル分
積算する。つまり、数式２で表す演算を行う。
回路２６から順次入力される積算値を、さらに、図示し
ないデータラッチ回路と加算器とを用いてｎシンボル分
積算する。つまり、数式２で表す演算を行う。
【００４３】
【数２】 そして、位相誤差演算回路２７は、得られた積算値を２
／ｎ倍して、加算器２８へ出力する。
／ｎ倍して、加算器２８へ出力する。
【００４４】加算器２８は、位相誤差演算回路２７から
の出力値に、データラッチ回路２２が保持する初期位相
データを加算する。これにより、ｎ回積算した時点での
位相誤差情報が得られる。得られた位相差情報は、ＮＣ
Ｏ３３へ出力される。
の出力値に、データラッチ回路２２が保持する初期位相
データを加算する。これにより、ｎ回積算した時点での
位相誤差情報が得られる。得られた位相差情報は、ＮＣ
Ｏ３３へ出力される。
【００４５】ループフィルタ３２及びＮＣＯ３３は、例
えば、図４及び図５に示すように構成される。詳述する
と、ループフィルタ３２は、図４に示すように、基本的
にはデータラッチ回路３２１と加算器３２２、３２３を
用いるループ積算器であって、ディジタルフィルタ３２
４、３２５、及びマルチプレクサ（ＭＵＸ）３２６を備
えている。また、ＮＣＯ３３も、図５に示すように、ル
ープフィルタ３２と同様に、基本的にはループ積算器で
あって、データラッチ回路３３１、加算器３３２、及び
マルチプレクサ３３３を有している。
えば、図４及び図５に示すように構成される。詳述する
と、ループフィルタ３２は、図４に示すように、基本的
にはデータラッチ回路３２１と加算器３２２、３２３を
用いるループ積算器であって、ディジタルフィルタ３２
４、３２５、及びマルチプレクサ（ＭＵＸ）３２６を備
えている。また、ＮＣＯ３３も、図５に示すように、ル
ープフィルタ３２と同様に、基本的にはループ積算器で
あって、データラッチ回路３３１、加算器３３２、及び
マルチプレクサ３３３を有している。
【００４６】周波数誤差演算回路２６からの平均周波数
誤差値と、加算器２８からの位相差情報は、それぞれマ
ルチプレクサ（ＭＵＸ）３２６とマルチプレクサ（ＭＵ
Ｘ）３３３に入力される。また、これらのマルチプレク
サ３２６、３３３には、セットパルスＴも入力される。
なお、セットパルスＴは、ｎシンボル区間の演算処理が
終了するタイミングで、タイミング制御回路２１から出
力される。
誤差値と、加算器２８からの位相差情報は、それぞれマ
ルチプレクサ（ＭＵＸ）３２６とマルチプレクサ（ＭＵ
Ｘ）３３３に入力される。また、これらのマルチプレク
サ３２６、３３３には、セットパルスＴも入力される。
なお、セットパルスＴは、ｎシンボル区間の演算処理が
終了するタイミングで、タイミング制御回路２１から出
力される。
【００４７】マルチプレクサ３２６、３２３は、セット
パルスＴに応答して、それぞれ平均周波数誤差値と位相
差情報をデータラッチ回路３２１とデータラッチ回路３
３１へ出力する。即ち、ループフィルタ３２とＮＣＯ３
３の各々の積分項には、セットパルスＴで、平均周波数
誤差値と位相差情報がそれぞれプリセットされる。
パルスＴに応答して、それぞれ平均周波数誤差値と位相
差情報をデータラッチ回路３２１とデータラッチ回路３
３１へ出力する。即ち、ループフィルタ３２とＮＣＯ３
３の各々の積分項には、セットパルスＴで、平均周波数
誤差値と位相差情報がそれぞれプリセットされる。
【００４８】上記のようにして、ディジタルＰＬＬ回路
１６の初期設定動作が終了すると、次は、ＰＬＬ動作が
開始される。シフトレジスタ２９は、初期設定部３５の
出力タイミングとループ部３６の動作開始タイミングと
を調整するために、入力されるＢＰＳＫ位相データを１
シンボル遅延させる。
１６の初期設定動作が終了すると、次は、ＰＬＬ動作が
開始される。シフトレジスタ２９は、初期設定部３５の
出力タイミングとループ部３６の動作開始タイミングと
を調整するために、入力されるＢＰＳＫ位相データを１
シンボル遅延させる。
【００４９】位相比較回路３０は、単純な減算器であっ
て、入力されるＢＰＳＫ位相データからＮＣＯ３３の出
力値を減算する。これにより、位相比較回路３０から
は、搬送波に同期した出力位相が得られる。即ち、送信
側と受信側における発振器の周波数のずれの影響が除去
された出力位相が得られる。
て、入力されるＢＰＳＫ位相データからＮＣＯ３３の出
力値を減算する。これにより、位相比較回路３０から
は、搬送波に同期した出力位相が得られる。即ち、送信
側と受信側における発振器の周波数のずれの影響が除去
された出力位相が得られる。
【００５０】位相調整回路３１は、位相比較回路３０か
ら入力される位相信号から送信側の変調成分を取り除
く。この回路は、変調方式がＢＰＳＫの場合はＭＯＤ
（π）の回路、ＱＰＳＫならば、ＭＯＤ（π／２）の回
路により実現できる。なお、この位相調整回路３１で
は、象限判定回路３４における判定を容易にするため
に、オフセット値（π／２）の加算も行う。
ら入力される位相信号から送信側の変調成分を取り除
く。この回路は、変調方式がＢＰＳＫの場合はＭＯＤ
（π）の回路、ＱＰＳＫならば、ＭＯＤ（π／２）の回
路により実現できる。なお、この位相調整回路３１で
は、象限判定回路３４における判定を容易にするため
に、オフセット値（π／２）の加算も行う。
【００５１】象限判定回路３４は、位相調整回路３１の
出力を差動検波する。つまり、１シンボル毎に前の出力
位相と今の出力位相との差をとり、その結果が、Ｉ，Ｑ
どこの象限に存在するのかにより復調データを決定す
る。
出力を差動検波する。つまり、１シンボル毎に前の出力
位相と今の出力位相との差をとり、その結果が、Ｉ，Ｑ
どこの象限に存在するのかにより復調データを決定す
る。
【００５２】また、位相調整回路３１の出力は、ループ
部３６の動作状態をモニタしたり、変調整分を除いた下
位ビットを用いて位相データクオリティを求めて回線状
態をモニタしたりするために外部にも出力される。
部３６の動作状態をモニタしたり、変調整分を除いた下
位ビットを用いて位相データクオリティを求めて回線状
態をモニタしたりするために外部にも出力される。
【００５３】再び図４を参照すると、ループフィルタ３
２に入力された位相調整回路３１からの出力は２分岐さ
れ、それぞれディジタルフィルタ３２４、３２５に入力
される。ディジタルフィルタ３２４（フィルタ係数×１
／４）の出力は、そのまま加算器３２３に入力される。
一方、ディジタルフィルタ３２５（フィルタ係数×１／
３２）の出力は、加算器３２２において、データラッチ
回路３２１にラッチされた値を加算した後、加算器３２
３に入力される。加算器３２３は入力される２つの値を
加算してＮＣＯ３３へ出力する。
２に入力された位相調整回路３１からの出力は２分岐さ
れ、それぞれディジタルフィルタ３２４、３２５に入力
される。ディジタルフィルタ３２４（フィルタ係数×１
／４）の出力は、そのまま加算器３２３に入力される。
一方、ディジタルフィルタ３２５（フィルタ係数×１／
３２）の出力は、加算器３２２において、データラッチ
回路３２１にラッチされた値を加算した後、加算器３２
３に入力される。加算器３２３は入力される２つの値を
加算してＮＣＯ３３へ出力する。
【００５４】ＮＣＯ３２は、図５に示すように、ループ
フィルタ３２から入力された値に、データラッチ回路３
３１でラッチしている値を加算して出力する。
フィルタ３２から入力された値に、データラッチ回路３
３１でラッチしている値を加算して出力する。
【００５５】ここで、ディジタルＰＬＬ回路１６に入力
されるＢＰＳＫ位相データ（変調成分は含まないと仮定
する）が、図６に示すように、１、２、３、…、８、
９、…、のように、“１”で始まり１づつ増加していく
場合を考える。この場合、位相比較回路３０には、シフ
トレジスタ２９による遅延分（１シンボル分）だけ遅れ
てデータが入力される。
されるＢＰＳＫ位相データ（変調成分は含まないと仮定
する）が、図６に示すように、１、２、３、…、８、
９、…、のように、“１”で始まり１づつ増加していく
場合を考える。この場合、位相比較回路３０には、シフ
トレジスタ２９による遅延分（１シンボル分）だけ遅れ
てデータが入力される。
【００５６】他方、周波数誤差演算回路２６における積
算値は、ＢＰＳＫ位相データの増加が１づつなので、そ
れを加算していくと、１、２、３、…、となり、８シン
ボル後には、“８”となる。したがって、周波数誤差演
算回路２６からループフィルタ３２へ出力される平均周
波数誤差値は、８／８＝１、となる。
算値は、ＢＰＳＫ位相データの増加が１づつなので、そ
れを加算していくと、１、２、３、…、となり、８シン
ボル後には、“８”となる。したがって、周波数誤差演
算回路２６からループフィルタ３２へ出力される平均周
波数誤差値は、８／８＝１、となる。
【００５７】また、位相誤差演算回路２７における積算
値は、８シンボル後には、“２８”となる。したがって
位相誤差演算回路２７の出力は、“２８”を８／２＝４
で割った値、即ち、“７”になる。ＮＣＯ３３には、こ
の値に、データラッチ回路２２がラッチしている初期位
相データ“１”を加算した“８”が位相誤差情報として
与えられる。このとき、セットパルスＴがタイミング制
御回路２１から出力されると、ＮＣＯ３３の出力は
“８”となる。つまり、シフトレジスタ２９の出力が
“８”のとき、ＮＣＯの出力は“８”である。したがっ
て、位相比較回路３０の出力は“０”となる。即ち、ル
ープ部３６の出力位相はロックする。ここでは、位相調
整回路３１がπ／２のオフセット値を加算するので、そ
の出力位相は、π／２にロックする。
値は、８シンボル後には、“２８”となる。したがって
位相誤差演算回路２７の出力は、“２８”を８／２＝４
で割った値、即ち、“７”になる。ＮＣＯ３３には、こ
の値に、データラッチ回路２２がラッチしている初期位
相データ“１”を加算した“８”が位相誤差情報として
与えられる。このとき、セットパルスＴがタイミング制
御回路２１から出力されると、ＮＣＯ３３の出力は
“８”となる。つまり、シフトレジスタ２９の出力が
“８”のとき、ＮＣＯの出力は“８”である。したがっ
て、位相比較回路３０の出力は“０”となる。即ち、ル
ープ部３６の出力位相はロックする。ここでは、位相調
整回路３１がπ／２のオフセット値を加算するので、そ
の出力位相は、π／２にロックする。
【００５８】このように、図２のディジタルＰＬＬ回路
１６では、セットパルスＴが出力されるタイミングでル
ープ部３６が動作を始め、同時にその出力位相は、所定
の値にロックする。図７（ａ）に、このディジタルＰＬ
Ｌ回路１６の動作開始からの経過時間と出力位相との関
係を示す。なお、比較のために、初期設定部３５の動作
を停止させた場合（従来の位相算出信号処理形式ＤＰＬ
Ｌに相当）の時間と出力位相との関係を図７（ｂ）に示
す。図７（ａ）及び（ｂ）から明らかな通り、初期設定
部３５の動作を停止させ、初めからループ部３６を起動
すると、オーバーシュートがかかり、出力位相が安定す
るまでに時間がかかる。これに対して本実施の形態で
は、全くオーバーシュートがかからず、セットパルスＴ
の時点で瞬時にロックしている。なお、入力ＢＰＳＫデ
ータに歪が存在する場合には、瞬時にロックするとはい
かないが、比較的Ｓ／Ｎの良い状態であれば、入力デー
タとＮＣＯ３３の出力値は極めて近い値なので、すぐに
ロック状態に入る。
１６では、セットパルスＴが出力されるタイミングでル
ープ部３６が動作を始め、同時にその出力位相は、所定
の値にロックする。図７（ａ）に、このディジタルＰＬ
Ｌ回路１６の動作開始からの経過時間と出力位相との関
係を示す。なお、比較のために、初期設定部３５の動作
を停止させた場合（従来の位相算出信号処理形式ＤＰＬ
Ｌに相当）の時間と出力位相との関係を図７（ｂ）に示
す。図７（ａ）及び（ｂ）から明らかな通り、初期設定
部３５の動作を停止させ、初めからループ部３６を起動
すると、オーバーシュートがかかり、出力位相が安定す
るまでに時間がかかる。これに対して本実施の形態で
は、全くオーバーシュートがかからず、セットパルスＴ
の時点で瞬時にロックしている。なお、入力ＢＰＳＫデ
ータに歪が存在する場合には、瞬時にロックするとはい
かないが、比較的Ｓ／Ｎの良い状態であれば、入力デー
タとＮＣＯ３３の出力値は極めて近い値なので、すぐに
ロック状態に入る。
【００５９】次に、図８を参照してディジタルＰＬＬ回
路１６の他の実施の形態について説明する。なお、図２
と同一のものには同一符号を付し、その説明を省略す
る。
路１６の他の実施の形態について説明する。なお、図２
と同一のものには同一符号を付し、その説明を省略す
る。
【００６０】このディジタルＰＬＬ回路１６は、図２に
おける周波数誤差演算回路２６、位相誤差演算回路２
７、ループフィルタ３２、及びＮＣＯ３３が全てループ
積算器である点に着目し、これらのループ積算器を共有
化してマルチプレクサ等で切り替えるように構成してい
る。即ち、ループフィルタ８１及びＮＣＯ８２は、それ
ぞれ周波数誤差演算回路と位相誤差演算回路とを兼ねて
いる。このような構成とすることにより、本実施形態の
ディジタルＰＬＬ回路１６では、回路規模を削減しなが
ら、図２のディジタルＰＬＬ回路と同等の機能を持たせ
ている。なお、図９にループフィルタの一構成例を、図
１０にＮＣＯの一構成例を示しておく。
おける周波数誤差演算回路２６、位相誤差演算回路２
７、ループフィルタ３２、及びＮＣＯ３３が全てループ
積算器である点に着目し、これらのループ積算器を共有
化してマルチプレクサ等で切り替えるように構成してい
る。即ち、ループフィルタ８１及びＮＣＯ８２は、それ
ぞれ周波数誤差演算回路と位相誤差演算回路とを兼ねて
いる。このような構成とすることにより、本実施形態の
ディジタルＰＬＬ回路１６では、回路規模を削減しなが
ら、図２のディジタルＰＬＬ回路と同等の機能を持たせ
ている。なお、図９にループフィルタの一構成例を、図
１０にＮＣＯの一構成例を示しておく。
【００６１】
【発明の効果】本発明によれば、ディジタルＰＬＬ回路
のループ部に初期値を設定する初期設定部を設け、初期
設定後にループを起動するようにしたことで、ループ引
き込みの時間（ロックインタイム）を短縮することがで
きる。
のループ部に初期値を設定する初期設定部を設け、初期
設定後にループを起動するようにしたことで、ループ引
き込みの時間（ロックインタイム）を短縮することがで
きる。
【００６２】また、本発明によれば、ロックインタイム
を短縮できるので、受信機（復調器）に適用した場合
に、受信信号に含まれる非常に短いプリアンブル期間を
利用して同期を取ることができる。
を短縮できるので、受信機（復調器）に適用した場合
に、受信信号に含まれる非常に短いプリアンブル期間を
利用して同期を取ることができる。
【図１】本発明のディジタルＰＬＬ回路が適用される受
信の一例を示すブロック図である。
信の一例を示すブロック図である。
【図２】本発明のディジタルＰＬＬ回路の一実施の形態
を示すブロック図である。
を示すブロック図である。
【図３】図２のタイミング制御回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図４】図２のループフィルタ３２の構成の一例を示す
ブロック図である。
ブロック図である。
【図５】図２の数値制御発振器３３の構成の一例を示す
ブロック図である。
ブロック図である。
【図６】図２のループ部３６の動作を説明するための図
である。
である。
【図７】図２のループ部３６の時間に対する出力位相を
示すグラフである。
示すグラフである。
【図８】本発明のディジタルＰＬＬ回路の他の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図９】図８のループフィルタ８１の構成の一例を示す
ブロック図である。
ブロック図である。
【図１０】図８のＮＣＯ８２の構成の一例を示すブロッ
ク図である。
ク図である。
【図１１】従来のＤＰＬＬ回路のブロック図である。
【図１２】従来のロックインタイムを短縮する手段を備
えたＤＰＬＬ回路のブロック図である。
えたＤＰＬＬ回路のブロック図である。
１１ アンテナ １２ ＲＦ部 １３ａ，１３ｂ Ａ／Ｄコンバータ １４ 角度演算回路 １５ ＢＰＳＫ変換回路 １６ ディジタルＰＬＬ回路 ２１ タイミング制御回路 ２２，２３ データラッチ回路 ２４ 減算器 ２５ 変調成分除去回路 ２６ 周波数誤差演算回路 ２７ 位相誤差演算回路 ２８ 加算器 ２９ シフトレジスタ ３０ 位相比較回路 ３１ 位相調整回路 ３２ ループフィルタ ３３ 数値制御発振器（ＮＣＯ） ３４ 象限判定回路 ３５ 初期設定部 ３６ ループ部 ８１ ループフィルタ ８２ 数値制御発振器（ＮＣＯ） １０１ キャリア信号 １１１ 角度演算回路 １１２ 減算器 １１３ 位相調整回路 １１４ ループフィルタ １１５ 数値制御発振器（ＮＣＯ） １２１ 位相比較器 １２２ 位相差検出器 １２３ 固定発振器 １２４ シーケンシャルループフィルタ １２５ パルス付加又は除去加速器 １２６ パルス付加又は除去回路 １２７ 分周器 ３２１ データラッチ回路 ３２２、３２３ 加算器 ３２４、３２５ ディジタルフィルタ ３２６ マルチプレクサ（ＭＵＸ） ３３１ データラッチ回路 ３３２ 加算器 ３３３ マルチプレクサ
Claims (4)
- 【請求項１】 位相比較手段、位相調整手段、ループフ
ィルタ、及び数値制御発振器を含むループ部を有するデ
ィジタルＰＬＬ回路において、前記位相比較手段に連続
的に入力される位相データのうち連続するｎ＋１シンボ
ル分のデータから平均周波数誤差及び位相誤差情報を求
める初期設定手段と、前記位相比較手段に連続的に入力
される位相データを１シンボル分だけ遅延させる遅延手
段と、前記初期設定手段手段及び前記ループ部の動作タ
イミングを制御して、前記平均周波数誤差が前記ループ
フィルタにプリセットされ、かつ前記位相誤差情報が前
記通知制御発振器にプリセットされたときに前記ループ
手段を起動するタイミング制御手段を設けたことを特徴
とするディジタルＰＬＬ回路。 - 【請求項２】 前記初期設定手段が、前記ｎ＋１シンボ
ル分のデータから連続する２つの位相データの差を順次
求め、前記差を積算して積算値を求めて１／ｎ倍し、前
記平均周波数誤差値とする周波数誤差演算手段と、前記
ｎ＋１シンボル分のデータのうち第１番目のシンボルの
位相データをラッチするデータラッチ手段と、前記積算
値をｎシンボル区間に亘りさらに積算して２／ｎ倍し、
前記データラッチ手段がラッチする前記位相データを加
算して前記位相誤差情報とする位相誤差演算手段とを有
することを特徴とする請求項１のディジタルＰＬＬ回
路。 - 【請求項３】 前記ループフィルタ、前記数値制御発振
器、前記周波数誤差演算手段、及び前記位相誤差演算手
段が、それぞれループ積算器を有することを特徴とする
請求項１、または２のディジタルＰＬＬ回路。 - 【請求項４】 位相比較手段、位相調整手段、ループフ
ィルタ、及び数値制御発振器を含むループ部を有するデ
ィジタルＰＬＬ回路の初期設定方法において、前記位相
比較手段に連続的に入力される位相データのうち連続す
るｎ＋１シンボル分のデータから平均周波数誤差及び位
相誤差情報を求める初期設定手段と、前記位相比較手段
に連続的に入力される位相データを１シンボル分だけ遅
延させる遅延手段と、前記初期設定手段及び前記ループ
部の動作タイミングを制御するタイミング制御手段を設
け、前記ループ部の動作を停止させた状態で前記位相比
較手段を起動し、前記平均周波数誤差及び前記位相誤差
情報が求められたタイミングで前記ループ部を起動して
前記初期設定手段の動作を停止させるようにしたことを
特徴とするディジタルＰＬＬ回路の起動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8111488A JP2877198B2 (ja) | 1996-05-02 | 1996-05-02 | ディジタルｐｌｌ回路及びその起動方法 |
| EP97107192A EP0805560A3 (en) | 1996-05-02 | 1997-04-30 | Digital PLL circuit and initial setting method |
| US08/846,886 US5883930A (en) | 1996-05-02 | 1997-05-01 | Digital PLL circuit and actuating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8111488A JP2877198B2 (ja) | 1996-05-02 | 1996-05-02 | ディジタルｐｌｌ回路及びその起動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298460A true JPH09298460A (ja) | 1997-11-18 |
| JP2877198B2 JP2877198B2 (ja) | 1999-03-31 |
Family
ID=14562545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8111488A Expired - Fee Related JP2877198B2 (ja) | 1996-05-02 | 1996-05-02 | ディジタルｐｌｌ回路及びその起動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5883930A (ja) |
| EP (1) | EP0805560A3 (ja) |
| JP (1) | JP2877198B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270664A (ja) * | 2005-03-25 | 2006-10-05 | Japan Radio Co Ltd | 周波数誤差検出装置 |
| JP2011103650A (ja) * | 2009-10-30 | 2011-05-26 | Fujitsu Ltd | フィードバックループを用いた周波数オフセット評価 |
| JP2011147107A (ja) * | 2009-10-28 | 2011-07-28 | Rcs:Kk | 瞬時に同期を確立しかつ保持できる同期発振器 |
| JP2013110842A (ja) * | 2011-11-21 | 2013-06-06 | Toshiba Mitsubishi-Electric Industrial System Corp | 電力変換装置 |
| JP2016039503A (ja) * | 2014-08-07 | 2016-03-22 | 株式会社東芝 | 無線通信装置および集積回路 |
| US9954567B2 (en) | 2015-08-25 | 2018-04-24 | Kabushiki Kaisha Toshiba | Baseband integrated circuit and radio communication device |
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|---|---|---|---|---|
| US6694026B1 (en) | 1999-03-10 | 2004-02-17 | Cirrus Logic, Inc. | Digital stereo recovery circuitry and method for radio receivers |
| US6851493B2 (en) | 2000-12-01 | 2005-02-08 | Texas Instruments Incorporated | Digital PLL with gear shift |
| US6693468B2 (en) | 2001-06-12 | 2004-02-17 | Rf Micro Devices, Inc. | Fractional-N synthesizer with improved noise performance |
| US6779010B2 (en) | 2001-06-12 | 2004-08-17 | Rf Micro Devices, Inc. | Accumulator with programmable full-scale range |
| US6448831B1 (en) | 2001-06-12 | 2002-09-10 | Rf Micro Devices, Inc. | True single-phase flip-flop |
| US6385276B1 (en) | 2001-06-12 | 2002-05-07 | Rf Micro Devices, Inc. | Dual-modulus prescaler |
| US7003049B2 (en) * | 2001-06-12 | 2006-02-21 | Rf Micro Devices, Inc. | Fractional-N digital modulation with analog IQ interface |
| GB2377345B (en) * | 2001-07-02 | 2004-06-16 | Motorola Inc | Time synchronisation system and method |
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| US7460499B2 (en) * | 2003-01-17 | 2008-12-02 | Texas Instruments Incorporated | Modulation noise estimation mechanism |
| JP4165413B2 (ja) | 2003-06-05 | 2008-10-15 | セイコーエプソン株式会社 | 無線データ通信復調装置及び復調方法 |
| FR2859329A1 (fr) * | 2003-09-02 | 2005-03-04 | St Microelectronics Sa | Procede et dispositif de traitement du decalage frequentiel de la frequence porteuse d'un signal module avec une modulation monoporteuse continue en quadrature |
| JP6200389B2 (ja) | 2014-08-22 | 2017-09-20 | 株式会社東芝 | 無線通信装置、集積回路および無線通信方法 |
| JP2016119507A (ja) | 2014-12-18 | 2016-06-30 | 株式会社東芝 | 周波数自動制御回路および受信機 |
| US9544062B2 (en) * | 2014-12-22 | 2017-01-10 | Opel Solar, Inc. | Coherent optical receiver |
| US9209815B1 (en) * | 2014-12-22 | 2015-12-08 | Opel Solar, Inc. | Thyristor-based optical charge pump for an optical phase lock loop |
| JP2017011621A (ja) | 2015-06-25 | 2017-01-12 | 株式会社東芝 | 無線通信装置、集積回路および無線通信方法 |
| CN109581439B (zh) * | 2018-11-14 | 2022-04-01 | 上海司南卫星导航技术股份有限公司 | 一种锁相环跟踪方法、锁相环、终端以及计算机可读介质 |
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| US4423390A (en) * | 1981-01-09 | 1983-12-27 | Harris Corporation | Side lock avoidance network for PSK demodulator |
| US4375694A (en) * | 1981-04-23 | 1983-03-01 | Ford Aerospace & Communications Corp. | All rate bit synchronizer with automatic frequency ranging |
| US4780844A (en) * | 1986-07-18 | 1988-10-25 | Commodore-Amiga, Inc. | Data input circuit with digital phase locked loop |
| US5297172A (en) * | 1991-04-11 | 1994-03-22 | Comsat Corporation | Method and apparatus for clock recovery for digitally implemented modem |
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-
1996
- 1996-05-02 JP JP8111488A patent/JP2877198B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-30 EP EP97107192A patent/EP0805560A3/en not_active Withdrawn
- 1997-05-01 US US08/846,886 patent/US5883930A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2877198B2 (ja) | 1999-03-31 |
| EP0805560A2 (en) | 1997-11-05 |
| EP0805560A3 (en) | 1999-06-23 |
| US5883930A (en) | 1999-03-16 |
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