JP5291699B2 - プログラマブルロジックデバイス用のデジタル適応回路網および方法 - Google Patents
プログラマブルロジックデバイス用のデジタル適応回路網および方法 Download PDFInfo
- Publication number
- JP5291699B2 JP5291699B2 JP2010291281A JP2010291281A JP5291699B2 JP 5291699 B2 JP5291699 B2 JP 5291699B2 JP 2010291281 A JP2010291281 A JP 2010291281A JP 2010291281 A JP2010291281 A JP 2010291281A JP 5291699 B2 JP5291699 B2 JP 5291699B2
- Authority
- JP
- Japan
- Prior art keywords
- equalization
- signal
- incoming data
- update rate
- transition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03878—Line equalisers; line build-out devices
- H04L25/03885—Line equalisers; line build-out devices adaptive
Description
高速信号が、プリント回路ボードバックプレーンのような送信媒体を介して伝播するとき、周波数成分の全てが、同じように減衰されるわけではない。一般に、高周波数成分は、低周波数成分よりも減衰される。その結果は、信号の理想的なタイミングの中で、ジッタの原因となるISI(シンボル間干渉)である。
本発明の特定の局面に従うと、着信データ信号の等化は、そのデータ信号の中の2つの連続する異なる値を有するビットを検出することによって、制御され得る。このような2つのビットが、検出されるとき、これらのビット間の遷移(transition)が、比較的遅いか、あるいは比較的早いかの決定がなされ得る。この遷移が、比較的遅い場合、この着信信号の等化は、増加され得る。この遷移が、比較的早い場合、この着信信号の等化は、減少され得る。
着信データ信号の等化を制御する方法であって、
該データ信号の中の2つの連続する異なる値を有するビットを検出することと、
該2つのビット間の該着信データ信号における遷移が、比較的遅いか、あるいは比較的早いかを決定することと、
該遷移が、比較的遅い場合、該着信データ信号の該等化を増加させることと
を包含する、方法。
上記遷移が、比較的早い場合、上記着信データ信号の上記等化を減少させること
をさらに包含する、項目1に記載の方法。
上記実行が、実行されるのは、連続ビット値の所定のパターンが、上記遷移に先行するときのみである、項目1に記載の方法。
上記所定のパターンは、複数の同様な値を有するビットを含む、項目3に記載の方法。
上記検出および決定は、繰り返して実行され、
上記増加が、実行されるのは、該検出および決定の複数回の実行において、上記遷移が比較的遅いことが、比較的早いことより多いときのみである、項目1に記載の方法。
上記検出および決定の上記複数回の実行において、上記遷移が比較的早いことが、比較的遅いことより多い場合、上記着信データ信号の上記等化を減少させる、項目5に記載の方法。
上記決定することは、
上記遷移が、遷移サンプルを生成するように発生するときに、上記データ信号をサンプリングすることと、
該遷移サンプルを基準値と比較することと
を包含する、項目1に記載の方法。
上記2つの連続する異なる値を有するビットのうちの一方から、上記基準値を導出すること
をさらに包含する、項目7に記載の方法。
着信データ信号の等化を制御する方法であって、
該着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行い、データサンプルを生成することと、
該着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行い、遷移サンプルを生成することと、
2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを、基準値と比較することと、
該比較の結果に基づいて、該等化を制御することと
を包含する、方法。
上記基準値は、上記2つの連続する異なる値を有するデータサンプルのうちの一方である、項目9に記載の方法。
上記制御することは、
上記遷移サンプルが、上記2つの連続するデータサンプルの第一の値と同じである値を有することを、上記比較が示す場合、等化を増加させること
を包含する、項目10に記載の方法。
上記制御することは、
上記遷移サンプルが、上記2つの連続するデータサンプルの第二の上記値と同じである値を有することを、上記比較が示す場合、上記等化を減少させること
を包含する、項目10に記載の方法。
連続するデータサンプルのパターンについて、上記着信データ信号を検査することであって、該連続するデータサンプルは、複数の同様な値を有するデータサンプルを含み、異なる値を有するデータサンプルが後に続く、ことと、
該パターンの検出に応答してのみ、上記比較を実行することと
をさらに包含する、項目9に記載の方法。
上記異なる値を有するデータサンプルと上記複数の同様な値を有するデータサンプルとの間の上記遷移サンプルを用いて、上記比較が実行される、項目13に記載の方法。
上記制御することは、
上記比較の複数回の連続的な実行にわたる該比較の結果を統合することと、該統合の結果に基づいて、上記等化を制御することと
を包含する、項目9に記載の方法。
着信データ信号を等化するための回路網であって、
該着信データ信号のサンプリングを、その信号の中のデータ値が、安定であるときに行い、データサンプルを生成するための第一のサンプリング回路網と、
該着信データ信号のサンプリングを、その信号が、互いに異なる連続するデータ値の間で、遷移するときに行い、遷移サンプルを生成するための第二のサンプリング回路網と、
2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルを基準値と比較するための比較回路網と、
該比較回路網の出力に基づいて、該着信データ信号の等化を制御するための等化制御回路網と
を備える、回路網。
上記基準値は、上記2つの連続する異なる値を有するデータサンプルのうちの一方である、項目16に記載の回路網。
上記遷移サンプルが、上記2つの連続するデータサンプルの上記第一の上記値と同じ値を有する場合、上記等化制御回路網は、上記等化を増加させる、項目17に記載の回路網。
上記遷移サンプルが、上記2つの連続するデータサンプルの上記第二の上記値と同じ値を有する場合、上記等化制御回路網は、上記等化を減少させる、項目17に記載の回路網。
上記等化制御回路網は、
時間にわたって上記出力を統合する回路網であって、該統合の結果を用いて、上記等化を増加させるか、あるいは減少させるかを決定する、回路網
を備える、項目16に記載の回路網。
パターン検出回路網であって、上記データサンプルの複数の連続するものの中に、所定のパターンの値の発生を検出し、かつそのパターンが検出されるとき、上記等化制御回路網をエネーブルにする、パターン検出回路網
をさらに備える、項目16に記載の回路網。
上記所定のパターンは、複数の同様な値を有するデータサンプルを備え、異なる値を有するデータサンプルが後に続く、項目21に記載の回路網。
着信データ信号の等化は、この信号のサンプリングを、この信号の中のデータ値が、安定であるとき(「データサンプル」)と、この信号が、異なる連続するデータ値の間で、遷移するとき(「遷移サンプル」)とに行うことによって、制御され得る。2つの連続する異なる値を有するデータサンプルの間で採られた遷移サンプルは、(これらの2つのデータサンプルの一方であり得る)基準値と比較される。この比較の結果は、この着信データ信号の等化を増加させるか、あるいは減少させるかを決定する際に、その一部として使用され得る。
適応等化ブロック10に対する公知のスキームが、図1に示される。このスキームは、低周波数および高周波数のブースト量を変更するための(典型的には、電子的にインプリメントされる)制御ノブ30および50を有するイコライザフィルタ20を含む。パラメータαは、低周波数ゲインの量を変化させ、パラメータβは、イコライザからの高周波数のブースト量を変化させる。(HPは、ハイパスの略である。)イコライザフィルタに加え、図1の残りの回路は、適応エンジン100を備え、適応エンジン100は、ノブαおよびβを介して、ブーストの量を制御する。
1.デジタルアプローチによって、一つの技術から次の技術へと、容易に移行することが可能になる。アナログ回路は、シュリンクすることを「好ま」ないので、多くの回路は、再設計される必要があり得る。それに対して、デジタル回路は、プロセスがシュリンクするにつれて、より高速でランする。このことは、デジタルアプローチにとって、メリットとなる。
2.デジタルアプローチによって、適応回路網を位相検出器と同じように高速でランさせることが可能になり、これは、全体的な性能における限界ではない。
3.デジタルアプローチによって、ループの実際の更新を低速でランすることが可能になる。このことは、フィードバックループにおける大きな負担をかなり取り除き得る。これは、決定更新フィルタブロック430を介して、行われる。
4.デジタルアプローチは、遷移密度に対しても、ラン長さに対しても、何も要求を有しない。アナログアプローチは、十分にランダムな頻度のコンテンツを有しないデータパターンを許容し得ない。さらに、非常に長いCIDパターンは、アナログアプローチにとって、問題の原因となる。
5.デジタルアプローチは、パターンがDC均衡されることを要求しない。アナログアプローチは、フィルタおよびDCブロッキングコンデンサを用い、このフィルタおよびDCブロッキングコンデンサは、パターンがDC均衡されていない場合、理想的な動作からドリフトし得る。
205、210、220 フリップフロップ
Claims (6)
- 着信データ信号を等化する方法であって、
該方法は、
第1の更新速度で動作するクロック・データリカバリ(CDR)ループを介して、該着信データ信号における複数のシンボルの各々に関連付けられた位相を決定することと、
所定のデータパターンの複数のそれぞれの繰り返しを検出したことに応答して、複数回、検出信号をアサートすることと、
該検出信号をアサートしたことに応答して、該着信データ信号における2つの連続する異なるように値付けされたシンボルの複数の組の遷移が遅いか早いかを検出することと、
該検出の結果に基づいて、第2の更新速度で、該着信データ信号の等化を更新することと
を含み、
該第2の更新速度は、該第1の更新速度に基づいて変更されることが可能である、方法。 - 前記着信データ信号の等化を更新することは、前記遷移が頻繁に早いよりも遅いという決定に応答して等化ブーストを増大することを含む、請求項1に記載の方法。
- 前記着信データ信号の等化を更新することは、前記検出信号がアサートされた場合に、UPパルスおよびDOWNパルスの総数を決定することを含む、請求項1に記載の方法。
- 前記検出信号は、前記着信データ信号における前記所定のデータパターンの各検出に応答してアサートされる、請求項1に記載の方法。
- 前記第2の更新速度は、前記第1の更新速度よりも小さくなるように制御される、請求項1に記載の方法。
- 第1の更新速度で動作するクロック・データリカバリ(CDR)ループを介して、着信データ信号における複数のシンボルの各々に関連付けられた位相を決定するように構成された同期回路と、
等化回路と
を含む等化システムであって、
該等化回路は、
所定のデータパターンの複数のそれぞれの繰り返しを検出したことに応答して、複数回、検出信号をアサートすることと、
該検出信号をアサートしたことに応答して、該着信データ信号における2つの連続する異なるように値付けされたシンボルの複数の組の遷移が遅いのか早いのかを検出することと、
該検出の結果に基づいて、第2の更新速度で、該着信データ信号の等化を更新することと
を行うように構成されており、
該第2の更新速度は、該第1の更新速度に基づいて変更されることが可能である、等化システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/522,284 US7920621B2 (en) | 2006-09-14 | 2006-09-14 | Digital adaptation circuitry and methods for programmable logic devices |
US11/522,284 | 2006-09-14 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007237202A Division JP2008072716A (ja) | 2006-09-14 | 2007-09-12 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011100172A Division JP2011193505A (ja) | 2006-09-14 | 2011-04-27 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011103678A JP2011103678A (ja) | 2011-05-26 |
JP2011103678A5 JP2011103678A5 (ja) | 2011-07-07 |
JP5291699B2 true JP5291699B2 (ja) | 2013-09-18 |
Family
ID=38814282
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007237202A Pending JP2008072716A (ja) | 2006-09-14 | 2007-09-12 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
JP2010291281A Expired - Fee Related JP5291699B2 (ja) | 2006-09-14 | 2010-12-27 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
JP2011100172A Pending JP2011193505A (ja) | 2006-09-14 | 2011-04-27 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
JP2013268773A Expired - Fee Related JP5889272B2 (ja) | 2006-09-14 | 2013-12-26 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007237202A Pending JP2008072716A (ja) | 2006-09-14 | 2007-09-12 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011100172A Pending JP2011193505A (ja) | 2006-09-14 | 2011-04-27 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
JP2013268773A Expired - Fee Related JP5889272B2 (ja) | 2006-09-14 | 2013-12-26 | プログラマブルロジックデバイス用のデジタル適応回路網および方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7920621B2 (ja) |
EP (1) | EP1901507A1 (ja) |
JP (4) | JP2008072716A (ja) |
CN (1) | CN101145775A (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB0504425D0 (en) * | 2005-03-03 | 2005-04-06 | Texas Instruments Ltd | Equalisation circuit |
US8477834B2 (en) | 2006-11-16 | 2013-07-02 | Rambus, Inc. | Partial response decision-feedback equalization with adaptation based on edge samples |
US7782088B1 (en) * | 2007-02-15 | 2010-08-24 | Altera Corporation | Sharing adaptive dispersion compensation engine among programmable logic device serial interface channels |
JP4859977B2 (ja) * | 2007-02-27 | 2012-01-25 | 富士通株式会社 | 適応等化回路 |
US7916780B2 (en) * | 2007-04-09 | 2011-03-29 | Synerchip Co. Ltd | Adaptive equalizer for use with clock and data recovery circuit of serial communication link |
US8208528B1 (en) * | 2007-12-13 | 2012-06-26 | Altera Corporation | Programmable adaptation convergence detection |
US8369470B2 (en) * | 2008-11-25 | 2013-02-05 | Agere Systems, LLC | Methods and apparatus for adapting one or more equalization parameters by reducing group delay spread |
US8484518B2 (en) * | 2009-04-28 | 2013-07-09 | Alcatel Lucent | System and method for consecutive identical digit reduction |
US8063807B1 (en) | 2009-04-30 | 2011-11-22 | Altera Corporation | Equalization circuitry including a digital-to-analog converter having a voltage divider and a multiplexer |
US8707244B1 (en) | 2010-08-20 | 2014-04-22 | Altera Corporation | Methods and systems for performing signal activity extraction |
US8548108B2 (en) * | 2011-02-14 | 2013-10-01 | Fujitsu Limited | Adaptive phase equalizer |
US8705605B1 (en) | 2011-11-03 | 2014-04-22 | Altera Corporation | Technique for providing loopback testing with single stage equalizer |
CN102664842A (zh) * | 2012-03-08 | 2012-09-12 | 无锡华大国奇科技有限公司 | 一种减小高速信号传输码间干扰的系统 |
TW201404105A (zh) * | 2012-07-06 | 2014-01-16 | Novatek Microelectronics Corp | 時脈資料回復電路及方法 |
CN103546403A (zh) * | 2012-07-11 | 2014-01-29 | 联咏科技股份有限公司 | 时钟数据回复电路及方法 |
CN112019225B (zh) * | 2020-08-27 | 2022-07-05 | 群联电子股份有限公司 | 信号接收电路、存储器存储装置及均衡器电路的校准方法 |
US11303484B1 (en) * | 2021-04-02 | 2022-04-12 | Kandou Labs SA | Continuous time linear equalization and bandwidth adaptation using asynchronous sampling |
US11563605B2 (en) | 2021-04-07 | 2023-01-24 | Kandou Labs SA | Horizontal centering of sampling point using multiple vertical voltage measurements |
US11374800B1 (en) | 2021-04-14 | 2022-06-28 | Kandou Labs SA | Continuous time linear equalization and bandwidth adaptation using peak detector |
US11496282B1 (en) | 2021-06-04 | 2022-11-08 | Kandou Labs, S.A. | Horizontal centering of sampling point using vertical vernier |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61105933A (ja) | 1984-10-30 | 1986-05-24 | Fujitsu Ltd | サ−ビスチヤンネル信号抽出方式 |
JPH0614638B2 (ja) * | 1985-07-31 | 1994-02-23 | セルヴル ミシエル | 局部クロック信号と受信データ信号とを再同期させる機構 |
GB9102936D0 (en) * | 1991-02-12 | 1991-03-27 | Shaye Communications Ltd | Digital communications systems |
JP3311951B2 (ja) * | 1996-12-20 | 2002-08-05 | 富士通株式会社 | 符号多重送信装置 |
US5943331A (en) * | 1997-02-28 | 1999-08-24 | Interdigital Technology Corporation | Orthogonal code synchronization system and method for spread spectrum CDMA communications |
US6055269A (en) * | 1997-10-06 | 2000-04-25 | Sun Microsystems, Inc. | Adaptive equalization technique using twice sampled non-return to zero data |
JP4014501B2 (ja) | 2002-12-26 | 2007-11-28 | 富士通株式会社 | クロック復元回路およびデータ受信回路 |
JP4331641B2 (ja) | 2004-04-09 | 2009-09-16 | 富士通株式会社 | 等化回路を有する受信回路 |
JP4516443B2 (ja) | 2005-02-10 | 2010-08-04 | 富士通株式会社 | 適応等化回路 |
GB0504425D0 (en) | 2005-03-03 | 2005-04-06 | Texas Instruments Ltd | Equalisation circuit |
US7639737B2 (en) * | 2006-04-27 | 2009-12-29 | Rambus Inc. | Adaptive equalization using correlation of edge samples with data patterns |
US7801208B2 (en) * | 2006-05-30 | 2010-09-21 | Fujitsu Limited | System and method for adjusting compensation applied to a signal using filter patterns |
-
2006
- 2006-09-14 US US11/522,284 patent/US7920621B2/en active Active
-
2007
- 2007-09-11 EP EP07017788A patent/EP1901507A1/en not_active Withdrawn
- 2007-09-12 JP JP2007237202A patent/JP2008072716A/ja active Pending
- 2007-09-14 CN CNA2007101540929A patent/CN101145775A/zh active Pending
-
2010
- 2010-12-27 JP JP2010291281A patent/JP5291699B2/ja not_active Expired - Fee Related
-
2011
- 2011-04-04 US US13/079,420 patent/US8208523B2/en active Active
- 2011-04-27 JP JP2011100172A patent/JP2011193505A/ja active Pending
-
2013
- 2013-12-26 JP JP2013268773A patent/JP5889272B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8208523B2 (en) | 2012-06-26 |
US20080069276A1 (en) | 2008-03-20 |
JP5889272B2 (ja) | 2016-03-22 |
JP2011103678A (ja) | 2011-05-26 |
US7920621B2 (en) | 2011-04-05 |
JP2014064328A (ja) | 2014-04-10 |
EP1901507A1 (en) | 2008-03-19 |
US20110188564A1 (en) | 2011-08-04 |
JP2011193505A (ja) | 2011-09-29 |
JP2008072716A (ja) | 2008-03-27 |
CN101145775A (zh) | 2008-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5291699B2 (ja) | プログラマブルロジックデバイス用のデジタル適応回路網および方法 | |
CN109863412B (zh) | 用于基于adc的接收器的内置眼扫描 | |
US8407511B2 (en) | Method and apparatus for generating early or late sampling clocks for CDR data recovery | |
US7688887B2 (en) | Precision adaptive equalizer | |
KR102561967B1 (ko) | 저지연 조합 클록 데이터 복구 로직 회로망 및 차지 펌프 회로 | |
US7321248B2 (en) | Phase adjustment method and circuit for DLL-based serial data link transceivers | |
EP2991260A1 (en) | Method for performing data sampling control in an electronic device, and associated apparatus | |
US8175143B1 (en) | Adaptive equalization using data level detection | |
US6389090B2 (en) | Digital clock/data signal recovery method and apparatus | |
US7212048B2 (en) | Multiple phase detection for delay loops | |
JPH07221800A (ja) | データ識別再生回路 | |
JP4848035B2 (ja) | 受信回路 | |
KR102132437B1 (ko) | 수신장치 및 그 동작 방법 | |
KR102666535B1 (ko) | 타이밍 복구 제공 장치 및 방법 | |
CN116054990B (zh) | 参数自适应的高速SerDes相位跟踪方法及其系统 | |
WO2003077465A1 (en) | Device and method for recovering data | |
US20060267660A1 (en) | Alternating clock signal generation for delay loops | |
JP2015100017A (ja) | 位相比較回路およびクロックデータリカバリ回路 | |
JPH04241581A (ja) | 波形等化装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120518 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120815 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120820 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121018 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130603 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130607 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |