JP2011103678A5

JP2011103678A5 -

Info

Publication number: JP2011103678A5
Application number: JP2010291281A
Authority: JP
Filing date: 2010-12-27
Publication date: 2011-07-07
Anticipated expiration: 2027-09-12

Claims

着信データ信号を等化する方法であって、
該方法は、
該着信データ信号における複数のシンボルの各々に関連付けられた位相を、第１の更新速度で、決定することであって、該第１の更新速度は、時間と共に変化する、ことと、
検出信号を、第２の更新速度で、アサートすることであって、該第２の更新速度は、該第１の更新速度の時間変化に応答して制御される、ことと、
該検出信号をアサートしたことに応答して、該着信データ信号における２つの連続する異なるように値付けされたシンボルの複数の組の遷移が遅いか早いかを検出することと、
該検出の結果に基づいて、該着信データ信号の等化を、該第２の更新速度で、更新することと
を含む、方法。
前記着信データ信号の等化を更新することは、前記遷移が頻繁に早いよりも遅いという決定に応答して等化ブーストを増大することを含む、請求項１に記載の方法。
前記着信データ信号の等化を更新することは、前記検出信号がアサートされた場合に、ＵＰパルスおよびＤＯＷＮパルスの正味の数を決定することを含む、請求項１に記載の方法。
所定のビットのパターンが前記着信データ信号において２度出現し、前記検出信号は、第１のビットパターンに応答してアサートされ、第２のビットパターンに応答してアサートされない、請求項１に記載の方法。
前記第２の更新速度は、前記第１の更新速度よりも小さくなるように制御される、請求項１に記載の方法。
前記決定することは、クロックおよびデータリカバリーループによって実行される、請求項１に記載の方法。
着信データ信号における複数のシンボルの各々に関連付けられた位相を、第１の更新速度で、決定するように構成された同期回路であって、該第１の更新速度は、時間と共に変化する、同期回路と、
等化回路と
を含む等化システムであって、
該等化回路は、
検出信号を、第２の更新速度で、アサートすることであって、該第２の更新速度は、該第１の更新速度の時間変化に応答して制御される、ことと、
該検出信号をアサートしたことに応答して、該着信データ信号における２つの連続する異なるように値付けされたシンボルの複数の組の遷移が遅いのか早いのかを検出することと、
該検出の結果に基づいて、該着信データ信号の等化を、該第２の更新速度で、更新することと
を行うように構成されている、等化システム。